JPH083767B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH083767B2 JPH083767B2 JP63120824A JP12082488A JPH083767B2 JP H083767 B2 JPH083767 B2 JP H083767B2 JP 63120824 A JP63120824 A JP 63120824A JP 12082488 A JP12082488 A JP 12082488A JP H083767 B2 JPH083767 B2 JP H083767B2
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- 238000000034 method Methods 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般にIC技術、特に前記技術で基準電圧を
生成する回路に関する。
生成する回路に関する。
B.従来技術 IC技術の急速な発展向上により同一チップ上にアナロ
グ回路とディジタル回路を組合せることが可能になって
いる。以前は、別個のICモジュールを用いてアナログ回
路とディジタル回路をそれぞれパッケージしていた。別
個にパッケージすることにより、特定の種類の回路の組
立を最適化するプロセスが選択できる。しかしながら、
２種類の回路を単一のチップ上に結合することにより、
少なくとも、該チップの主体となる回路の組立を最適化
するプロセスを選択することが望ましい。
グ回路とディジタル回路を組合せることが可能になって
いる。以前は、別個のICモジュールを用いてアナログ回
路とディジタル回路をそれぞれパッケージしていた。別
個にパッケージすることにより、特定の種類の回路の組
立を最適化するプロセスが選択できる。しかしながら、
２種類の回路を単一のチップ上に結合することにより、
少なくとも、該チップの主体となる回路の組立を最適化
するプロセスを選択することが望ましい。
更に、各々の回路の種類は、他の種類の回路では必要
としないことがある特定の機能を必要とする。従って、
これらの機能の実現を最適化するプロセスを用いること
が望ましい。
としないことがある特定の機能を必要とする。従って、
これらの機能の実現を最適化するプロセスを用いること
が望ましい。
「ディジタルCMOSプロセス」は、混成回路（即ちディ
ジタル回路とアナログ回路）の集積チップを実現する上
での有効性が確立している。通常、CMOSのアナログ回路
は、ディジタル回路が支配的なチップのわずかな部分で
ある。従って、「ディジタルCMOSプロセス」は、該チッ
プのディジタル部分を実現するのに必要な装置の実現を
最適化する。アナログ機能を実現するのに必要な装置は
入手できないので、回路設計者はアナログ機能を設計す
るのに、ディジタル向きの装置を使うという困難な仕事
に直面する。設計者が与えねばならない多くのアナログ
機能の中には、安定した基準電圧がある。
ジタル回路とアナログ回路）の集積チップを実現する上
での有効性が確立している。通常、CMOSのアナログ回路
は、ディジタル回路が支配的なチップのわずかな部分で
ある。従って、「ディジタルCMOSプロセス」は、該チッ
プのディジタル部分を実現するのに必要な装置の実現を
最適化する。アナログ機能を実現するのに必要な装置は
入手できないので、回路設計者はアナログ機能を設計す
るのに、ディジタル向きの装置を使うという困難な仕事
に直面する。設計者が与えねばならない多くのアナログ
機能の中には、安定した基準電圧がある。
CMOS技術を使った基準電圧の生成は以前にも行われて
いる。既知の従来技術による基準電圧の実現には異なっ
た「しきい」電圧を有する２つのFETを使っている。異
なった「しきい」値から生ずる差動電圧が基準電圧とな
る。従来技術は、装置の「しきい」電圧がイオン注入及
び装置の形状寸法の相違によって制御できることも開示
している。従来技術による開示の例は米国特許第444239
8号、同第4305011号、同第4464588号、同第4100437号、
同第4327320号、同第4472871号、及び同第4453094号に
記述されている。
いる。既知の従来技術による基準電圧の実現には異なっ
た「しきい」電圧を有する２つのFETを使っている。異
なった「しきい」値から生ずる差動電圧が基準電圧とな
る。従来技術は、装置の「しきい」電圧がイオン注入及
び装置の形状寸法の相違によって制御できることも開示
している。従来技術による開示の例は米国特許第444239
8号、同第4305011号、同第4464588号、同第4100437号、
同第4327320号、同第4472871号、及び同第4453094号に
記述されている。
CMOS基準電圧発生装置に関する他の出版物を次に示
す： 1.グレイ（Gray）、P.R.及びメイヤ（Mayer）、R.G.、
“アナログ集積回路の解析と設計（Analysis and Desig
n of Analog Integrated Circuits）、”第２版（2nd e
dition）、ウィリー（Wiley）、ニューヨーク、1983、
第12章． 2.ブラスチルド（Blauschild）、R.A.外、“新しいNMOS
温度補償型電圧基準（A New NMOS Temperature-Stable
Voltage Referance）、"IEEE JSSC、1978年、pp.767-77
3.） 3.ソング（Song）、B.S.及びグレイ（Gray）、P.R.、
“精密曲率で接続されるCMOSのバンドギャップ基準（A
Precision Curvature-Connected CMOS Bandgap Referen
ce）、”論文要約（Digest of Papers）、1983年、ISSC
C. 4.リウ（Liu）、S.及びナジェル（Nagel）、L.W.、“ア
ナログ回路設計のための微小信号のMOSFETのモデル（Sm
all-Signal MOSFET Models for Analog Circuit Desig
n）、"IEEE JSSC、1982、年12月、pp.983-998. 5.グレゴリアン（Gregorian）、R.外、“スイッチドキ
ャパシタ回路設計（Switched-Capacitor Circuit Desig
n）、"IEEE議事録、1983年８月、pp.941-966. C.発明が解決しようとする問題点 これらの設計で直面する共通の問題は、しきい電圧の
変動する範囲が大きいことである。その原因は、チップ
を組立てるプロセスにおける変動によるものと考えられ
ている。もう１つの共通の問題は、LSIチップ内にバイ
ポーラ構造のような非CMOS構造を組立てることである。
このため、処理ステップの追加が必要となり、チップの
コストが増大する。
す： 1.グレイ（Gray）、P.R.及びメイヤ（Mayer）、R.G.、
“アナログ集積回路の解析と設計（Analysis and Desig
n of Analog Integrated Circuits）、”第２版（2nd e
dition）、ウィリー（Wiley）、ニューヨーク、1983、
第12章． 2.ブラスチルド（Blauschild）、R.A.外、“新しいNMOS
温度補償型電圧基準（A New NMOS Temperature-Stable
Voltage Referance）、"IEEE JSSC、1978年、pp.767-77
3.） 3.ソング（Song）、B.S.及びグレイ（Gray）、P.R.、
“精密曲率で接続されるCMOSのバンドギャップ基準（A
Precision Curvature-Connected CMOS Bandgap Referen
ce）、”論文要約（Digest of Papers）、1983年、ISSC
C. 4.リウ（Liu）、S.及びナジェル（Nagel）、L.W.、“ア
ナログ回路設計のための微小信号のMOSFETのモデル（Sm
all-Signal MOSFET Models for Analog Circuit Desig
n）、"IEEE JSSC、1982、年12月、pp.983-998. 5.グレゴリアン（Gregorian）、R.外、“スイッチドキ
ャパシタ回路設計（Switched-Capacitor Circuit Desig
n）、"IEEE議事録、1983年８月、pp.941-966. C.発明が解決しようとする問題点 これらの設計で直面する共通の問題は、しきい電圧の
変動する範囲が大きいことである。その原因は、チップ
を組立てるプロセスにおける変動によるものと考えられ
ている。もう１つの共通の問題は、LSIチップ内にバイ
ポーラ構造のような非CMOS構造を組立てることである。
このため、処理ステップの追加が必要となり、チップの
コストが増大する。
従って、本発明の主たる目的は、温度及びプロセスの
変動と無関係な正確な基準電圧を確立する回路構成を与
えることである。
変動と無関係な正確な基準電圧を確立する回路構成を与
えることである。
D.問題点を解決するための手段 該回路構成は同一の素子から成る一対のＰチャンネル
FET装置を含む。両装置のソース端子とドレイン端子に
は、単一線路の電源から同量の電流が供給される。各装
置のソース端子は、該装置の一方の制御端子に出力が接
続されている演算増幅器の別々の入力に接続される。前
記一方の装置の基板又はバルクは、そのソース端子に接
続される。他方の装置の制御端子は交流接地基準電圧
（VACG）に接続されると共に精密なバイアス電圧
（VBS）がバルク及びソース端子に接続される。バイア
ス設計により装置のしきい電圧間に電位差（ΔVt）が生
じる。この電位差（ΔVt）とVACGを代数的に合計する
と、プロセス及び温度の変動の影響を受けない基準電圧
が得られる。
FET装置を含む。両装置のソース端子とドレイン端子に
は、単一線路の電源から同量の電流が供給される。各装
置のソース端子は、該装置の一方の制御端子に出力が接
続されている演算増幅器の別々の入力に接続される。前
記一方の装置の基板又はバルクは、そのソース端子に接
続される。他方の装置の制御端子は交流接地基準電圧
（VACG）に接続されると共に精密なバイアス電圧
（VBS）がバルク及びソース端子に接続される。バイア
ス設計により装置のしきい電圧間に電位差（ΔVt）が生
じる。この電位差（ΔVt）とVACGを代数的に合計する
と、プロセス及び温度の変動の影響を受けない基準電圧
が得られる。
本発明の代替の実施例では、FET装置のドレイン電極
は、出力が該FET装置の１つの制御端子に接続されてい
る演算増幅器の別の入力に接続される。VBSが生成され
て該１つのFET装置のバルクとソース端子に印加され
る。
は、出力が該FET装置の１つの制御端子に接続されてい
る演算増幅器の別の入力に接続される。VBSが生成され
て該１つのFET装置のバルクとソース端子に印加され
る。
E.実施例 以下記述する本発明の基準電圧発生装置は、通常のCM
OS組立プロセスによる４端子のFET装置で作られてい
る。用いられる手法により、このFET装置はＰチャンネ
ル・エンハンスメント型の装置となることもあり、Ｎチ
ャンネル・エンハンスメント型の装置となることもあ
る。簡略化のため、説明はＰチャンネル・エンハンスメ
ント装置の使用についてだけに限定するが、本発明の基
準電圧発生装置を組立てるのにＮチャンネル装置を使う
ことは当業者は周知しているものと思われる。図面で、
対角線のある矩形ブロックは、Ｐチャンネル・エンハン
スメント型のFET装置を示し、基板端子は、矩形ブロッ
クから離れる方向を指す矢印を有する横線で示す。
OS組立プロセスによる４端子のFET装置で作られてい
る。用いられる手法により、このFET装置はＰチャンネ
ル・エンハンスメント型の装置となることもあり、Ｎチ
ャンネル・エンハンスメント型の装置となることもあ
る。簡略化のため、説明はＰチャンネル・エンハンスメ
ント装置の使用についてだけに限定するが、本発明の基
準電圧発生装置を組立てるのにＮチャンネル装置を使う
ことは当業者は周知しているものと思われる。図面で、
対角線のある矩形ブロックは、Ｐチャンネル・エンハン
スメント型のFET装置を示し、基板端子は、矩形ブロッ
クから離れる方向を指す矢印を有する横線で示す。
第１図に示す本発明に基づく基準電圧発生装置は、基
準電圧を発生する一対のFET装置Q1およびQ2を含む。本
発明の良好な実施例では、FET装置Q1及びQ2は同一のＰ
チャンネル・エンハンスメント型FET装置である。FET装
置Q1及びQ2のドレイン電極は、接地電位（GND）に接続
されている共通のノードに結合される。演算増幅器10の
正の入力端子はノードＡでFET装置Q1のソース端子に結
合される。同様に、演算増幅器10の負の端子はノードＢ
でFET装置Q2のソース電極に結合される。演算増幅器10
の出力端子はFET装置Q2のゲート即ち制御電極に結合さ
れる。FET装置Q2の基板の端子はそのソース端子に結合
される。共通の電流ソースＩは、FET装置Q1及びQ2のソ
ース端子と単一線路の電源（Vdd）を相互に連結する。
準電圧を発生する一対のFET装置Q1およびQ2を含む。本
発明の良好な実施例では、FET装置Q1及びQ2は同一のＰ
チャンネル・エンハンスメント型FET装置である。FET装
置Q1及びQ2のドレイン電極は、接地電位（GND）に接続
されている共通のノードに結合される。演算増幅器10の
正の入力端子はノードＡでFET装置Q1のソース端子に結
合される。同様に、演算増幅器10の負の端子はノードＢ
でFET装置Q2のソース電極に結合される。演算増幅器10
の出力端子はFET装置Q2のゲート即ち制御電極に結合さ
れる。FET装置Q2の基板の端子はそのソース端子に結合
される。共通の電流ソースＩは、FET装置Q1及びQ2のソ
ース端子と単一線路の電源（Vdd）を相互に連結する。
第１図で、FET装置Q1の基板端子とソース端子は、制
御された電圧VBSに接続される。VBSは、ノード12とノー
ド14にそれぞれ印加される電圧の差分でできるバルク
（基板）・ソース間電圧である。本発明の良好な実施例
では、ノード12の電圧はノード14の電圧に対して正電位
である。換言すれば、Vsub（基板電位）≧Vsource（ソ
ース電位）である。同様に、FET装置Q1のゲート即ち制
御端子は制御電位VACGに結合される。できれば、VACGと
VBSの和は、ＰチャンネルFET装置によりVddと接地の間
の電位差に設定することが望ましい。演算増幅器10の機
能は、負帰還によりノードＢの電圧をノードＡの電圧に
保持することである。ノードＡとノードＢの電圧を同じ
にすることにより、演算増幅器の出力電圧の値は、同じ
極性を有し同じチャンネル・インプラントであるが、異
なったVBS電圧を有するので、Q1とQ2のしきい電圧の差
となる。下記に示すように、この電位差（Vt）は所与の
プロセスによって決まるが、プロセスの変動の影響は受
けない。
御された電圧VBSに接続される。VBSは、ノード12とノー
ド14にそれぞれ印加される電圧の差分でできるバルク
（基板）・ソース間電圧である。本発明の良好な実施例
では、ノード12の電圧はノード14の電圧に対して正電位
である。換言すれば、Vsub（基板電位）≧Vsource（ソ
ース電位）である。同様に、FET装置Q1のゲート即ち制
御端子は制御電位VACGに結合される。できれば、VACGと
VBSの和は、ＰチャンネルFET装置によりVddと接地の間
の電位差に設定することが望ましい。演算増幅器10の機
能は、負帰還によりノードＢの電圧をノードＡの電圧に
保持することである。ノードＡとノードＢの電圧を同じ
にすることにより、演算増幅器の出力電圧の値は、同じ
極性を有し同じチャンネル・インプラントであるが、異
なったVBS電圧を有するので、Q1とQ2のしきい電圧の差
となる。下記に示すように、この電位差（Vt）は所与の
プロセスによって決まるが、プロセスの変動の影響は受
けない。
複数の異なった回路構成を使ってVBS、VACG及び定電
流（Ｉ）を発生させてFET装置Q1及びQ2にバイアスを加
えることもできるが、本発明の良好な実施例では、通常
のCMOSのプロセスで組立てることができる素子しか使用
しない。これらの回路素子は、装置Q1及びQ2と同様に、
４端子のＰチャンネル・エンハンスメント型の装置であ
る。
流（Ｉ）を発生させてFET装置Q1及びQ2にバイアスを加
えることもできるが、本発明の良好な実施例では、通常
のCMOSのプロセスで組立てることができる素子しか使用
しない。これらの回路素子は、装置Q1及びQ2と同様に、
４端子のＰチャンネル・エンハンスメント型の装置であ
る。
ところで、VACGを発生させる回路は、良好な実施例で
は、Q1及びQ2のソースと電源との間で直列に接続された
第３及び第４のFETと、これらの第３及び第４のFETに対
して並列関係に構成されQ1及びQ2のドレインを接地電位
に接続する第５及び第６のFETとで構成することができ
る。ここで、第３及び第４のFETの幅と長さの比（W/L）
は等しくすることができ、また第３及び第４のFETの幅
と長さの比（W/L）を第５及び第６のFETのそれの２倍と
することができる。あるいは、これらの全てのFETの幅
と長さの比を同じにしてもよい。VBSを発生される回路
は、良好な実施例では、電源と接地電位との間に直列に
接続された複数のFETを含む。
は、Q1及びQ2のソースと電源との間で直列に接続された
第３及び第４のFETと、これらの第３及び第４のFETに対
して並列関係に構成されQ1及びQ2のドレインを接地電位
に接続する第５及び第６のFETとで構成することができ
る。ここで、第３及び第４のFETの幅と長さの比（W/L）
は等しくすることができ、また第３及び第４のFETの幅
と長さの比（W/L）を第５及び第６のFETのそれの２倍と
することができる。あるいは、これらの全てのFETの幅
と長さの比を同じにしてもよい。VBSを発生される回路
は、良好な実施例では、電源と接地電位との間に直列に
接続された複数のFETを含む。
第２図で、装置Q1′及びQ2′は基準電圧調整装置であ
る。これらの装置は第１図の装置Q1及びQ2に類似してい
る。装置Q1′及びQ2′のソース電極はノードＣに結合さ
れる。ノードＣは装置QS2及びQS1を介して単一線路の電
源Vddに接続される。装置QS1及びQS2はノードＤで、そ
れぞれのドレイン端子及びソース端子により直列に接続
される。同様に、装置QS1及びQS2の各々は、その基板電
極がそのソース電極に、その制御電極がドレイン電極に
接続される。ソース端子と基板端子を結合することによ
り、その装置のしきい電圧は、ほぼベースのしきい電圧
（Vto）になる。QS1とQS2の幅と長さの比（W/L）ならび
に、Q1′とQ2′及びQLとQRの同等の幅と長さの比
（teq）が全て同じ場合、ノードＣの電圧はVdd/2とな
る。
る。これらの装置は第１図の装置Q1及びQ2に類似してい
る。装置Q1′及びQ2′のソース電極はノードＣに結合さ
れる。ノードＣは装置QS2及びQS1を介して単一線路の電
源Vddに接続される。装置QS1及びQS2はノードＤで、そ
れぞれのドレイン端子及びソース端子により直列に接続
される。同様に、装置QS1及びQS2の各々は、その基板電
極がそのソース電極に、その制御電極がドレイン電極に
接続される。ソース端子と基板端子を結合することによ
り、その装置のしきい電圧は、ほぼベースのしきい電圧
（Vto）になる。QS1とQS2の幅と長さの比（W/L）ならび
に、Q1′とQ2′及びQLとQRの同等の幅と長さの比
（teq）が全て同じ場合、ノードＣの電圧はVdd/2とな
る。
第２図で、Ｐチャンネル・エンハンスメント型のFET
装置QLは、接地電位と装置Q1′のドレイン端子の間に接
続される。同様に、Ｐチャンネル・エンハンスメント型
のFET装置QRは、接地電位と装置Q2′のドレイン端子の
間に接続される。装置QL及びQRの各々は、その制御電極
がそのドレイン電極に、その基板電極がそのソース電極
に結合される。その構成により同じ電流がQ1′及びQ2′
を通って流れることが保証される。
装置QLは、接地電位と装置Q1′のドレイン端子の間に接
続される。同様に、Ｐチャンネル・エンハンスメント型
のFET装置QRは、接地電位と装置Q2′のドレイン端子の
間に接続される。装置QL及びQRの各々は、その制御電極
がそのドレイン電極に、その基板電極がそのソース電極
に結合される。その構成により同じ電流がQ1′及びQ2′
を通って流れることが保証される。
演算増幅器10′は、その出力Ｖ′outが装置Q1′の制
御電極に結合され、演算増幅器10′の負の入力は、ノー
ドＢ′で装置Q1′のドレイン端子に結合される。同様
に、演算増幅器10′の正の端子は、ノードＡ′で装置Q
2′のドレイン端子に結合される。演算増幅器の出力
は、その出力に負帰還されるので、端子Ａ′及びＢ′の
電圧は、同じ電位（Vdd/4）に維持されるため、出力はV
out＝（Vdd/4−ΔVt）となる。前述のように、ΔVtはQ
1′のしきい電圧とQ2′のしきい電圧の差に等しい。装
置QS1又は装置QS2の幅と長さの比（W/L）を、装置QR又
はQLと装置Q1′又はQ2′の幅と長さの比（W/L）の２倍
に等しくすることにより、しきい電圧調整装置Q1′及び
Q2′を流れる電流は等しくなり、制御端子の電圧はVdd/
4となる。
御電極に結合され、演算増幅器10′の負の入力は、ノー
ドＢ′で装置Q1′のドレイン端子に結合される。同様
に、演算増幅器10′の正の端子は、ノードＡ′で装置Q
2′のドレイン端子に結合される。演算増幅器の出力
は、その出力に負帰還されるので、端子Ａ′及びＢ′の
電圧は、同じ電位（Vdd/4）に維持されるため、出力はV
out＝（Vdd/4−ΔVt）となる。前述のように、ΔVtはQ
1′のしきい電圧とQ2′のしきい電圧の差に等しい。装
置QS1又は装置QS2の幅と長さの比（W/L）を、装置QR又
はQLと装置Q1′又はQ2′の幅と長さの比（W/L）の２倍
に等しくすることにより、しきい電圧調整装置Q1′及び
Q2′を流れる電流は等しくなり、制御端子の電圧はVdd/
4となる。
第２図において、装置Q1′の基板端子の電圧（Vsub）
は、バイアス調整ネットワーク18によりセットされる。
導線20は（ノード22で）バイアス調整ネットワークとV
subを相互に連結する。バイアス調整ネットワーク18は
複数のＰチャンネル・エンハンスメント型のT1、T2、T3
及びT4を含む。これらの装置は、それぞれのソース端子
電極とドレイン電極を介して、Vddと接地電位の間に直
列に連結される。また、各装置の基板端子はそのソース
端子に、制御端子はドレイン端子に連結される。もしT
1、T2、T3及びT4の幅と長さの比（W/L）が等しければ、
ノード22の電圧の値はVdd/4となる。
は、バイアス調整ネットワーク18によりセットされる。
導線20は（ノード22で）バイアス調整ネットワークとV
subを相互に連結する。バイアス調整ネットワーク18は
複数のＰチャンネル・エンハンスメント型のT1、T2、T3
及びT4を含む。これらの装置は、それぞれのソース端子
電極とドレイン電極を介して、Vddと接地電位の間に直
列に連結される。また、各装置の基板端子はそのソース
端子に、制御端子はドレイン端子に連結される。もしT
1、T2、T3及びT4の幅と長さの比（W/L）が等しければ、
ノード22の電圧の値はVdd/4となる。
基準電圧をプロセス及び温度の変化と無関係にするた
めには、FET装置を組立てる際に、下記の幾何学的特性
を維持せねばならない。下記の式の各々で、Ｗは装置の
幅を表わし、Ｌは装置の長さを表わし、W/Lは幅と長さ
の比を表わし、その他の英数字による添字はそれが特定
の装置のものであることを表わす。
めには、FET装置を組立てる際に、下記の幾何学的特性
を維持せねばならない。下記の式の各々で、Ｗは装置の
幅を表わし、Ｌは装置の長さを表わし、W/Lは幅と長さ
の比を表わし、その他の英数字による添字はそれが特定
の装置のものであることを表わす。
（１）（W/L）T1＝（W/L）T2＝（W/L）T3＝（W/L）T4 （２）（W/L）Q1′＝（W/L）Q2′＝（W/L）QL＝（W/L）
QR （３）（W/L）QS1＝（W/L）QS2 （４）（W/L）QS1＝２（W/L）QR 第２図のＰチャンネル・エンハンスメント型の装置が
前記の幾何学的な比によって設計されると、Ｖ′outは
（Vdd/4−ΔVt）に等しくなる。
QR （３）（W/L）QS1＝（W/L）QS2 （４）（W/L）QS1＝２（W/L）QR 第２図のＰチャンネル・エンハンスメント型の装置が
前記の幾何学的な比によって設計されると、Ｖ′outは
（Vdd/4−ΔVt）に等しくなる。
設計者は、ノードＣとノード22で、（適切なバイアス
調整ネットワークにより）希望する任意の値を発生させ
ることができるが、Ｖ′out（基準電圧）を温度及びプ
ロセスの変化と無関係にするためには、ノードＣとノー
ド22で、Vddの一定の割合となる電圧レベルの値を生成
することが必要である。従って、これらの値を供給する
バイアス調整ネットワークを選択せねばならない。下記
の表Ｉはこれらの値の例を示す。この表で、αは交流接
地基準として出力電圧Vout中に現われるVddの割合を表
わす（即ち、０≦α≦１）。
調整ネットワークにより）希望する任意の値を発生させ
ることができるが、Ｖ′out（基準電圧）を温度及びプ
ロセスの変化と無関係にするためには、ノードＣとノー
ド22で、Vddの一定の割合となる電圧レベルの値を生成
することが必要である。従って、これらの値を供給する
バイアス調整ネットワークを選択せねばならない。下記
の表Ｉはこれらの値の例を示す。この表で、αは交流接
地基準として出力電圧Vout中に現われるVddの割合を表
わす（即ち、０≦α≦１）。
なお、Vddは電源電圧を表わす。
Vsourceは、ノードＣで発生させねばならないVddの割
合を表わす。Vsubは、ノード22で発生させねばならない
Vddの割合を表わす。VBSはノード22とノードＣとの間の
制御された電位差を表わすVddの割合を表わす。即ち、 VBS＝Vsub−Vsource ΔVtはQ1′とQ2′の間のしきい電圧の差を表わす。Vout
は出力電圧である。この表は、第２図の回路の重要なノ
ードに発生させねばならない良好な値の見本に過ぎな
い。しかしながら、当業者は、本発明の範囲内で希望す
る任意の電圧を発生させることができる。
合を表わす。Vsubは、ノード22で発生させねばならない
Vddの割合を表わす。VBSはノード22とノードＣとの間の
制御された電位差を表わすVddの割合を表わす。即ち、 VBS＝Vsub−Vsource ΔVtはQ1′とQ2′の間のしきい電圧の差を表わす。Vout
は出力電圧である。この表は、第２図の回路の重要なノ
ードに発生させねばならない良好な値の見本に過ぎな
い。しかしながら、当業者は、本発明の範囲内で希望す
る任意の電圧を発生させることができる。
F.発明の効果 以上説明したように本発明によれば、しきい電圧の変
動に影響されない基準電圧発生回路が提供される。
動に影響されない基準電圧発生回路が提供される。
第１図は本発明による基準電圧発生回路実施例を示す
図、第２図は他の実施例を示す図である。 10、10′……演算増幅器、18……バイアス調整ネットワ
ーク。
図、第２図は他の実施例を示す図である。 10、10′……演算増幅器、18……バイアス調整ネットワ
ーク。
Claims (2)
- 【請求項１】（ａ）各々制御端子、ドレイン端子、ソー
ス端子、及び基板端子を含み、同一のしきい電圧を有す
る第１及び第２のFET装置と、 （ｂ）上記第１のFET装置のソース端子に接続された正
の入力端子と、上記第２のFET装置のソース端子に接続
された負の入力端子と、出力端子とを有する演算増幅器
と、 （ｃ）上記第２のFET装置の制御端子と上記演算増幅器
の出力端子とを接続する手段と、 （ｄ）上記第２のFET装置の基板端子とソース端子とを
接続する手段と、 （ｅ）上記第１のFET装置の制御端子に接続された、第
１の基準電圧を発生する第１のバイアス回路と、 （ｆ）上記第１のFET装置のソース端子及び基板端子に
接続された、第２の基準電圧を発生する第２のバイアス
回路と、 （ｇ）上記第１及び第２のFET装置のソース端子に接続
され、同一の電流を発生する第３の手段と、 を具備して成る基準電圧発生回路。 - 【請求項２】（ａ）各々制御端子、ドレイン端子、ソー
ス端子及び基板端子を含み、同一のしきい電圧を有する
第１及び第２のFET装置と、 （ｂ）上記第１のFET装置の制御端子に接続された出力
端子と、上記第１のFET装置のドレイン端子に接続され
た負の入力端子と、上記第２のFET装置のドレイン端子
に接続された正の入力端子と、 （ｃ）第１及び第２のFET装置のドレイン端子と接地電
位とをそれぞれ接続する一対の電流設定FET装置と、 （ｄ）上記第１及び第２のFET装置のソース端子と電源
電位との間に直列に接続された一対の電圧設定FET装置
と、 （ｅ）電源電位と接地電位との間に直列に接続された複
数のFET装置と、 （ｆ）上記第１のFET装置の基板端子と上記複数のFET装
置における選択されたノードとを接続する手段と、 を具備して成る基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/072,362 US4837459A (en) | 1987-07-13 | 1987-07-13 | CMOS reference voltage generation |
| US072362 | 1987-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6425220A JPS6425220A (en) | 1989-01-27 |
| JPH083767B2 true JPH083767B2 (ja) | 1996-01-17 |
Family
ID=22107093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120824A Expired - Lifetime JPH083767B2 (ja) | 1987-07-13 | 1988-05-19 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4837459A (ja) |
| EP (1) | EP0301184B1 (ja) |
| JP (1) | JPH083767B2 (ja) |
| DE (1) | DE3877451T2 (ja) |
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| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
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| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JP2544529Y2 (ja) * | 1992-01-31 | 1997-08-20 | 西芝電機株式会社 | ディジタル制御自動電圧調整器の端子電圧検出装置 |
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| SE9400657D0 (sv) * | 1994-02-25 | 1994-02-25 | Ellemtel Utvecklings Ab | En, en kontrollspänning alstrande, krets |
| US5469111A (en) * | 1994-08-24 | 1995-11-21 | National Semiconductor Corporation | Circuit for generating a process variation insensitive reference bias current |
| KR0148732B1 (ko) * | 1995-06-22 | 1998-11-02 | 문정환 | 반도체 소자의 기준전압 발생회로 |
| US5977832A (en) * | 1997-12-18 | 1999-11-02 | Philips Electronics North America Corporation | Method of biasing an MOS IC to operate at the zero temperature coefficient point |
| US7170810B1 (en) | 2005-06-16 | 2007-01-30 | Altera Corporation | Stable programming circuitry for programmable integrated circuits |
| US8487660B2 (en) | 2010-10-19 | 2013-07-16 | Aptus Power Semiconductor | Temperature-stable CMOS voltage reference circuits |
| CN103472883B (zh) | 2012-06-06 | 2015-07-08 | 联咏科技股份有限公司 | 电压产生器及能带隙参考电路 |
| TWI484316B (zh) * | 2012-06-26 | 2015-05-11 | Novatek Microelectronics Corp | 電壓產生器及能帶隙參考電路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3975648A (en) * | 1975-06-16 | 1976-08-17 | Hewlett-Packard Company | Flat-band voltage reference |
| US4100437A (en) * | 1976-07-29 | 1978-07-11 | Intel Corporation | MOS reference voltage circuit |
| US4472871A (en) * | 1978-09-21 | 1984-09-25 | Mostek Corporation | Method of making a plurality of MOSFETs having different threshold voltages |
| JPS5573114A (en) * | 1978-11-28 | 1980-06-02 | Nippon Gakki Seizo Kk | Output offset control circuit for full step direct-coupled amplifier |
| CH628462A5 (fr) * | 1978-12-22 | 1982-02-26 | Centre Electron Horloger | Source de tension de reference. |
| FR2447610A1 (fr) * | 1979-01-26 | 1980-08-22 | Commissariat Energie Atomique | Generateur de tension de reference et circuit de mesure de la tension de seuil d'un transistor mos, applicable a ce generateur de tension de reference |
| US4333058A (en) * | 1980-04-28 | 1982-06-01 | Rca Corporation | Operational amplifier employing complementary field-effect transistors |
| EP0139078B1 (en) * | 1980-06-24 | 1989-01-25 | Nec Corporation | Amplifier transistor circuit |
| US4341963A (en) * | 1980-06-27 | 1982-07-27 | Westinghouse Electric Corp. | Integrated circuit for chip op/amp interface |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| GB2093303B (en) * | 1981-01-20 | 1985-05-22 | Citizen Watch Co Ltd | Voltage sensing circuit |
| JPS5822423A (ja) * | 1981-07-31 | 1983-02-09 | Hitachi Ltd | 基準電圧発生回路 |
| US4464588A (en) * | 1982-04-01 | 1984-08-07 | National Semiconductor Corporation | Temperature stable CMOS voltage reference |
| US4453094A (en) * | 1982-06-30 | 1984-06-05 | General Electric Company | Threshold amplifier for IC fabrication using CMOS technology |
| JPS6068414A (ja) * | 1983-09-26 | 1985-04-19 | Hitachi Ltd | 基準電圧発生回路 |
-
1987
- 1987-07-13 US US07/072,362 patent/US4837459A/en not_active Expired - Fee Related
-
1988
- 1988-05-06 DE DE8888107309T patent/DE3877451T2/de not_active Expired - Fee Related
- 1988-05-06 EP EP88107309A patent/EP0301184B1/en not_active Expired - Lifetime
- 1988-05-19 JP JP63120824A patent/JPH083767B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0301184A1 (en) | 1989-02-01 |
| EP0301184B1 (en) | 1993-01-13 |
| DE3877451D1 (de) | 1993-02-25 |
| DE3877451T2 (de) | 1993-07-15 |
| JPS6425220A (en) | 1989-01-27 |
| US4837459A (en) | 1989-06-06 |
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