JPH0261052B2 - - Google Patents

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JPH0261052B2
JPH0261052B2 JP56182178A JP18217881A JPH0261052B2 JP H0261052 B2 JPH0261052 B2 JP H0261052B2 JP 56182178 A JP56182178 A JP 56182178A JP 18217881 A JP18217881 A JP 18217881A JP H0261052 B2 JPH0261052 B2 JP H0261052B2
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JP
Japan
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transistor
transistors
assembly
current
auxiliary
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JP56182178A
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JPS57111711A (en
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Berutaiyu Jannkuroodo
Peran Kurisuchan
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RECHUUDO E RA FUABURIKASHION DO SHIRUKYUI ANTEGURU SUPESHIO EFCIS SOC
Original Assignee
RECHUUDO E RA FUABURIKASHION DO SHIRUKYUI ANTEGURU SUPESHIO EFCIS SOC
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Filing date
Publication date
Application filed by RECHUUDO E RA FUABURIKASHION DO SHIRUKYUI ANTEGURU SUPESHIO EFCIS SOC filed Critical RECHUUDO E RA FUABURIKASHION DO SHIRUKYUI ANTEGURU SUPESHIO EFCIS SOC
Publication of JPS57111711A publication Critical patent/JPS57111711A/ja
Publication of JPH0261052B2 publication Critical patent/JPH0261052B2/ja
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Amplifiers (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、例えば集積回路のアナログ機能に電
流を供給するための定値電流源を生成し得る集積
回路に係る。
本発明の目的は、温度の影響が小さく且つ当該
電流源を含む集積回路の給電電圧の影響が小さい
電流源を生成することである。
本発明によれば、３つの直列MOSトランジス
タからなる同様な２組のアセンブリに並列に給電
する電圧源とを含み、第１チヤネル形の第１トラ
ンジスタのゲートは互いに接続されており、第１
アセンブリの第２トランジスタのゲートはドレイ
ンに接続されており、第２チヤネル形の第２トラ
ンジスタのゲートは互いに接続されており、第２
アセンブリの第１トランジスタのゲートはドレイ
ンに接続されており、第２チヤネル形の第３トラ
ンジスタのゲートは夫々のドレインに接続されて
おりいずれか一方のアセンブリの第２トランジス
タと第３トランジスタとの間に既知の抵抗が直列
に挿入されており、少なくとも１つの補助MOS
トランジスタが前記アセンブリに付加して備えら
れており、補助トランジスタのソース及びゲート
が、いずれか一方のアセンブリの第１トランジス
タ又は第３トランジスタのソース及びゲートに接
続されており、アセンブリの全部のトランジスタ
に於いて相対応するトランジスタの寸法比が等し
くなるように構成されており、第１トランジスタ
は共通のしきい値電圧を有し、第２トランジスタ
も共通のしきい値電圧を有し、補助トランジスタ
のしきい値電圧は前記の如く補助トランジスタに
接続されたトランジスタのしきい値電圧に等し
く、かつ各アセンブリの第３トランジスタは互い
に異なるしきい値電圧を有し、第３トランジスタ
のしきい値電圧の差が抵抗の両端に出力される集
積回路電流発生器が提供される。
本発明は、イオン打込みにより変更可能なしき
い値電圧を有するトランジスタの製造が実用化さ
れているという原理に基く。しきい値電圧の変更
は、集積回路の連続的製造段階に於いて実施され
得る。即ち、他のトランジスタより（絶対値の）
大きい又は小さいしきい値電圧を与えたいトラン
ジスタをマスキングによつて指定し、これらの選
択トランジスタに対する打込みイオンの用量を増
減することによつてそのしきい値電圧を所望の値
に調整し得る。
異なるイオン打込みにより処理した２つのトラ
ンジスタの互いに異なるしきい値電圧は、温度に
伴なつて変化するが、両者の差が変化しないこと
は、理論及び実験の双方から明らかである。
本発明によれば、前記の性質を利用し、互いに
異なるしきい値電圧を持つ２つのトランジスタか
ら温度に安定で給電電圧の影響をも受けない１つ
又は複数の電流源を得るための特に簡単な集積回
路電流発生器が提供される。
前記目的を達成するために本発明では、飽和モ
ードで動作する複数対のトランジスタが使用され
ており、異なるイオン打込み処理を実施した２つ
のトランジスタ間のしきい値電圧の差が既知の値
の抵抗の端子に現われるまで１つのトランジスタ
が他方のトランジスタ内に存在する電流又は電圧
状態を再現し得るようにトランジスタが相互接続
されている。該低抗を流れる電流は安定してい
る。この電流が飽和モードで動作する少なくとも
１つのMOSトランジスタを通過し、該トランジ
スタと同じゲート―ソースバイアス電圧及び同じ
しきい値電圧を持つ少なくとも１つの別のMOS
トランジスタによつて再現される（所望の場合比
例係数を掛けてもよい）ように回路が構成され
る。
より詳細に説明すると、本発明による特に簡単
な回路アセンブリにおいては、３つの直列トラン
ジスタから成る２組の等しいアセンブリに並列に
給電する電圧源が備えられている。１方のアセン
ブリの各トランジスタは他方のアセンブリの同チ
ヤネル形を有するトランジスタに相対応してお
り、相対応する２つのトランジスタ間の寸法比
は、各アセンブリの全部のトランジスタに於いて
等しい。各アセンブリの第１トランジスタに関し
て説明すると、これらの第１トランジスタは第１
チヤネル形を有しており、しきい値電圧が互いに
等しく、ゲートが互いに接続されており、更に第
２アセンブリのトランジスタのゲートはドレイン
に接続されている。第１トランジスタと反対のチ
ヤネル形を持つ第２トランジスタも互いに等しい
しきい値電圧を有しており、ゲートが互いに接続
されており、更に、第１アセンブリのトランジス
タのゲートはドレインに接続されている。第１チ
ヤネル形を持つ第３トランジスタの夫々のゲート
はドレインに接続されており、これらのトランジ
スタは互いに異なるしきい値電圧を有する。（例
えば、他の同形トランジスタ対と違つて第３トラ
ンジスタに於いては、しきい値電圧の絶対値を低
減するために１つのトランジスタのイオン打込み
を行なわないか、又は、しきい値電圧の絶対値を
増加するために１つのトランジスタのみにイオン
打込みを行なう）。所望の場合集積素子として形
成され得る既知の値の抵抗は、アセンブリのいず
れか一方の第２トランジスタと第３トランジスタ
との間に直列に挿入される。最後に、２組のアセ
ンブリに加えて少なくとも１つの補助MOSトラ
ンジスタを配備し、安定な定常供給電流発生器と
して機能させる。補助MOSトランジスタのソー
ス及びゲートは、アセンブリのいずれか一方の第
１又は第３トランジスタのソース及びゲートに接
続される。この補助トランジスタは、接続された
トランジスタと同じしきい値電圧を有しており、
接続されたトランジスタを流れる電流を（既知の
比例係数を伴なつて）再現する。
補助トランジスタを複数個配備し、各トランジ
スタのゲート及びソースを、いずれか一方のアセ
ンブリの第１及び第３トランジスタのゲート及び
ソースに夫々接続してもよい。各補助トランジス
タは、抵抗内の安定電流を再現するため、安定な
電流源として機能する。１つ又は複数個の補助ト
ランジスタは、接続されたトランジスタに対して
既知の寸法比を有する。従つて、１つ又は複数個
の補助トランジスタによつて再現された電流と抵
抗内の安定電流の比は既知の値である。
第１の実施例に於いては第１トランジスタ、第
３トランジスタ及び補助トランジスタの各々を
“分配”し得る。即ち、これらのトランジスタを、
単一トランジスタでなく、複数の個別的部分トラ
ンジスタ群として構成し得る。これらの部分トラ
ンジスタ群はすべて並列に接続されており（ゲー
ト・ソース及びドレイン接続が同じ）、単一トラ
ンジスタと完全に同じ機能を果すが、複数の異な
る場所に配置され得る。これらの条件に於いて
は、第１又は第３部分トランジスタと該部分トラ
ンジスタに接続された補助部分トランジスタとを
並べて配置し、この補助部分トランジスタの寸法
に基く比例係数を伴なつて抵抗内を流れる電流を
再現する安定な個別的電流源を構成し得る。
本実施例によれば、抵抗の端子に現れる電圧は
片方のみを調整イオン打込み処理した２つの
MOSトランジスタのしきい値電圧の差であるか
ら、抵抗に安定電流が流れる。この電流、従つて
抵抗を流れる電流は、温度及び回路の給電電圧の
影響を受けることなく、更に、経時的に極めて安
定である。抵抗内で生成される電流は抵抗と同程
度まで温度の影響を受けるが、該抵抗は、集積素
子であるか外部素子であるかに係わり無く、可能
な限り安定であるように選択されている。集積抵
抗の場合には、温度係数の最も小さい拡散抵抗の
選択が必要であろう。
要約すれば本実施例の構成は、１方のトランジ
スタが他方のトランジスタの電流を（比例係数を
伴つて）再現する第１対の相対応するトランジス
タと（T1とT′1）、１方のトランジスタが他方の
トランジスタのソース電圧を再現する第２対の相
対応するトランジスタ（T2とT′2）と、相対応す
るが異なるしきい値電圧を持ち従つて電流差を生
じる第３のトランジスタ（T3とT′3）と、前記電
圧差を補償すべく第３対のトランジスタの１つに
直列に接続された抵抗（R1）と、前記トランジ
スタの１つに於ける電流を（比例係数を伴なつ
て）再現する少なくとも１つの補助トランジスタ
（T″1はＴ1）とを含む。
本発明の本質的特徴は、全部の相対応するトラ
ンジスタ対の幾何学的係数の比が一致しており且
つ、電圧差生成用のトランジスタ対を除く全部の
相対応するトランジスタ対のしきい値電圧が正確
に一致していることである。更に、１つ又は複数
個の補助的電流再現トランジスタが、ゲート及び
ソースに接続されたトランジスタのしきい値電圧
と正確に等しいしきい値を有していなければなら
ない。
本発明の別の特徴は、添付図面に基く下記の記
載より明らかにされるであろう。
第１図の回路はアナログ回路部分１０に給電す
るための安定電流源を生成すべく構成されてい
る。アナログ回路部分１０は通常、本実施例の電
流源と同じ基板に集積されている。例えば前記ア
ナログ回路は増幅器の一部を構成し得る。特に多
くの差動増幅器は定電流源を利用する。
集積回路アセンブリ（アナログ部分１０と本実
施例の電流源）は、例えば対称電圧レベル＋Ｖ及
び−Ｖから給電される。
夫々が直列に接続された３つのトランジスタか
ら成る同様のアセンブリが２組設けられており、
第１アセンブリのトランジスタはT1，T2，T3、
第２アセンブリのトランジスタはT′1，T′2，T′3
で示される。２組のアセンブリは、＋Ｖ及び−Ｖ
で電流を供給する導体間に並列に接続されてい
る。第１アセンブリの第１トランジスタT1は第
２アセンブリの第１トランジスタT′1と相対応し、
第１アセンブリの第２トランジスタT2は第２ア
センブリの第２トランジスタT′2と相対応し、第
１アセンブリの第３トランジスタT3は第２アセ
ンブリの第３トランジスタT′3と相対応している。
第１チヤネル形の第１トランジスタT1，T′1は
（例えば）ｎチヤネル形である。第２チヤネル形
の第２トランジスタT2，T′2及び第３トランジス
タT3，T′3は反対の形即ちこの実施例ではｐチヤ
ネル形である。
第１アセンブリのトランジスタT1，T2，T3は
所望のいかなる寸法でもよく、第２アセンブリの
トランジスタT′1，T′2，T′3は第１アセンブリの
トランジスタT1，T2，T3と同じ比を持つ寸法を
有する。換言すれば、２組のアセンブリの相対応
するトランジスタ間に一定の比例係数が存在す
る。
更に、相対応する第１トランジスタT1，T′1は
互いに等しいしきい値電圧を有しており、相対応
する第２トランジスタT2，T′2もまた互いに等し
いしきい値電圧を有している。これに反して第３
トランジスタT3，T′3は互いに異なるしきい値電
圧を有しており、これらの電圧は符号VT3，V′T3
で示される。例えば、集積回路のｐチヤネル形
MOSトランジスタ全部及び特にトランジスタ
T2，T′2，T′3にゲート絶縁を介してイオン打込
み処理を行なつてしきい値電圧を低減する。これ
に反してこの処理の間に第３トランジスタT3は
マスキングされており、従つて、第３トランジス
タT′3及び他のトランジスタよりも絶対値の大き
いしきい値電圧を維持する。
更に第２アセンブリT′1，T′2，T′3の第２トラ
ンジスタT′2のドレインと第３トランジスタT′3の
ソースとの間に直列に抵抗R1を挿入する。この
抵抗R1を集積回路に組込んでもよくその場合抵
抗R1をドープシリコンの一部分として製造でき
ることに注目されたい。又は、抵抗R1を回路の
外部に形成し、外部突起及び金属化結線によつて
回路に接続してもよい。
第１トランジスタT′1のドレインはゲートに接
続されており、このゲートは、公知の所謂“電流
ミラー”配置に従つて第１トランジスタT1のゲ
ートに接続されており、その結果、第１トランジ
スタT1内の電流は第１トランジスタT′1内の電流
を、比例係数を伴なつて再現する。この比例係数
は、第１アセンブリの第１トランジスタT1の寸
法と第２アセンブリの第１トランジスタT′1の寸
法との比Ｋである（T2とT′2との寸法比及びT3と
T′3との寸法比も同じくＫである）。
前記の如き電流再現は、第１トランジスタT1，
T′1が共通のゲート―ソース電流を有し共通のし
きい値電圧を有し双方が飽和モードで動作するた
めに生じる。実際、飽和モードに於いては電流が
式 Ｉ＝Ｋ（Ｚ／Ｌ）（VGS−VT）2 ［式中、VGSはゲート―ソース電圧、VTはしきい
値電圧、Ｚ／Ｌは幾何学的係数Ｋは使用技術に基
く係数（集積回路では全部のトランジスタに同じ
技術が使用される）］ で示される。
共通のVGS共通のVTとを有する場合、第１トラ
ンジスタT1内の電流I1が第１トランジスタT′1内
の電流I′1に確実に比例し、比例係数が２つのト
ランジスタの寸法比であることは明らかである。
第２トランジスタT2のドレインはゲートに接
続されており、該ゲートは第２トランジスタT′2
のゲートに接続されており、従つてここにも“電
流ミラー”配置が形成される。しかし乍らこの場
合、第２トランジスタT2とT′2とのソースは互い
に接続されていないため、第２トランジスタT2，
T′2のゲート―ソース電圧は直接与えられない。
これに反して、第１アセンブリの第２トランジス
タT2を流れる電流はT1を流れる電流と同じであ
り（電流I1）、第２アセンブリの第２トランジス
タT′2を流れる電流はT′1を流れる電流と同じであ
る（電流I′1）。
第２トランジスタT2及びT′2内の電流が与えら
れており、ゲート電圧が与えられているときは、
電流に関する前記の式によつて第２トランジスタ
T2，T′2内のゲート―ソース電圧を計算すること
ができる。これらのトランジスタは実際、互いに
等しいしきい値電圧を有しており、寸法比Ｋを有
するので、これらのトランジスタを流える電流I1
とI′1との比は正確にＫである（I1＝KI′1）。この
ことは、これらのトランジスタのゲート―ソース
電圧が等しいことを意味する。これらのトランジ
スタは共通のゲート電圧を有するため、ソース間
を直接しなくてもソース電圧V2，V′2が等しくな
るであろう。
従つて、第１アセンブリの第１トランジスタ
T1が第２アセンブリの第１トランジスタT′1内部
の電流を再現したのと全く同様にして、第１アセ
ンブリの第２トランジスタT2は第２アセンブリ
の第２トランジスタT′2のソース電圧を再現する。
第３トランジスタT3，T′3に関して説明する
と、これらのトランジスタのソースは給電電圧＋
Ｖに接続されており、夫々のゲートは好ましくは
夫々のドレインに接続されている。飽和モードに
於ける電流の計算式を再び応用し第３トランジス
タT3，T′3を通る電流I1とI′1との比が第３トラン
ジスタT3とT′3との寸法比Ｋであることを考慮に
入れると、第３トランジスタT′3とドレイン（即
ちゲート）間に現われる電圧差が、これらのトラ
ンジスタのしきい値電圧の差に完全に等しいこと
が容易に理解される。換言すれば、第３トランジ
スタT′3のドレイン電圧をV3、第３トランジスタ
T′3のドレイン電圧をV′3で示すと、V′3−V3＝
V′T3−VT3が成立する。T3のドレインがT2のソー
スに接続されているのでV3＝V2である。更に、
第３トランジスタT′3のドレインと第２トランジ
スタT′2のソースとの間に抵抗R1が挿入されてい
るので、 V′3−V′2＝R1I′1 が成立する。
最後に、電圧再現によつてV2＝V′2であるか
ら、抵抗R1内部の電圧効果R1，I′1は第３トラン
ジスタT′3の範囲とT3とのしきい値電圧の差に等
しい。従つて電流I′1は、時間経過及び温度変化
に対して安定で給電電圧＋Ｖ，−Ｖの影響を受け
ない所定の値を持つ電流である。
更に、第１アセンブリのトランジスタT1，T2，
T3内部の電流I1は、第１アセンブリのトランジス
タと第２アセンブリのトランジスタとの寸法比た
る比例係数ｋを伴つて電流I′1を再現するため、
電流I1もまた安定電流である。この比は勿論、温
度の影響を受けない。
アナログ回路部分１０内部に定常供給電流i1を
確立するために、従来の“電流ミラー”回路配置
によつて電流I1又はI′1を再現することが必要であ
る。このために、少なくとも１つの補助トランジ
スタT″1を使用する。トランジスタT″1のゲート
―ソース電圧は、電流I1又はI′1を通すいずれかの
トランジスタのゲート―ソース電圧に等しく、し
きい値電圧は、後者のトランジスタのしきい値電
圧に等しい。これらの条件に於いて、T″1内部の
電流i1は、トランジスタT″1とゲート―ソース電
圧の等しいトランジスタとの寸法比たる比例係数
を伴なつて電流I1又はI′1を再現するであろう。
第１図に示す実施例では、例えばトランジスタ
T″1のゲートを第３トランジスタT′3のゲートに
接続し、双方のソースを給電導線Ｖ＋に接続す
る。トランジスタT1は第３トランジスタT′3と同
じしきい値電圧を有するであろう。トランジスタ
T″1と第３トランジスタT′3との寸法比をK′で示
すと、i1＝K′I′1になるであろう。
次に、トランジスタT″1を、アナログ回路１０
と給電結線Ｖ＋との間に直列接続する。このよう
にして回路１０への安定な入力電流i1が生成され
る。
第１図に示す如く給電結果−Ｖとアナログ回路
１０との間に電流再現用トランジスタＴ1を直
列接続して出力電流i′1を生成することも可能であ
る。出力電流I′1と電流I1とが別々に与えられても
よく又は加算して与られてもよい。電流I′1は電
流I1に必ずしも等しくなくてもよい。トランジス
タＴ1のゲート及びソースがトランジスタT′1
（又はT1）のゲート及びソースに接続されている
ときは、トランジスタＴ1はトランジスタT′1
（又はT1）内の電流を再現する。
K″がトランジスタＴ1とトランジスタT′1と
の寸法比であり、双方のしきい値電圧が等しいと
きは、電流i′1はK″I′1になるのであろう。
補助トランジスタのゲート及びソースを第３ト
ランジスタT′3でなく第３トランジスタT3のゲー
ト及びソースに接続すると、この補助トランジス
タから別の基準供給電流が得られることに注目さ
れたい。しかし乍らこのような場合、前記の如く
接続された補助的電流再現トランジスタに、第３
トランジスタT3のしきい値電圧に等しいしきい
値電圧、即ち第３トランジスタT3以外のトラン
ジスタのしきい値電圧とは異なるしきい値電圧を
与えることが必要である。
第１図は、入力電流i1を受容し出力電流i′1を送
出する１個のアナログ回路１０のみを示す。複数
のアナログ回路を配備し安定電流即ちI1又はI′1を
通すトランジスタ群のいずれか１つにゲート及び
ソースを接続した電流再現トランジスタにより各
回路に給電すべく構成し得ることは明らかであ
る。
本文中に記載の“電流再現”トランジスタは、
ゲート及びソースを接続したトランジスタと同チ
ヤネル形を有することが理解されよう。
第２図は、第１図と全く同様の電流供給回路を
示すが、第２図の回路は、夫々が個別の安定基準
電流を要求する複数個のアナログ回路１０，２０
…等に給電すべく構成されている。必要な場合こ
れらの回路を、集積回路ウエーハ全体の種々の場
所に配置し得る。
第２図は、３つのトランジスタT1，T2，T3か
ら成り電流I1を通す第１図と全く同様の第１アセ
ンブリを示す。更に、電流I′1を通す直列の抵抗
R1と、やはりこの電流I′1を通すトランジスタT′2
をも示す。第１図と第２との違いは、第２図の第
３トランジスタT′3及び／又は第１トランジスタ
T′1とトランジスタT″及び／又はトランジスタＴ
1とが、１つのトランジスタではなく、複数個
の個別的部分トランジスタから構成されているこ
とである。部分トランジスタはいずれも同じ方法
で接続されており（同じゲート、ソース及びドレ
イン接続）、全体が１つのトランジスタと全く同
じ機能を果すが、集積回路の多数の異なる場所に
配置することが可能である。従つて第３トランジ
スタT′3は、互いに並列に接続された複数個のト
ランジスタT′31，T′32…等の形状で示されてい
る。第１トランジスタT′1は複数個のトランジス
タT′11，T′12…等の形状で示されている。トラン
ジスタT″1は複数個のトランジスタT″11，T″12等
の形状で示されている。最後にトランジスタＴ
１は複数個のトランジスタＴ11，Ｔ12等の形状
で示されている。
集合的トランジスタT3の各部分トランジスタ
が、集合的トランジスタT″1の各部分トランジス
タに隣接するように構成し、同様に、T′1の各部
分トランジスタがＴ1の各部分トランジスタに
隣接するように構成し得る。トランジスタT″11，
T″12等又はＴ11，Ｔ12等の夫々は、部分トラ
ンジスタT′31，T′32…等、又はT′11，T′12，…等
の電流を再現する。
勿論、得られた安定な供給電流i11，i12…又は
i′11，i′12は、再現電流を生成すべく隣接配置され
たトランジスタの幾何学的係数の比に対応する比
例関係を伴なつてI′1を再現した電流である。
以上説明したように本発明によれば、３つの直
列MOSトランジスタからなる同様な２組のアセ
ンブリに並列に給電する電圧源とを含み、第１チ
ヤネル形の第１トランジスタのゲートは互いに接
続されており、第１アセンブリの第２トランジス
タのゲートはドレインに接続されており、第２チ
ヤネル形の第２トランジスタのゲートは互いに接
続されており、第２アセンブリの第１トランジス
タのゲートはドレインに接続されており、第２チ
ヤネル形の第３トランジスタのゲートは夫々のド
レインに接続されておりいずれか一方のアセンブ
リの第２トランジスタと第３トランジスタとの間
に既知の抵抗が直列に挿入されており、少なくと
も１つの補助MOSトランジスタがアセンブリに
付加して備えられており、補助トランジスタのソ
ース及びゲートが、いずれか一方のアセンブリの
第１トランジスタ又は第３トランジスタのソース
及びゲートに接続されており、アセンブリの全部
のトランジスタに於いて相対応するトランジスタ
の寸法比が等しくなるように構成されており、第
１トランジスタは共通のしきい値電圧を有し、第
２トランジスタも共通のしきい値電圧を有し、補
助トランジスタのしきい値電圧は前記の如く補助
トランジスタに接続されたトランジスタのしきい
値電圧に等しく、かつ各アセンブリの第３トラン
ジスタは互いに異なるしきい値電圧を有し、第３
トランジスタのしきい値電圧の差が前記抵抗の両
端に出力されることにより、温度変化の影響を受
けることなく安定した電流を負荷に供給すること
ができる。又、異なる基準電流を有する複数の負
荷に安定した電流を供給できるという格別の効果
が得られる。
【図面の簡単な説明】
第１図は本発明の集積回路電流発生器の一実施
例の回路図、第２図は他の実施例の回路図であ
る。 １０，２０……アナロ回路部分、Ｔ……トラン
ジスタ、Ｒ……抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ ３つの直列MOSトランジスタからなる同様
    な２組のアセンブリに並列に給電する電圧源とを
    含み、第１チヤネル形の第１トランジスタのゲー
    トは互いに接続されており、第１アセンブリの第
    ２トランジスタのゲートはドレインに接続されて
    おり、第２チヤネル形の第２トランジスタのゲー
    トは互いに接続されており、第２アセンブリの第
    １トランジスタのゲートはドレインに接続されて
    おり、第２チヤネル形の第３トランジスタのゲー
    トは夫々のドレインに接続されておりいずれか一
    方のアセンブリの第２トランジスタと第３トラン
    ジスタとの間に既知の抵抗が直列に挿入されてお
    り、少なくとも１つの補助MOSトランジスタが
    前記アセンブリに付加して備えられており、前記
    補助トランジスタのソース及びゲートが、いずれ
    か一方のアセンブリの第１トランジスタ又は第３
    トランジスタのソース及びゲートに接続されてお
    り、アセンブリの全部のトランジスタに於いて相
    対応するトランジスタの寸法比が等しくなるよう
    に構成されており、第１トランジスタは共通のし
    きい値電圧を有し、第２トランジスタも共通のし
    きい値電圧を有し、前記補助トランジスタのしき
    い値電圧は前記の如く補助トランジスタに接続さ
    れたトランジスタのしきい値電圧に等しく、かつ
    各アセンブリの第３トランジスタは互いに異なる
    しきい値電圧を有し、第３トランジスタのしきい
    値電圧の差が前記抵抗の両端に出力されることを
    特徴とする集積回路電流発生器。 ２ しきい値電圧の絶対値を増減すべく第３トラ
    ンジスタの１つにイオン打込み処理を施し、前記
    処理の間に他方の第３トランジスタをマスキング
    しておくことを特徴とする特許請求の範囲第１項
    に記載の電流発生器。 ３ マスキングしておいた第３トランジスタを除
    いた電流発生器の第１チヤネル形トランジスタ全
    部に前記イオン打込み処理を施しておくか、又
    は、その逆であることを特徴とする特許請求の範
    囲第２項に記載の電流発生器。 ４ 複数個の補助トランジスタを配備し、複数個
    の基準電流を生成すべく各補助トランジスタのゲ
    ート及びソースをいずれか一方のアセンブリの第
    １又は第３トランジスタのゲート及びソースに接
    続することを特徴とする特許請求の範囲第１項に
    記載の電流発生器。 ５ 補助トランジスタの寸法は、補助トランジス
    タに接続されたトランジスタの寸法に対して選択
    された既知の比を有することを特徴とする特許請
    求の範囲第１項に記載の電流発生器。 ６ 直列抵抗を含むアセンブリの第１及び／又は
    第３トランジスタが、並列に装着され且つ同様に
    接続された複数個のMOSトランジスタから構成
    されており、補助トランジスタもまた、同様に接
    続された複数個のMOS形部分トランジスタから
    構成されており、補助部分トランジスタの夫々は
    第１及び／又は第３部分トランジスタの夫々と結
    合して個別的電流源を構成することを特徴とする
    特許請求の範囲第１項に記載の電流発生器。
JP56182178A 1980-11-14 1981-11-13 Generator for current of integrated circuit Granted JPS57111711A (en)

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