JPH083960B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPH083960B2 JPH083960B2 JP62010175A JP1017587A JPH083960B2 JP H083960 B2 JPH083960 B2 JP H083960B2 JP 62010175 A JP62010175 A JP 62010175A JP 1017587 A JP1017587 A JP 1017587A JP H083960 B2 JPH083960 B2 JP H083960B2
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- JP
- Japan
- Prior art keywords
- memory
- read
- data
- address
- digital
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- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明はデータ処理装置、特にデイジタルデータの書
き込み及び読み出しが可能なメモリを具えるデータ処理
装置に関する。
き込み及び読み出しが可能なメモリを具えるデータ処理
装置に関する。
〈従来の技術〉 近年メモリの大容量化，小型化に伴いテレビジヨン信
号の一画面分を記憶可能なメモリ（例えばフレームメモ
リと称されるもの）が民生用機器にも用いられる様にな
り、例えばVTRに於ける静止画再生，スローモーシヨン
再生等に用いられ良好な特殊再生画像が得られる様にな
った。
号の一画面分を記憶可能なメモリ（例えばフレームメモ
リと称されるもの）が民生用機器にも用いられる様にな
り、例えばVTRに於ける静止画再生，スローモーシヨン
再生等に用いられ良好な特殊再生画像が得られる様にな
った。
他方、本出願人は上記の如きメモリを用いて静止画像
をVTRにアナログビデオ信号とは別途にデイジタル記録
するシステムを提案した。（特願昭60−276125号参照）
このシステムによる民生用VTRにあっても極めて高品質
な静止画を記録再生することが可能となった。
をVTRにアナログビデオ信号とは別途にデイジタル記録
するシステムを提案した。（特願昭60−276125号参照）
このシステムによる民生用VTRにあっても極めて高品質
な静止画を記録再生することが可能となった。
フレームメモリに対してビデオ信号の書き込み及び読
み出しを行うための最も単純な構成を第３図に示す。第
３図中１はアナログビデオ信号の入力端子、２は入力さ
れたアナログビデオ信号をデイジタル信号３に変換する
アナログ−デイジタル（A/D）変換器である。A/D変換器
２で出力されたデイジタル信号はアドレス発生器８で与
えられたアドレスに従ってメモリ４への書き込み及び読
み出しを行う。メモリ４から読み出されたデイジタル信
号はデイジタル−アナログ（D/A）変換器６でアナログ
信号に戻され出力端子７より出力する。
み出しを行うための最も単純な構成を第３図に示す。第
３図中１はアナログビデオ信号の入力端子、２は入力さ
れたアナログビデオ信号をデイジタル信号３に変換する
アナログ−デイジタル（A/D）変換器である。A/D変換器
２で出力されたデイジタル信号はアドレス発生器８で与
えられたアドレスに従ってメモリ４への書き込み及び読
み出しを行う。メモリ４から読み出されたデイジタル信
号はデイジタル−アナログ（D/A）変換器６でアナログ
信号に戻され出力端子７より出力する。
このメモリ４への書き込み及び読み出し動作を第４図
のタイミングチヤートを用いて説明する。メモリ４への
書き込み動作と読み出し動作は時分割で行われ、アドレ
ス発生器８が同一のアドレスを指定している期間中の前
半では読み出し動作を行い、後半で書き込み動作を行
う。この読み出しと書き込みの切換はメモリ４にアドレ
ス発生器８から与えられる書き込み制御信号（第４図
（ｄ）に示す）により行われる。
のタイミングチヤートを用いて説明する。メモリ４への
書き込み動作と読み出し動作は時分割で行われ、アドレ
ス発生器８が同一のアドレスを指定している期間中の前
半では読み出し動作を行い、後半で書き込み動作を行
う。この読み出しと書き込みの切換はメモリ４にアドレ
ス発生器８から与えられる書き込み制御信号（第４図
（ｄ）に示す）により行われる。
第４図のタイミングチヤート中（ａ）はアドレス発生
器８より与えられるアドレス、（ｂ）はメモリ４から出
力されるデイジタル信号、（ｃ）はメモリ４に入力され
るデイジタル信号、（ｄ）は書き込み制御信号である。
このタイミングチヤートはメモリ４の書き込み読み出し
のサイクルタイムＴがA/D変換器２のサンプリング周期
と同一であるものとしている。今、メモリ４の動作が遅
く上記サイクルタイムがサンプリング周期より長くしか
設定できない場合（即ち、メモリ４において設定可能な
最短のサイクルタイムが前記サンプリング周期よりも長
い場合）にはメモリを並列に設ければ、これらのメモリ
の１つのメモリとみた場合等価的にサイクルタイムをサ
ンプリング周期に一致させることができる。
器８より与えられるアドレス、（ｂ）はメモリ４から出
力されるデイジタル信号、（ｃ）はメモリ４に入力され
るデイジタル信号、（ｄ）は書き込み制御信号である。
このタイミングチヤートはメモリ４の書き込み読み出し
のサイクルタイムＴがA/D変換器２のサンプリング周期
と同一であるものとしている。今、メモリ４の動作が遅
く上記サイクルタイムがサンプリング周期より長くしか
設定できない場合（即ち、メモリ４において設定可能な
最短のサイクルタイムが前記サンプリング周期よりも長
い場合）にはメモリを並列に設ければ、これらのメモリ
の１つのメモリとみた場合等価的にサイクルタイムをサ
ンプリング周期に一致させることができる。
図中メモリ４より出力されるデイジタル信号はアドレ
ス指定タイミングより若干遅れているが、これはメモリ
の構造上の特性に因るアクセスタイムに基づくものであ
り、一旦メモリ４の出力が確定した後書き込み動作を行
えばメモリ４の出力は不定となる。そのため実際にはラ
ツチ回路がメモリ４の出力端に設けられ、このラツチ回
路を用いてメモリ出力をホールドしてからD/A変換器６
に信号を送出する。
ス指定タイミングより若干遅れているが、これはメモリ
の構造上の特性に因るアクセスタイムに基づくものであ
り、一旦メモリ４の出力が確定した後書き込み動作を行
えばメモリ４の出力は不定となる。そのため実際にはラ
ツチ回路がメモリ４の出力端に設けられ、このラツチ回
路を用いてメモリ出力をホールドしてからD/A変換器６
に信号を送出する。
上述の如くメモリ４が動作している限りはメモリの内
容は絶えず新しいものに書き替えられてしまうが、書き
込み制御信号（ｄ）を常にローレベルにすることにより
書き込みを禁止すればメモリ４に記憶されている内容を
保持することも可能である。例えば動画信号が端子１に
入力されている場合にもメモリ４から静止画を出力する
ことができる。
容は絶えず新しいものに書き替えられてしまうが、書き
込み制御信号（ｄ）を常にローレベルにすることにより
書き込みを禁止すればメモリ４に記憶されている内容を
保持することも可能である。例えば動画信号が端子１に
入力されている場合にもメモリ４から静止画を出力する
ことができる。
次にフレームメモリに対してビデオ信号の書き込み及
び読み出しを行うための他の従来の構成例を第５図に示
す。第５図中、第３図と同様の構成要素には同一番号を
付し、説明を省略する。第５図の構成に於いては書き込
みアドレス発生器10からのアドレスに従ってA/D変換器
２からのデイジタル信号をメモリ４に書き込み，読み出
しアドレス発生器11からのアドレスに従ってD/A変換器
６にデイジタル信号を供給する。12は読み出しアドレス
を指定するためのマニユアル操作部である。
び読み出しを行うための他の従来の構成例を第５図に示
す。第５図中、第３図と同様の構成要素には同一番号を
付し、説明を省略する。第５図の構成に於いては書き込
みアドレス発生器10からのアドレスに従ってA/D変換器
２からのデイジタル信号をメモリ４に書き込み，読み出
しアドレス発生器11からのアドレスに従ってD/A変換器
６にデイジタル信号を供給する。12は読み出しアドレス
を指定するためのマニユアル操作部である。
これによって書き込みアドレスと読み出しアドレスと
を異ならしめることができ、画像の拡大，縮少，反転等
の特殊効果を得ること、更には入力されるデイジタル信
号と出力するデイジタル信号の伝送レートが異ならしめ
ること等が容易に行える。
を異ならしめることができ、画像の拡大，縮少，反転等
の特殊効果を得ること、更には入力されるデイジタル信
号と出力するデイジタル信号の伝送レートが異ならしめ
ること等が容易に行える。
第６図は第５図のメモリの動作を説明するためのタイ
ミングチヤートであり、図中（ａ）は書き込み（Ｗ）及
び読み出し（Ｒ）アドレスを示し、（ｂ），（ｃ），
（ｄ）は第４図と同様である。図中メモリの読み出しサ
イクルtRCと書き込みサイクルtWCは回路構成上通常同じ
値となる。従ってこの場合A/D変換器２のサンプリング
周期は（tRC＋tWC）となり、この第５図のメモリ４の動
作は第３図のメモリ４の動作の２倍の速度で行わねばな
らず、高速のメモリが要求される。
ミングチヤートであり、図中（ａ）は書き込み（Ｗ）及
び読み出し（Ｒ）アドレスを示し、（ｂ），（ｃ），
（ｄ）は第４図と同様である。図中メモリの読み出しサ
イクルtRCと書き込みサイクルtWCは回路構成上通常同じ
値となる。従ってこの場合A/D変換器２のサンプリング
周期は（tRC＋tWC）となり、この第５図のメモリ４の動
作は第３図のメモリ４の動作の２倍の速度で行わねばな
らず、高速のメモリが要求される。
〈発明が解決しようとする問題点〉 ところで第５図のフレームメモリに於いては、静止画
像を出力しようとした場合、書き込みを禁止することに
なるがメモリ４に与える書き込みアドレスは全く無駄に
なり時間的にみたメモリの使用効率は半分に低下してい
た。
像を出力しようとした場合、書き込みを禁止することに
なるがメモリ４に与える書き込みアドレスは全く無駄に
なり時間的にみたメモリの使用効率は半分に低下してい
た。
本発明は上述の如き事情に鑑みてなされたものであ
り、メモリの有効利用を図ると共に、メモリ自体を高速
化することなく単位時間当りにメモリから読み出しされ
る情報量を増やすことのできるデータ処理装置を提供す
ることを目的としている。
り、メモリの有効利用を図ると共に、メモリ自体を高速
化することなく単位時間当りにメモリから読み出しされ
る情報量を増やすことのできるデータ処理装置を提供す
ることを目的としている。
〈問題点を解決するための手段〉 かかる目的下において，本発明のデータ処理装置は、
ディジタルデータの書き込み及び読み出しを交互に行う
際に、書き込みアドレス及び読み出しアドレスを互いに
独立して設定可能なメモリと、前記メモリから読み出さ
れたディジタルデータをアナログデータに変換するディ
ジタル−アナログ変換器とを備え、前記メモリが順次読
み出しアドレスを変更してデータの読み出しのみを行う
場合の前記メモリからのデータの読み出し周期及び前記
ディジタル−アナログ変換器の動作周期を、前記メモリ
が書き込み及び読み出しアドレスを独立して設定し、デ
ータの書き込み及び読み出しを交互に行う際の1/2にす
るように構成されている。
ディジタルデータの書き込み及び読み出しを交互に行う
際に、書き込みアドレス及び読み出しアドレスを互いに
独立して設定可能なメモリと、前記メモリから読み出さ
れたディジタルデータをアナログデータに変換するディ
ジタル−アナログ変換器とを備え、前記メモリが順次読
み出しアドレスを変更してデータの読み出しのみを行う
場合の前記メモリからのデータの読み出し周期及び前記
ディジタル−アナログ変換器の動作周期を、前記メモリ
が書き込み及び読み出しアドレスを独立して設定し、デ
ータの書き込み及び読み出しを交互に行う際の1/2にす
るように構成されている。
〈作用〉 前述の如く構成することにより、高速動作可能なメモ
リを用いることなく、即ち、書き込み・読み出しアドレ
スを高速に書き換え可能なメモリを用いることなく単一
時間当たりにメモリより読み出し可能なデータの情報量
を増加させることが可能になり、メモリの有効利用が図
れる様になった。
リを用いることなく、即ち、書き込み・読み出しアドレ
スを高速に書き換え可能なメモリを用いることなく単一
時間当たりにメモリより読み出し可能なデータの情報量
を増加させることが可能になり、メモリの有効利用が図
れる様になった。
〈実施例〉 以下、本発明の一実施例について説明する。
第１図は本発明の一実施例としてのデータ処理装置の
概略構成を示す図で、図中第５図と同様の構成要素につ
いては同一番号を付し説明は省略する。
概略構成を示す図で、図中第５図と同様の構成要素につ
いては同一番号を付し説明は省略する。
メモリ４にデイジタル信号の書き込み及び読み出しを
行う場合の動作については第５図の場合と全く同様であ
り、読み出しアドレス発生器11にはクロツク発生器13よ
り発生されたクロツクが1/2分周器14及びスイツチ15の
Ａ端子を介して供給され、所定のタイミングで読み出し
アドレスを更新している。他方D/A変換器６にはクロツ
ク発生器13から発生されたクロツクが1/2分周器16及び
スイツチ17のＡ端子を介して供給されており、メモリ４
がデータを出力する周期で動作している。
行う場合の動作については第５図の場合と全く同様であ
り、読み出しアドレス発生器11にはクロツク発生器13よ
り発生されたクロツクが1/2分周器14及びスイツチ15の
Ａ端子を介して供給され、所定のタイミングで読み出し
アドレスを更新している。他方D/A変換器６にはクロツ
ク発生器13から発生されたクロツクが1/2分周器16及び
スイツチ17のＡ端子を介して供給されており、メモリ４
がデータを出力する周期で動作している。
この時のメモリ４に与えられるアドレスは第２図
（ａ）に示す通りであり、第６図（ａ）と同様である。
またメモリ４より出力されているデイジタル信号につい
ても第２図（ｃ）に示す如く第６図（ｂ）と同様であ
る。
（ａ）に示す通りであり、第６図（ａ）と同様である。
またメモリ４より出力されているデイジタル信号につい
ても第２図（ｃ）に示す如く第６図（ｂ）と同様であ
る。
次に静止画出力時の動作について説明する。マニユア
ル操作部12より静止画出力が命じられるとスイツチ15,1
7は共にＢ端子に接続され、クロツク発生器13から出力
されたクロツクは直接スイツチ15のＢ端子を介して読み
出しアドレス発生器11に供給され、クロツク発生器13か
ら出力されたクロツクは直接スイツチ17のＢ端子を介し
てD/A変換器６に供給される。従って読み出しアドレス
発生器11のアドレス切換周期及びD/A変換器６の動作周
期は夫々1/2になる。第２図（ｂ）は静止画出力時の読
み出しアドレス、（ｄ）はメモリ４よりのデイジタル信
号出力を夫々示す。
ル操作部12より静止画出力が命じられるとスイツチ15,1
7は共にＢ端子に接続され、クロツク発生器13から出力
されたクロツクは直接スイツチ15のＢ端子を介して読み
出しアドレス発生器11に供給され、クロツク発生器13か
ら出力されたクロツクは直接スイツチ17のＢ端子を介し
てD/A変換器６に供給される。従って読み出しアドレス
発生器11のアドレス切換周期及びD/A変換器６の動作周
期は夫々1/2になる。第２図（ｂ）は静止画出力時の読
み出しアドレス、（ｄ）はメモリ４よりのデイジタル信
号出力を夫々示す。
上述の如く第１図の構成によれば書き込み及び読み出
しを行う場合に対し、読み出しのみを行う場合の単位時
間当りの読み出し情報量は２倍となる。以下この様なデ
ータ処理を行った場合の付加的構成について簡単に説明
する。
しを行う場合に対し、読み出しのみを行う場合の単位時
間当りの読み出し情報量は２倍となる。以下この様なデ
ータ処理を行った場合の付加的構成について簡単に説明
する。
近年通常のインタレース走査方式のテレビジヨン信号
の１フイールド当りの走査線数を倍加させる手法とし
て、出力モニタでノンインターレース表示を行いインタ
レース妨害のない画像を表示することが考えられ、その
ための専用の装置も開発されている。ところが上記構成
によればメモリ４から読み出しされる情報量は２倍とな
るので容易に走査線数を倍加させることができる。従っ
て上記構成によれば動画については通常のインターレー
ス走査方式による出力画像を得、かつ静止画については
走査線数が２倍のノンインターレース出力画像を得るこ
とができる。
の１フイールド当りの走査線数を倍加させる手法とし
て、出力モニタでノンインターレース表示を行いインタ
レース妨害のない画像を表示することが考えられ、その
ための専用の装置も開発されている。ところが上記構成
によればメモリ４から読み出しされる情報量は２倍とな
るので容易に走査線数を倍加させることができる。従っ
て上記構成によれば動画については通常のインターレー
ス走査方式による出力画像を得、かつ静止画については
走査線数が２倍のノンインターレース出力画像を得るこ
とができる。
この時、インターレース走査のビデオ信号とノンイン
ターレース走査のビデオ信号とでは同期信号が異なるの
で、出力端子７の後段に２種類の同期信号付加回路を設
けなければならないことは云うまでもない。
ターレース走査のビデオ信号とでは同期信号が異なるの
で、出力端子７の後段に２種類の同期信号付加回路を設
けなければならないことは云うまでもない。
〈発明の効果〉 以上説明した様に、本発明によれば、メモリの動作速
度を高速化することなく、即ち、書き込み・読み出しア
ドレスの書き換え速度を高速化することなく、簡単な回
路を付加するだけで、メモリから単位時間当たりに読み
出し可能なデータの情報量を増加させることが可能にな
る。
度を高速化することなく、即ち、書き込み・読み出しア
ドレスの書き換え速度を高速化することなく、簡単な回
路を付加するだけで、メモリから単位時間当たりに読み
出し可能なデータの情報量を増加させることが可能にな
る。
第１図は本発明のデータ処理装置の一実施例の要部構成
を示す図、 第２図は第１図のメモリの動作を説明するためのタイミ
ングチヤート、 第３図は従来のデータ処理装置の一例を示す図、 第４図は第３図のメモリの動作を説明するためのタイミ
ングチヤート、 第５図は従来のデータ処理装置の他の例を示す図、 第６図は第５図のメモリの動作を説明するためのタイミ
ングチヤートである。 図中、２はA/D変換器、４はメモリ、６はD/A変換器、10
は書き込みアドレス発生器、11は読み出しアドレス発生
器、12はマニユアル操作部、13はクロツク発生器、14,1
6は夫々分周器、15,17は夫々スイツチである。
を示す図、 第２図は第１図のメモリの動作を説明するためのタイミ
ングチヤート、 第３図は従来のデータ処理装置の一例を示す図、 第４図は第３図のメモリの動作を説明するためのタイミ
ングチヤート、 第５図は従来のデータ処理装置の他の例を示す図、 第６図は第５図のメモリの動作を説明するためのタイミ
ングチヤートである。 図中、２はA/D変換器、４はメモリ、６はD/A変換器、10
は書き込みアドレス発生器、11は読み出しアドレス発生
器、12はマニユアル操作部、13はクロツク発生器、14,1
6は夫々分周器、15,17は夫々スイツチである。
フロントページの続き (72)発明者 高橋 宏爾 神奈川県川崎市高津区下野毛770番地 キ ヤノン株式会社玉川事業所内 (72)発明者 吉村 克二 神奈川県川崎市高津区下野毛770番地 キ ヤノン株式会社玉川事業所内
Claims (1)
- 【請求項１】ディジタルデータの書き込み及び読み出し
を交互に行う際に、書き込みアドレス及び読み出しアド
レスを互いに独立して設定可能なメモリと、 前記メモリから読み出されたディジタルデータをアナロ
グデータに変換するディジタル−アナログ変換器とを備
え、 前記メモリが順次読み出しアドレスを変更してデータの
読み出しのみを行う場合の前記メモリからのデータの読
み出し周期及び前記ディジタル−アナログ変換器の動作
周期を、前記メモリが書き込み及び読み出しアドレスを
独立して設定し、データの書き込み及び読み出しを交互
に行う際の1/2にする ことを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010175A JPH083960B2 (ja) | 1987-01-20 | 1987-01-20 | デ−タ処理装置 |
| US07/143,974 US4901148A (en) | 1987-01-19 | 1988-01-14 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010175A JPH083960B2 (ja) | 1987-01-20 | 1987-01-20 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179498A JPS63179498A (ja) | 1988-07-23 |
| JPH083960B2 true JPH083960B2 (ja) | 1996-01-17 |
Family
ID=11742947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62010175A Expired - Fee Related JPH083960B2 (ja) | 1987-01-19 | 1987-01-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083960B2 (ja) |
-
1987
- 1987-01-20 JP JP62010175A patent/JPH083960B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63179498A (ja) | 1988-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |