JPH084225B2 - 復調回路 - Google Patents
復調回路Info
- Publication number
- JPH084225B2 JPH084225B2 JP2274187A JP2274187A JPH084225B2 JP H084225 B2 JPH084225 B2 JP H084225B2 JP 2274187 A JP2274187 A JP 2274187A JP 2274187 A JP2274187 A JP 2274187A JP H084225 B2 JPH084225 B2 JP H084225B2
- Authority
- JP
- Japan
- Prior art keywords
- demodulation
- input signal
- pulse
- bits
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims 1
- 230000000630 rising effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 claims 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、PE変調された信号を復調するための復調回
路に関するものである。
路に関するものである。
従来の技術 従来のPE復調クロック作成回路としては、例えば第４
図に示すものがある。１は入力信号ａの立ち上がりエッ
ジあるいは立ち下がりエッジで微小幅のパルスを発生す
る微分回路である。２は出力ｃが、ロウレベルの時に微
分回路出力ｂの微分パルスが入力されると起動され、一
定幅Ｔの間ハイレベルを保つ出力ｃを発生するモノマル
チバイブレータである。入力信号のビットセル時間（復
調データの１ビット相当の時間）をTOとすると、Ｔは、
1/2TOより大きくTOより小さく設定することにより、復
調データ１ビットに対して出力ｃが１パルスを発生する
ようになる。通常は入力信号にジッターがあることを考
慮して、1/2TOとTOの中央の値3/4TOにＴを設定する。３
は遅延回路で、入力信号を復調クロックで復調する際に
回路のセットアップタイムを充分満足するように出力ｃ
を遅延させた出力ｄを復調クロックとする。
図に示すものがある。１は入力信号ａの立ち上がりエッ
ジあるいは立ち下がりエッジで微小幅のパルスを発生す
る微分回路である。２は出力ｃが、ロウレベルの時に微
分回路出力ｂの微分パルスが入力されると起動され、一
定幅Ｔの間ハイレベルを保つ出力ｃを発生するモノマル
チバイブレータである。入力信号のビットセル時間（復
調データの１ビット相当の時間）をTOとすると、Ｔは、
1/2TOより大きくTOより小さく設定することにより、復
調データ１ビットに対して出力ｃが１パルスを発生する
ようになる。通常は入力信号にジッターがあることを考
慮して、1/2TOとTOの中央の値3/4TOにＴを設定する。３
は遅延回路で、入力信号を復調クロックで復調する際に
回路のセットアップタイムを充分満足するように出力ｃ
を遅延させた出力ｄを復調クロックとする。
以上のように構成された従来のPE復調クロック作成回
路は、第５図に示すように、入力信号ａを入力すると、
微分回路出力ｂをへて、周期TOの復調クロックｃを出力
する。この方式では、PLL（位相同期回路）を用いず
に、PEで変調された信号を復調することができる。この
ため、PLL回路の位相同期引き込みのための位相同期信
号区間をほとんど必要とせずに復調クロックを作成でき
るという長所を有する。
路は、第５図に示すように、入力信号ａを入力すると、
微分回路出力ｂをへて、周期TOの復調クロックｃを出力
する。この方式では、PLL（位相同期回路）を用いず
に、PEで変調された信号を復調することができる。この
ため、PLL回路の位相同期引き込みのための位相同期信
号区間をほとんど必要とせずに復調クロックを作成でき
るという長所を有する。
発明が解決しようとする問題点 しかしながら、上記のような構成では、第６図に示す
ように入力信号ａにドロップアウトが発生すると、微分
回路出力ｂに欠落が生じ、復調クロックｃの欠落が発生
し、復調後のデータがビットシフトを起こす。ビットシ
フトは、たとえ１ビットであっても、ビットシフト以降
に誤りが連続して、多重誤りになる可能性があり、誤り
検出符号の検出能力を越える場合が発生するという問題
を有していた。
ように入力信号ａにドロップアウトが発生すると、微分
回路出力ｂに欠落が生じ、復調クロックｃの欠落が発生
し、復調後のデータがビットシフトを起こす。ビットシ
フトは、たとえ１ビットであっても、ビットシフト以降
に誤りが連続して、多重誤りになる可能性があり、誤り
検出符号の検出能力を越える場合が発生するという問題
を有していた。
本発明はかかる点に鑑み、PE変調された入力信号に欠
落が発生した場合にも、復調データのビットシフトの発
生を防止し、誤り検出符号、あるいは誤り訂正符号の能
力を生かすことができるPE変調信号の復調回路を提供す
ることを目的とする。
落が発生した場合にも、復調データのビットシフトの発
生を防止し、誤り検出符号、あるいは誤り訂正符号の能
力を生かすことができるPE変調信号の復調回路を提供す
ることを目的とする。
問題点を解決するための手段 本発明は、PE変調された入力信号の立ち上がりエッジ
あるいは立ち下がりエッジから起動し、1/2ビットセル
時間より長くて１ビットセル時間より短いパルスの復調
クロックを作成するパルス作成手段と、前記パルス作成
手段によって作成された復調クロックを用いて復調され
たデータと復調データの先頭を示す所定のビット列との
一致を検出する検出手段と、入力信号の欠落する前の前
記復調クロックに同期した付加パルスを作成する付加パ
ルス作成手段を有し、前記検出手段により前記所定の先
頭ビット列が検出されて以後は、Ｎビット以内の入力信
号の欠落に対しては前記付加パルスを復調クロックとし
て付加して復調を続け、Ｎビットを越える入力信号の欠
落に対しては前記付加パルスの付加を停止して復調を停
止することを特徴とする復調回路である。
あるいは立ち下がりエッジから起動し、1/2ビットセル
時間より長くて１ビットセル時間より短いパルスの復調
クロックを作成するパルス作成手段と、前記パルス作成
手段によって作成された復調クロックを用いて復調され
たデータと復調データの先頭を示す所定のビット列との
一致を検出する検出手段と、入力信号の欠落する前の前
記復調クロックに同期した付加パルスを作成する付加パ
ルス作成手段を有し、前記検出手段により前記所定の先
頭ビット列が検出されて以後は、Ｎビット以内の入力信
号の欠落に対しては前記付加パルスを復調クロックとし
て付加して復調を続け、Ｎビットを越える入力信号の欠
落に対しては前記付加パルスの付加を停止して復調を停
止することを特徴とする復調回路である。
作用 本発明は前記した構成により、PE変調された入力信号
に欠落があった時に、あらかじめ定められたビット数以
内の欠落であれば、復調クロックに欠落ビット数と同数
のクロックパルスを付与することにより、復調クロック
によりサンプリングされるデータのビットシフトを防止
し、入力信号の欠落の影響が、誤り訂正符号あるいは誤
り検出符号の能力を生かすようにする。また、以下のよ
うな欠落が発生した場合には、復調クロックにクロック
パルスを付加するのを停止する。
に欠落があった時に、あらかじめ定められたビット数以
内の欠落であれば、復調クロックに欠落ビット数と同数
のクロックパルスを付与することにより、復調クロック
によりサンプリングされるデータのビットシフトを防止
し、入力信号の欠落の影響が、誤り訂正符号あるいは誤
り検出符号の能力を生かすようにする。また、以下のよ
うな欠落が発生した場合には、復調クロックにクロック
パルスを付加するのを停止する。
（１）誤り訂正符号あるいは誤り検出符号の能力を越え
る入力信号の欠落がある場合 （２）復調データの開始を示す先頭ビット列の誤検出を
したため、復調データが終了して無データ部あるいは次
のデータが送られるまでのギャップ長に達した場合 実施例 第１図は、本発明の実施例におけるPE復調回路のブロ
ック図を示すものである。第１図において、10は入力信
号ｅの立ち下がりエッジ及び立ち上がりエッジで微小幅
のパルスｆを発生する微分回路である。パルスｆのパル
ス幅は、後述するフリップフロップ13でシステムクロッ
クｇに同期化するために、システムクロックｇの同期以
上に設定する。システムクロックｇの同期は、入力信号
の最短反転間隔に比べて充分小さく設定してある。11は
論理積ゲートであり、微分回路10の出力ｆと反転ゲート
12の出力の論理積を出力する。13はフリップフロップで
あり、論理積ゲート11の出力をシステムクロックｇで同
期化した信号ｈを出力する。出力ｈは、シフトレジスタ
14のリセット端子，シフトレジスタ15及びシフトレジス
タ16のセット端子に入力される。14,15はＬ段のシフト
レジスタであり、16はＭ段のシフトレジスタである。シ
フトレジスタ14はフリップフロップ13の出力ｈによっ
て、Q1からQLが“0"にリセットされ、シフトレジスタ15
は出力ｈによってQL+1からQ2Lが“1"にセットされ、シ
フトレジスタ16は出力ｈによってQ2L+1からQ2L+Mが“1"
にセットされる。シフトレジスタ14のQL出力はシフトレ
ジスタ15の入力端子に、シフトレジスタ15のQ2L出力は
シフトレジスタ16の入力端子及び論理積ゲート17に入力
される。シフトレジスタ14,15,16の出力は、出力ｈにパ
ルスが発生しない時は、システムクロックｇのパルスが
入力される毎に、出力Q1がQ2に、出力Q2がQ3に、……
…、出力Q2L-1がQ2Lにという具合に、右に１段ずつデー
タがシフトしていく。シフトレジスタ14の入力端子のデ
ータが出力QLまでシフトするのに、TO/2（TOは入力信号
のビットセル時間）、シフトレジスタ15の入力端子のデ
ータが出力Q2LまでシフトするのにTO/2,シフトレジスタ
16の入力端子のデータが出力Q2L+MまでシフトするのにT
O/4になるように、シフトレジスタの段数“L",“M"は設
定されている。18は、入力信号を復調クロックで復調す
る際に、回路のセットアップタイムを充分満足させるた
めに、シフトレジスタ16の出力Q2L+Mを遅延して復調ク
ロックｉとする遅延回路である。19はシフトレジスタ
で、入力信号ｅを前記復調クロックｉで復調する。20は
コンパレータで、シフトレジスタ19の出力とデータ復調
の先頭ビット列を比較し、一致する時は、フリップフロ
ップ21の出力をセット端子を介してハイレベルにする。
22はカウンタで入力信号に欠落があった時、シフトレジ
スタ16の出力Q2L+Mをカウントすることにより、欠落ビ
ット数Ｑを出力する。23はコンパレータで、カウンタ22
の出力Ｑとあらかじめ設定した値Ｎとを比較し、前者が
後者より大きくなった時、フリップフロップ21の出力を
論理和ゲート24を介してロウレベルにする。フリップフ
ロップ21は復調が終了した時も論理和ゲート24を介し
て、リセットされる。
る入力信号の欠落がある場合 （２）復調データの開始を示す先頭ビット列の誤検出を
したため、復調データが終了して無データ部あるいは次
のデータが送られるまでのギャップ長に達した場合 実施例 第１図は、本発明の実施例におけるPE復調回路のブロ
ック図を示すものである。第１図において、10は入力信
号ｅの立ち下がりエッジ及び立ち上がりエッジで微小幅
のパルスｆを発生する微分回路である。パルスｆのパル
ス幅は、後述するフリップフロップ13でシステムクロッ
クｇに同期化するために、システムクロックｇの同期以
上に設定する。システムクロックｇの同期は、入力信号
の最短反転間隔に比べて充分小さく設定してある。11は
論理積ゲートであり、微分回路10の出力ｆと反転ゲート
12の出力の論理積を出力する。13はフリップフロップで
あり、論理積ゲート11の出力をシステムクロックｇで同
期化した信号ｈを出力する。出力ｈは、シフトレジスタ
14のリセット端子，シフトレジスタ15及びシフトレジス
タ16のセット端子に入力される。14,15はＬ段のシフト
レジスタであり、16はＭ段のシフトレジスタである。シ
フトレジスタ14はフリップフロップ13の出力ｈによっ
て、Q1からQLが“0"にリセットされ、シフトレジスタ15
は出力ｈによってQL+1からQ2Lが“1"にセットされ、シ
フトレジスタ16は出力ｈによってQ2L+1からQ2L+Mが“1"
にセットされる。シフトレジスタ14のQL出力はシフトレ
ジスタ15の入力端子に、シフトレジスタ15のQ2L出力は
シフトレジスタ16の入力端子及び論理積ゲート17に入力
される。シフトレジスタ14,15,16の出力は、出力ｈにパ
ルスが発生しない時は、システムクロックｇのパルスが
入力される毎に、出力Q1がQ2に、出力Q2がQ3に、……
…、出力Q2L-1がQ2Lにという具合に、右に１段ずつデー
タがシフトしていく。シフトレジスタ14の入力端子のデ
ータが出力QLまでシフトするのに、TO/2（TOは入力信号
のビットセル時間）、シフトレジスタ15の入力端子のデ
ータが出力Q2LまでシフトするのにTO/2,シフトレジスタ
16の入力端子のデータが出力Q2L+MまでシフトするのにT
O/4になるように、シフトレジスタの段数“L",“M"は設
定されている。18は、入力信号を復調クロックで復調す
る際に、回路のセットアップタイムを充分満足させるた
めに、シフトレジスタ16の出力Q2L+Mを遅延して復調ク
ロックｉとする遅延回路である。19はシフトレジスタ
で、入力信号ｅを前記復調クロックｉで復調する。20は
コンパレータで、シフトレジスタ19の出力とデータ復調
の先頭ビット列を比較し、一致する時は、フリップフロ
ップ21の出力をセット端子を介してハイレベルにする。
22はカウンタで入力信号に欠落があった時、シフトレジ
スタ16の出力Q2L+Mをカウントすることにより、欠落ビ
ット数Ｑを出力する。23はコンパレータで、カウンタ22
の出力Ｑとあらかじめ設定した値Ｎとを比較し、前者が
後者より大きくなった時、フリップフロップ21の出力を
論理和ゲート24を介してロウレベルにする。フリップフ
ロップ21は復調が終了した時も論理和ゲート24を介し
て、リセットされる。
本発明の実施例の動作を第２図及び第３図のタイムチ
ャートを用いて説明する。以下、入力信号にジッターが
ないものとして説明する。第２図は入力信号に欠落がな
い場合の動作を示し、第３図は入力信号に欠落がある場
合の動作を示す。いずれの図も、先頭ビット列を検出
し、フリップフロップ21の出力がハイレベルになってい
るものとする。入力信号に欠落がない場合は第２図に示
すように、論理積ゲート11,反転ゲート12,フリップフロ
ップ13,シフトレジスタ14,15,16全体で、微分回路10の
出力ｆに対して、シフトレジスタ16の出力Q2L+Mは時定
数3/4TOのモノマルチ出力になる。これに対して入力信
号に欠落がある場合は第３図に示すように、信号に欠落
がない場合にシフトレジスタ14,15が本来リセットある
いはセットされるべき時点からTO/4遅れた時点でシフト
レジスタQ2L+Mがハイレベルになり、以後シフトレジス
タ14,15で発振器を構成し、出力Q2Lは周期TOの発振出力
となるため、入力信号が欠落しても復調クロックｉを発
生し、その後入力信号の欠落が終われば、入力信号に対
して復調クロックの作成を開始する。もし、欠落のビッ
ト数が所定の値Ｎを越えた時は、コンパレータ23が論理
和ゲート24を介して、フリップフロップ21をリセット
し、フリップフロップ21の出力がロウレベルになり、論
理積ゲート17を介して、シフトレジスタ14の入力端子に
はロウレベルが入力され、以後シフトレジスタ14,15に
よる発振は停止し、復調クロックにパルスの付加を停止
させるとともに、以後の復調は無効となり、先頭ビット
列の検出状態にもどる。
ャートを用いて説明する。以下、入力信号にジッターが
ないものとして説明する。第２図は入力信号に欠落がな
い場合の動作を示し、第３図は入力信号に欠落がある場
合の動作を示す。いずれの図も、先頭ビット列を検出
し、フリップフロップ21の出力がハイレベルになってい
るものとする。入力信号に欠落がない場合は第２図に示
すように、論理積ゲート11,反転ゲート12,フリップフロ
ップ13,シフトレジスタ14,15,16全体で、微分回路10の
出力ｆに対して、シフトレジスタ16の出力Q2L+Mは時定
数3/4TOのモノマルチ出力になる。これに対して入力信
号に欠落がある場合は第３図に示すように、信号に欠落
がない場合にシフトレジスタ14,15が本来リセットある
いはセットされるべき時点からTO/4遅れた時点でシフト
レジスタQ2L+Mがハイレベルになり、以後シフトレジス
タ14,15で発振器を構成し、出力Q2Lは周期TOの発振出力
となるため、入力信号が欠落しても復調クロックｉを発
生し、その後入力信号の欠落が終われば、入力信号に対
して復調クロックの作成を開始する。もし、欠落のビッ
ト数が所定の値Ｎを越えた時は、コンパレータ23が論理
和ゲート24を介して、フリップフロップ21をリセット
し、フリップフロップ21の出力がロウレベルになり、論
理積ゲート17を介して、シフトレジスタ14の入力端子に
はロウレベルが入力され、以後シフトレジスタ14,15に
よる発振は停止し、復調クロックにパルスの付加を停止
させるとともに、以後の復調は無効となり、先頭ビット
列の検出状態にもどる。
以上の説明のように、本発明によれば、Ｎビット以内
の信号欠落に対しては復調クロックにパルスを付加して
復調データのシフトを防ぐことができる。また、Ｎビッ
トを越える信号欠落に対しては復調クロックにパルスの
付加をやめ、先頭ビット列の検出動作にうつることによ
る利点は以下の３点のようになる。
の信号欠落に対しては復調クロックにパルスを付加して
復調データのシフトを防ぐことができる。また、Ｎビッ
トを越える信号欠落に対しては復調クロックにパルスの
付加をやめ、先頭ビット列の検出動作にうつることによ
る利点は以下の３点のようになる。
（１）Ｎをデータの誤り訂正符号の訂正可能な最大誤り
ビット数以下に設定することにより、誤り訂正不可能な
規模の信号欠落に対して以後のデータ復調やめるととも
に、誤訂正を防止する。
ビット数以下に設定することにより、誤り訂正不可能な
規模の信号欠落に対して以後のデータ復調やめるととも
に、誤訂正を防止する。
（２）Ｎをデータの誤り検出符号の検出可能な最大誤り
ビット数以下に設定することにより、誤っているにもか
かわらず、正しいと検出してしまうことを防止する。
ビット数以下に設定することにより、誤っているにもか
かわらず、正しいと検出してしまうことを防止する。
（３）Ｎをデータブロック間のギャップ長相当ビット数
以下に設定することにより、正しいデータ先頭ビット列
を検出しそこなって、データの途中で先頭ビット列を誤
検出しまった場合でも、ギャップ部で先頭ビット列の検
出動作状態にもどすことができ、復調動作が連続して次
のデータブロックまでオーバーランすることを防止す
る。
以下に設定することにより、正しいデータ先頭ビット列
を検出しそこなって、データの途中で先頭ビット列を誤
検出しまった場合でも、ギャップ部で先頭ビット列の検
出動作状態にもどすことができ、復調動作が連続して次
のデータブロックまでオーバーランすることを防止す
る。
発明の効果 以上説明したように、本発明によれば、PE復調を行な
う際に、データの先頭ビット列検出後、入力信号の欠落
が一定の大きさ以下であれば復調クロックにパルスを付
加することにより、復調データのビットシフトを防止で
きる。入力信号の欠落が一定の大きさを越えた時には復
調クロックにパルスを付加することを停止することによ
り、 （１）誤り訂正符号の能力を越える信号欠落発生時に誤
訂正を防止する。
う際に、データの先頭ビット列検出後、入力信号の欠落
が一定の大きさ以下であれば復調クロックにパルスを付
加することにより、復調データのビットシフトを防止で
きる。入力信号の欠落が一定の大きさを越えた時には復
調クロックにパルスを付加することを停止することによ
り、 （１）誤り訂正符号の能力を越える信号欠落発生時に誤
訂正を防止する。
（２）誤り検出符号の能力を越える信号欠落発生時に誤
検出を防止する。
検出を防止する。
（３）データ中で誤ってデータ先頭ビット列を誤検出し
た時に、次のデータブロックまで連続して復調動作が行
なわれるのを防止する。
た時に、次のデータブロックまで連続して復調動作が行
なわれるのを防止する。
というように、その実用的効果は大きい。
第１図は本発明における一実施例のPE復調回路のブロッ
ク図、第２図，第３図は同実施例のタイミングチャー
ト、第４図は従来のPE復調クロック作成回路のブロック
図、第５図，第６図は従来例のタイミングチャートであ
る。 10……微分回路、13,21……フリップフロップ、14,15,1
6,19……シフトレジスタ、18……遅延回路、20,23……
コンパレータ、22……カウンタ。
ク図、第２図，第３図は同実施例のタイミングチャー
ト、第４図は従来のPE復調クロック作成回路のブロック
図、第５図，第６図は従来例のタイミングチャートであ
る。 10……微分回路、13,21……フリップフロップ、14,15,1
6,19……シフトレジスタ、18……遅延回路、20,23……
コンパレータ、22……カウンタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒木 譲 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高木 裕司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (4)
- 【請求項１】PE変調された入力信号の立ち上がりエッジ
あるいは立ち下がりエッジから起動し、1/2ビットセル
時間より長くて１ビットセル時間より短いパルスの復調
クロックを作成するパルス作成手段と、前記パルス作成
手段によって作成された復調クロックを用いて復調され
たデータと復調データの先頭を示す所定のビット列との
一致を検出する検出手段と、入力信号の欠落する前の前
記復調クロックに同期した付加パルスを作成する付加パ
ルス作成手段を有し、前記検出手段により前記所定の先
頭ビット列が検出されて以後は、Ｎビット以内の入力信
号の欠落に対しては前記付加パルスを復調クロックとし
て付加して復調を続け、Ｎビットを越える入力信号の欠
落に対しては前記付加パルスの付加を停止して復調を停
止することを特徴とする復調回路。 - 【請求項２】所定の先頭ビット列検出後、復調クロック
にパルス付加を行なう入力信号欠落ビット数の上限Ｎ
を、誤り訂正可能な最大誤りビット数以下に設定するこ
とを特徴とする特許請求の範囲第１項記載の復調回路。 - 【請求項３】所定の先頭ビット列検出後、復調クロック
にパルス付加を行なう入力信号欠落ビット数の上限Ｎ
を、誤り検出可能な最大誤りビット数以下に設定するこ
とを特徴とする特許請求の範囲第１項記載の復調回路。 - 【請求項４】所定の先頭ビット列検出後、復調クロック
にパルス付加を行なう入力信号欠落ビット数の上限Ｎ
を、データブロック間のギャップ長相当のビット数以下
に設定することを特徴とする特許請求の範囲第１項記載
の復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274187A JPH084225B2 (ja) | 1987-02-03 | 1987-02-03 | 復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274187A JPH084225B2 (ja) | 1987-02-03 | 1987-02-03 | 復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63190429A JPS63190429A (ja) | 1988-08-08 |
| JPH084225B2 true JPH084225B2 (ja) | 1996-01-17 |
Family
ID=12091135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274187A Expired - Lifetime JPH084225B2 (ja) | 1987-02-03 | 1987-02-03 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084225B2 (ja) |
-
1987
- 1987-02-03 JP JP2274187A patent/JPH084225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63190429A (ja) | 1988-08-08 |
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