JPS63190429A

JPS63190429A - 復調回路

Info

Publication number: JPS63190429A
Application number: JP62022741A
Authority: JP
Inventors: Akira Ichinose; 亮一之瀬; Isao Sato; 勲佐藤; Yoshihisa Fukushima; 能久福島; Yuzuru Kuroki; 譲黒木; Yuji Takagi; 裕司高木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-02-03
Filing date: 1987-02-03
Publication date: 1988-08-08
Anticipated expiration: 2011-01-17
Also published as: JPH084225B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ＰＫ変調された信号を復調するだめの復調回
路に関するものである。

従来の技術従来のＰＥ復調クロック作成回路としては、例えば第４
図に示すものがある。１は入力信号ａの立ち上がりエツ
ジあるいは立ち下がりエツジで微小幅のパルスを発生す
る微分回路である。２は出力Ｃが、ロウレベルの時に微
分回路出力すの微分パルスが入力されると起動され、一
定幅Ｔの間ハイレベルを保つ出力Ｃを発生するモノマル
チバイブレータである。入力信号のビットセル時間（復
調データの１ビツト相当の時間）をＴｏとすると、Ｔは
、％Ｔｏより太きくＴｏより小さく設定することによシ
、復調データ１ビツトに対して出力Ｇが１パルスを発生
するようになる。通常は入力信号にジッターがあること
を考慮して、ｙ６ＴｏとＴｏの中央の値％ＴｏにＴを設
定する。３は遅延回路で、入力信号を復調クロックで復
調する際に回路のセットアツプタイムを充分満足するよ
うに出力Ｃを遅延させた出力ｄを復調クロックとする。

以上のように構成された従来のＰＥ復調クロック作成回
路は、第６図に示すように、入力信号ａを入力すると、
微分回路出力すをへて、周期Ｔ。

の復調クロックＣを出力する。この方式では、ＰＬＬ　
（位相同期回路）を用いずに、ＰＩＣで変調された信号
を復調することができる。このため、ＰＬＬ回路の位相
同期列み込みのだめの位相同期信号区間をほとんど必要
とせずに復調クロックを作成できるという長所を有する
。

発明が解決しようとする問題点しかしながら、上記のような構成では、第６図に示すよ
うに入力信号ａにドロップアウトが発生すると、微分回
路出力すに欠落が生じ、復調クロックＣの欠落が発生し
、復調後のデータがビットシフトを起こす。ビットシフ
トは、たとえ１ビツトであっても、ビットシフト以降に
誤りが連続して、多重誤りになる可能性があり、誤り検
出符号の検出能力を越える場合が発生するという問題を
有していた。

本発明はかかる点に鑑み、ＰＲ変調された入力信号に欠
落が発生した場合にも、復調データのビットシフトの発
生を防止し、誤り検出符号、あるいは誤シ訂正符号の能
力を生かすことができるＰＥ変調信号の復調回路を提供
することを目的とする。

問題点を解決するだめの手段本発明は、ＰＩＣ変調された入力信号の立ち上がりエツ
ジあるいは立ち下がシエッジから起動し、％ビットセル
時間より長くて１ビットセル時間より短いパルスの復調
クロックを作成するパルス作成手段と、前記パルス作成
手段によって作成された復調クロックを用いて復調され
たデータと復調データの先頭を示す所定のピット列との
一致を検出する検出手段と、入力信号の欠落する前の前
記復調クロックに同期した付加パルスを作成する付加パ
ルス作成手段を有し、前記検出手段により前記所定の先
頭ビット列が検出されて以後は、Ｎビット以内の入力信
号の欠落に対しては前記付加パルスを復調クロックとし
て付加して復調を続け、Ｎビットを越える入力信号の欠
落に対しては前記付加パルスの付加を停止して復調を停
止することを特徴とする復調回路である。

作用本発明は前記した構成により、ＰＫ変調された入力信号
に欠落があった時に、あらかじめ定められたビット数以
内の欠落であれば、復調クロックに欠落ビット数と同数
のクロックパルスを付与することにより、復調クロック
によりサンプリングされるデータのビットシフトを防止
し、入力信号の欠落の影響が、誤り訂正符号あるいは誤
り検出符号の能力を生かすようにする。また、以下のよ
うな欠落が発生した場合には、復調クロックにクロック
パルスを付加するのを停止する。

（１）誤り訂正符号あるいは誤り検出符号の能力を越え
る入力信号の欠落がある場合（２）復調データの開始を示す先頭ピット列の誤検出を
したため、復調データが終了して無データ部あるいは次
のデータが送られるまでのギャップ長に達した場合実施例第１図は、本発明の実施例におけるＰＩＣ復調回路のブ
ロック図を示すものである。第１図において、１ｏは入
力信号ｅの立ち下がシエッジ及び立ち上がりエツジで微
小幅のパルスｆを発生する微分回路である。パルスｆの
パルス幅は、後述するフリップフロップ１３でシステム
クロックｇに同期化するために、システムクロックｇの
同期以上に設定する。システムクロックｇの同期は、入
力信号の最短反転間隔に比べて充分小さく設定しである
。１１は論理積ゲートであり、微分回路１０の出力ｆと
反転ゲート１２の出力の論理積を出力する。１３はフリ
ップフロップであり、論理積ゲート１１の出力をシステ
ムクロックｇで同期化した信号りを出力する。出力りは
、シフトレジスタ１４のリセット端子、シフトレジスタ
１６及びシフトレジスタ１６０セツト端子に入力される
。１４゜１５はＬ段のシフトレジスタであり、１６はＭ
段のシフトレジスタである。シフトレジスタ１４はフリ
ップフロップ１３の出力りによって、ＱｌからＱｔ、が
Ｏ”にリセットされ、シフトレジスタ１６は出力りによ
ってＱｃ＋＋からＱ２１．がｔＪ”にセットされ、シフ
トレジスタ１６は出力りによってＱｚｒ、十＋からＱ　
２　Ｌ＋ｗが゛（１“にセットされる。シフトレジスタ
１４のＱＬ出力はシフトレジスタ１６０入力端子に、シ
フトレジスタ１５のＱ２Ｌ出力はシフトレジスタ１６の
入力端子及び論理積ゲート１７に入力される。シフトレ
ジスタ１４，１５．１６の出力は、出力りにパルスが発
生しない時は、システムクロックｇのパルスが入力され
る毎に、出力Ｑ１が９２に、出力Ｑ２が９３に、・・・
・・・・・・、出力Ｑ　２Ｌ−１がＱｌ−にという具合
に、右ＶＣ１段ずつデータがシフトしていく。シフトレ
ジスタ１４の入力端子のデータが出力ＱＬマでシフトす
るのに、Ｔｏ／２（Ｔ。

は入力信号のビットセル時間）、シフトレジスタ１６０
入力端子のデータが出力Ｑ２ＬまでシフトするのにＴＱ
／２　、シフトレジスタ１６０入力端子のデータが出力
Ｑ２Ｌ、＋１４でシフトするのにＴｏ／４になるように
、シフトレジスタの段数１ｔＬ　１１　　、　’ｔ　Ｍ
　１１は設定されている。１８は、入力信号を復調クロ
ックで復調する際に、回路のセットアツプタイムを充分
満足させるために、シフトレジスタ１６の出力Ｑ　２　
Ｌ＋Ｍを遅延して復調クロックｉとする遅延回路である
。１９はシフトレジスタで、入力信号ｅを前記復調クロ
ックｉで復調する。２ｏはコンパレータで、シフトレジ
スタ１９の出力とデータ復調の先頭ビット列を比較し、
一致する時は、フリップフロップ２１の出力をセット端
子を介してハイレベルにする。２２はカウンタで入力信
号に欠落があった時、シフトレジスタ１６の出力Ｑ２Ｌ
＋Ｍをカウントすることによシ、欠落ビット数Ｑを出力
する。２３はコンパレータで、カウンタ２２の出力Ｑと
あらかじめ設定した値Ｎとを比較し、前者が後者より大
きくなった時、フリップフロップ２１の出力を論理和ゲ
ート２４を介してロウレベルにする。フリップフロップ
２１は復調が終了した時も論理和ゲート２４を介して、
リセットされる。

本発明の実施例の動作を第２図及び第３図のタイムチャ
ートを用いて説明する。以下、入力信号にジッターがな
いものとして説明する。第２図は入力信号に欠落がない
場合の動作を示し、第３図は入力信号に欠落がある場合
の動作を示す。いずれの図も、先頭ビット列を検出し、
７リノプフロツプ２１の出力がノ・イレベルになってい
るものとする。入力信号に欠落がない場合は第２図に示
すように、論理積ゲート１１２反転ゲート１２．フリッ
プフロップ１３．シフトレジスタ１４，１５゜１６全体
で、微分回路１０の出力ｆに対して、シフトレジスタ１
６の出力Ｑ２Ｌ＋ｌｌは時定数９ＡＴ　ｏ（７）’Ｅノ
マルチ出力になる。これに対して入力信号に欠落がある
場合は第３図に示すように、信号に欠落がない場合にシ
フトレジスタ１４．１５が本来リセットあるいはセット
されるべき時点からＴｏ／４遅れた時点でシフトレジス
タＱ　２　Ｌ＋Ｍがノ・イレベルになり、以後シフトレ
ジスタ１４．１５で発振器を構成し、出力Ｑ２Ｌは周期
Ｔｏの発振出力となるため、入力信号が欠落しても復調
クロックｉを発生し、その後入力信号の欠落が終われば
、入力信号に対して復調クロックの作成を開始する。も
し、欠落のビット数が所定の値Ｎを越えた時は、コンパ
レータ２３が論理和ゲート２４を介して、フリップフロ
ップ２１をリセットし、フリップフロップ２１の出力が
ロウレベルになり、論理積ゲート１７を介して、シフト
レジスタ１４０入力端子にはロウレベルが入力され、以
後シフトレジスタ１４゜１６による発振は停止し、復調
クロックにパルスの付加を停止させるとともに、以後の
復調は無効となり、先頭ビット列の検出状態にもどる。

以上の説明のように、本発明によれば、Ｎビット以内の
信号欠落に対しては復調クロックにパルスを付加して復
調データのシフトを防ぐことができる。また、Ｎビット
を越える信号欠落に対しては復調クロックにパルスの付
加をやめ、先頭ビット列の検出動作にうつることによる
利点は以下のｊ点のようになる。

（１）Ｎをデータの誤り訂正符号の訂正可能な最大誤り
ビット数以下に設定することにょシ、誤り訂正不可能な
一規模の信号欠落に対して以後のデータ復調やめるとと
もに、誤訂正を防止する。

（２）Ｎをデータの誤り検出符号の検出可能な最大誤り
ビット数以下に設定することにょシ、誤っているにもか
かわらず、正しいと検出してしまうことを防止する。

（３）Ｎをデータブロック間のギャップ長相当ビット数
以下に設定することによシ、正しいデータ先頭ビット列
を検出しそこなって、データの途中で先頭ビット列を誤
検出しまった場合でも、ギャップ部で先頭ビット列の検
出動作状態にもどすことができ、復調動作が連続して次
のデータブロックまでオーバーランすることを防止する
。

発明の詳細な説明したように、本発明によれば、ＰＲ復調を行なう
際に、データの先頭ビット列検出後、入力信号の欠落が
一定の大きさ以下であれば復調クロックにパルスを付加
することにより、復調データのビットシフトを防止でき
る。入力信号の欠落が一定の大きさを越えた時には復調
クロックにパルスを付加することを停止することにより
、（１）誤り訂正符号の能力を越える信号欠落発生時に
誤訂正を防止する。

（２）誤り検出符号の能力を越える信号欠落発生時に誤
検出を防止する。

（３）　　データ中で誤ってデータ先頭ビット列を誤検
出した時に、次のデータブロックまで連続して復調動作
が行なわれるのを防止する。

というように、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例のＰＫ復調回路のブロ
ック図、第２図、第３図は同実施例のタイミングチャー
ト、第４図は従来のＰＩＣ復調クロック作成回路のブロ
ック図、第５図、第６図は従来例のタイミングチャート
である。１ｏ・・・・・・微分回路、１３．２１・・・・・・フ
リップ７０ツブ、１４，１５，１６．１９・・・・・・
シフトレジスタ、１８・・・・・・遅延回路、２０．２
３・・・・・・コンパレータ、２２・・・・・・カウン
タ。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第２
図入力４局　　　　　　Ｔ。微か加銘七力 °ｌ“　　　°ｌ“０９　　　　°Ｏ″第３図

Claims

【特許請求の範囲】

（１）ＰＥ変調された入力信号の立ち上がりエッジある
いは立ち下がりエッジから起動し、１／２ビットセル時
間より長くて１ビットセル時間より短いパルスの復調ク
ロックを作成するパルス作成手段と、前記パルス作成手
段によって作成された復調クロックを用いて復調された
データと復調データの先頭を示す所定のビット列との一
致を検出する検出手段と、入力信号の欠落する前の前記
復調クロックに同期した付加パルスを作成する付加パル
ス作成手段を有し、前記検出手段により前記所定の先頭
ビット列が検出されて以後は、Ｎビット以内の入力信号
の欠落に対しては前記付加パルスを復調クロックとして
付加して復調を続け、Ｎビットを越える入力信号の欠落
に対しては前記付加パルスの付加を停止して復調を停止
することを特徴とする復調回路。
（２）所定の先頭ビット列検出後、復調クロックにパル
ス付加を行なう入力信号欠落ビット数の上限Ｎを、誤り
訂正可能な最大誤りビット数以下に設定することを特徴
とする特許請求の範囲第１項記載の復調回路。
（３）所定の先頭ビット列検出後、復調クロックにパル
ス付加を行なう入力信号欠落ビット数の上限Ｎを、誤り
検出可能な最大誤りビット数以下に設定することを特徴
とする特許請求の範囲第１項記載の復調回路。
（４）所定の先頭ビット列検出後、復調クロックにパル
ス付加を行なう入力信号欠落ビット数の上限Ｎを、デー
タブロック間のギャップ長相当のビット数以下に設定す
ることを特徴とする特許請求の範囲第１項記載の復調回
路。