JPS6345934A - ビツト同期回路及び方法 - Google Patents
ビツト同期回路及び方法Info
- Publication number
- JPS6345934A JPS6345934A JP62066180A JP6618087A JPS6345934A JP S6345934 A JPS6345934 A JP S6345934A JP 62066180 A JP62066180 A JP 62066180A JP 6618087 A JP6618087 A JP 6618087A JP S6345934 A JPS6345934 A JP S6345934A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- clock signal
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、受信ディジタル信号と同期したクロック信号
を再生するビット同期回路に関し、特に受信ディジタル
信号に同期するように原振のクロック信号を可変分周し
て同期クロック信号を再生するビット同期回路に関する
。
を再生するビット同期回路に関し、特に受信ディジタル
信号に同期するように原振のクロック信号を可変分周し
て同期クロック信号を再生するビット同期回路に関する
。
従来のこの種のビット同期回路は、受信したディジタル
信号の変化点を抽出し、その変化点が再生された同期ク
ロックの立下シ（あるいは立上り）に同期するように、
可変分周回路の分周数比率を増減させて、同期クロック
を再生している。この場合、可変分周回路の制御ｒｔ＋
信したディジタル信号の１ビット毎に行われる。
信号の変化点を抽出し、その変化点が再生された同期ク
ロックの立下シ（あるいは立上り）に同期するように、
可変分周回路の分周数比率を増減させて、同期クロック
を再生している。この場合、可変分周回路の制御ｒｔ＋
信したディジタル信号の１ビット毎に行われる。
このような従来のビット同期回路ｒｔ、受信デイジタル
信号の１ビット毎に動作しているため、受信ディジタル
信号のデユーティ比が悪い場合には、再生されたクロッ
ク信号の進み及び遅れが各ビット毎に検出される。し７
たがって、この検出情報に基づいて分周回路の分周数が
切替わるだけで、位相修正が行われない。
信号の１ビット毎に動作しているため、受信ディジタル
信号のデユーティ比が悪い場合には、再生されたクロッ
ク信号の進み及び遅れが各ビット毎に検出される。し７
たがって、この検出情報に基づいて分周回路の分周数が
切替わるだけで、位相修正が行われない。
したがって、本発明の目的は、受信ディジタル信号のデ
ユーティ比が悪い場合でも、位相修正が可能なビット同
期回路を提供することにある。
ユーティ比が悪い場合でも、位相修正が可能なビット同
期回路を提供することにある。
本発明によれば、受信ディジタル信号に同期した同期ク
ロック信号を再生するビット同期回路において、同期ク
ロック信号のディジタル信号に対する位相の進み及び違
れを１ビット毎に検出し、位相差信号を出力する位相監
視回路と、及び前記位相差信号に応答して同期クロック
信号の位相をディジタル信号に同期するように１ビット
毎に修正する位相制御回路とを含み、位相制御回路の位
相修正は進み及び遅れ修正間の遷移を含まないことを特
徴とするビット同期回路が得られる。
ロック信号を再生するビット同期回路において、同期ク
ロック信号のディジタル信号に対する位相の進み及び違
れを１ビット毎に検出し、位相差信号を出力する位相監
視回路と、及び前記位相差信号に応答して同期クロック
信号の位相をディジタル信号に同期するように１ビット
毎に修正する位相制御回路とを含み、位相制御回路の位
相修正は進み及び遅れ修正間の遷移を含まないことを特
徴とするビット同期回路が得られる。
第１図は本発明によるビット同期回路の実施例の概略ブ
ロック図である。第１図において、データ変化点検出回
路１は、受信ディジタル信号ＤＡＴＡの立上りｗまたは
立下り変化点毎に正パルスを発生する。このために人力
信号として受信ディジタル信号Ｄ Ａ ’１” Ａと、
クロック信号とが印加される。このような検出回路１ｒ
ｉ、よく知られているようにディジタル信号ＤＡＴＡと
これを所定時間連焼させた信号を受ける排他的論理回路
（ＥＸＯＲ）と、ＥＸＯＲの出力をクロック信号でラツ
チレ検出信号ＣＤを出力をＤタイブフツブフロツブとで
構成できる。この楊子、遅延回路とＥＸＯＲは微分回路
として働く。
ロック図である。第１図において、データ変化点検出回
路１は、受信ディジタル信号ＤＡＴＡの立上りｗまたは
立下り変化点毎に正パルスを発生する。このために人力
信号として受信ディジタル信号Ｄ Ａ ’１” Ａと、
クロック信号とが印加される。このような検出回路１ｒ
ｉ、よく知られているようにディジタル信号ＤＡＴＡと
これを所定時間連焼させた信号を受ける排他的論理回路
（ＥＸＯＲ）と、ＥＸＯＲの出力をクロック信号でラツ
チレ検出信号ＣＤを出力をＤタイブフツブフロツブとで
構成できる。この楊子、遅延回路とＥＸＯＲは微分回路
として働く。
可変分周回路２は人力信号としてクロック信号を供給さ
れ、この信号の分周信号を出力する。本実施例でｔ−ｔ
ｌｏ分周信号を基準とし、これと位相修正のための９及
び１１分周信号を示している。
れ、この信号の分周信号を出力する。本実施例でｔ−ｔ
ｌｏ分周信号を基準とし、これと位相修正のための９及
び１１分周信号を示している。
分周信号Ｎ９〜ＮＩＩｒｔアクティブな状態で高レベル
（アクティブノ・イ）信号である。ｉ］変分周回路２に
、良く知られているフリップフロップを縦続接続したも
ので構成でき１分庵信号Ｎ９〜Ｎｌｌはその中間段から
取出される。分周回路２ｒｉ、抜に説明する半ビット毎
に出力きれるリセットパルスＲＯによってリセットされ
る。
（アクティブノ・イ）信号である。ｉ］変分周回路２に
、良く知られているフリップフロップを縦続接続したも
ので構成でき１分庵信号Ｎ９〜Ｎｌｌはその中間段から
取出される。分周回路２ｒｉ、抜に説明する半ビット毎
に出力きれるリセットパルスＲＯによってリセットされ
る。
位相監視回路３ｒｉ後に詳述するが、データ変化点検出
回路１の出力信号ＣＤと後述する位相制御回路４からの
信号ａ及びｂ及びビット周期を示すリセットパルスＲ１
とを受け、これ等の信号から同期クロック信号の信号Ｃ
Ｄに対する位相の遅進を判別し、位相信号−八（進み）
及び＋△（遅れ）を各ビット周期毎に出力する。位相制
御回路４ｒｉ１ビット毎に位相監視回路３からの位相信
号−△及び＋△に基づいて、分周回路２の各分周出力信
号へ９〜Ｎ１１のいずれかを選択し、同期クロックの位
相を受信したディジタル信号ＤＡＴＡに合せるように修
正する。１だ、信号Ｎ９〜Ｎ１１の選択は、前のビット
の修正動作に基づき決定される。
回路１の出力信号ＣＤと後述する位相制御回路４からの
信号ａ及びｂ及びビット周期を示すリセットパルスＲ１
とを受け、これ等の信号から同期クロック信号の信号Ｃ
Ｄに対する位相の遅進を判別し、位相信号−八（進み）
及び＋△（遅れ）を各ビット周期毎に出力する。位相制
御回路４ｒｉ１ビット毎に位相監視回路３からの位相信
号−△及び＋△に基づいて、分周回路２の各分周出力信
号へ９〜Ｎ１１のいずれかを選択し、同期クロックの位
相を受信したディジタル信号ＤＡＴＡに合せるように修
正する。１だ、信号Ｎ９〜Ｎ１１の選択は、前のビット
の修正動作に基づき決定される。
第２図Ｖ′ｉ第１図における位相制御回路４の具体的な
回路である。この回路は、２人力ＮＡＮＤゲート４００
〜４０３．３人力ＮＡＮＤゲート４０４゜３人力ＮＯＲ
ゲート４０５及び４０６．２人力ＮＯＲゲート４０７〜
４０９．Ｄタイプフリップフロップ（Ｆ／Ｆ）４１１〜
４１６及びインバータケート４１６及び４１７を含んで
いる。
回路である。この回路は、２人力ＮＡＮＤゲート４００
〜４０３．３人力ＮＡＮＤゲート４０４゜３人力ＮＯＲ
ゲート４０５及び４０６．２人力ＮＯＲゲート４０７〜
４０９．Ｄタイプフリップフロップ（Ｆ／Ｆ）４１１〜
４１６及びインバータケート４１６及び４１７を含んで
いる。
ＮＡＮＤゲート４００〜４０２ｒｉ、可変分周回路２の
分周出力信号Ｎ９〜Ｎｉｌを選択するゲートであり、こ
れらの出力信号はゲート４０３と４０４で構成されるセ
ット・リセッ）（Ｓ−Ｒ）Ｆ／ＰＫ人力され、半ビット
毎の正パルスがゲート４０４の出力として得られる。こ
の出力信号はＤタイプＦ／Ｆ ４１３のクロック端子に
入力され、このＱ出力端子から得られる２分周信号に、
ＤタイプＦ／Ｆ４１４を介して同期クロック信号ＣＬＯ
として出力される。Ｄタイプ）’／Ｆ４１５ｒｉ、信号
ＣＬＯを受けこの信号から牛クロック遅延された信号を
作ＣＱ及びＱ端子に出力する。ＮＯＲゲー） ４０ ｓ
ｒｔ信号ＣＩ、０をＦ／Ｆ４１５のＱ端子出力とからリ
セット信号Ｒ１を得て位相監視団路３に出力する。
分周出力信号Ｎ９〜Ｎｉｌを選択するゲートであり、こ
れらの出力信号はゲート４０３と４０４で構成されるセ
ット・リセッ）（Ｓ−Ｒ）Ｆ／ＰＫ人力され、半ビット
毎の正パルスがゲート４０４の出力として得られる。こ
の出力信号はＤタイプＦ／Ｆ ４１３のクロック端子に
入力され、このＱ出力端子から得られる２分周信号に、
ＤタイプＦ／Ｆ４１４を介して同期クロック信号ＣＬＯ
として出力される。Ｄタイプ）’／Ｆ４１５ｒｉ、信号
ＣＬＯを受けこの信号から牛クロック遅延された信号を
作ＣＱ及びＱ端子に出力する。ＮＯＲゲー） ４０ ｓ
ｒｔ信号ＣＩ、０をＦ／Ｆ４１５のＱ端子出力とからリ
セット信号Ｒ１を得て位相監視団路３に出力する。
ＮＯＲゲート４０５〜４０７ｒｔ１位相監視回路３から
与えられる位相信号−△及び＋△に基づいて分周信号Ｎ
９〜Ｎｌｌを選択するゲート信号８１〜Ｓ３を作成する
。これら信号８１〜Ｓ３けアクティブハイ信号である。
与えられる位相信号−△及び＋△に基づいて分周信号Ｎ
９〜Ｎｌｌを選択するゲート信号８１〜Ｓ３を作成する
。これら信号８１〜Ｓ３けアクティブハイ信号である。
また、位相信号−△及び＋△はアクティブ状態でローレ
ベルとなるアクティブロー信号である。ＤタイプＦ／Ｆ
４１４のＱ出力がローレベルのときケート４０５及び
４０６がアクティブとなり、ＤタイプＦ／Ｆ４１１及び
４１２のＱ出力がローレベルの状態で位相信号−Δ及び
＋八に応じた８１〜Ｓ３が出力される。すなわち、下記
の第１表に示す論理表に従って８１〜Ｓ３が出力される
。但し、この場合ＤタイプＦ／Ｆ４１１及び４１２（７
）Ｑ出力ｒｉｒ＝ｗ ’ ｏ ”である。
ベルとなるアクティブロー信号である。ＤタイプＦ／Ｆ
４１４のＱ出力がローレベルのときケート４０５及び
４０６がアクティブとなり、ＤタイプＦ／Ｆ４１１及び
４１２のＱ出力がローレベルの状態で位相信号−Δ及び
＋八に応じた８１〜Ｓ３が出力される。すなわち、下記
の第１表に示す論理表に従って８１〜Ｓ３が出力される
。但し、この場合ＤタイプＦ／Ｆ４１１及び４１２（７
）Ｑ出力ｒｉｒ＝ｗ ’ ｏ ”である。
’１’ＡＢＬＥ １
選択された信号Ｓ１及びＳｌｊ、インバータゲート４１
６の出力をクロック人力としてＤタイプＦ／Ｆ ４１１
及び４１２Ｖｃラツチされ、それぞれのＱ出力は逆相関
係にあるＮＯＲゲート４０５及び４０６に人力される。
６の出力をクロック人力としてＤタイプＦ／Ｆ ４１１
及び４１２Ｖｃラツチされ、それぞれのＱ出力は逆相関
係にあるＮＯＲゲート４０５及び４０６に人力される。
このため、例えは、信号Ｓ１が選択された次のビットで
ｒｔＮＯＲゲート４０６が閉ざされ、信号５３ｒｔ選択
され々い。このことは次のことを示している。川」ち、
第４Ｂ図に示されているように、本発明のビット同期回
路でに進み及び遅れ修正間の径路が削除されている。
ｒｔＮＯＲゲート４０６が閉ざされ、信号５３ｒｔ選択
され々い。このことは次のことを示している。川」ち、
第４Ｂ図に示されているように、本発明のビット同期回
路でに進み及び遅れ修正間の径路が削除されている。
これにより、受信したプツシタル信号のデユーティ比が
悪い場合でも沓生クロック信号の位相修正が可能となっ
ている。これに対し、第４Ａ図の従来の場合は進み及び
遅れ修正間の径路があるために１前に述べたように受信
ディジタル信号のデユーティ比が悪い場合は位相修正が
なされない。
悪い場合でも沓生クロック信号の位相修正が可能となっ
ている。これに対し、第４Ａ図の従来の場合は進み及び
遅れ修正間の径路があるために１前に述べたように受信
ディジタル信号のデユーティ比が悪い場合は位相修正が
なされない。
Ｄり（）Ｆ／Ｆ ４１１及び４１２ｒｉ前ビットの修正
１作をラッチ（記憶）し、次のビットでの修正は逆方向
へは行わないようにしている。ν１ち、前ビットで進み
修正をした場合は次のビットでは遅れ修正はせず、逆に
前ビットで遅れ修正をした場合は次のビットでは進み修
正はしないようにしている。これは、上述したようにＤ
タイプＦ ／ Ｆ４１１及び４１２のＱ端子出力をそれ
ぞれＮＯＲゲート４０６及び４０′５に帰還することに
よって達成している。
１作をラッチ（記憶）し、次のビットでの修正は逆方向
へは行わないようにしている。ν１ち、前ビットで進み
修正をした場合は次のビットでは遅れ修正はせず、逆に
前ビットで遅れ修正をした場合は次のビットでは進み修
正はしないようにしている。これは、上述したようにＤ
タイプＦ ／ Ｆ４１１及び４１２のＱ端子出力をそれ
ぞれＮＯＲゲート４０６及び４０′５に帰還することに
よって達成している。
第３図のタイムチャートを使って更に第２図の回路の動
作を説明する。このタイムチャートは、再生クロック信
号ＣＬＤが受信プツシタル信号ｐＡ１′″Ａに対して進
んでいる場合を示している。受信ディジタル信号ＤＡＴ
Ａの変化点で、検出信号ＣＤがデータ変化点検出回路１
から出力される。
作を説明する。このタイムチャートは、再生クロック信
号ＣＬＤが受信プツシタル信号ｐＡ１′″Ａに対して進
んでいる場合を示している。受信ディジタル信号ＤＡＴ
Ａの変化点で、検出信号ＣＤがデータ変化点検出回路１
から出力される。
この信号ＣＤと位相制御回路４から得られた信号ａ及び
ｂとを受けた位相監視回路３は、進み修正を行うために
位相信号−△を出力する。この位相信号−△を受けた位
相制御回路４ｒｉ、分周出力信号の選択信号Ｓ１をハイ
レベルとしてアクティブにする。この選択信号Ｓ１に応
答して、ＮＡＮＤゲート４０２が分周出力信号Ｎ９を選
択し、５−ＲＦ／Ｆ４０３及び４０４及びＤタイプＦ／
Ｆ４１３及び４１４により、同期クロック信号ＣＬＯを
１クロック分位相を遅らせるように修正する。
ｂとを受けた位相監視回路３は、進み修正を行うために
位相信号−△を出力する。この位相信号−△を受けた位
相制御回路４ｒｉ、分周出力信号の選択信号Ｓ１をハイ
レベルとしてアクティブにする。この選択信号Ｓ１に応
答して、ＮＡＮＤゲート４０２が分周出力信号Ｎ９を選
択し、５−ＲＦ／Ｆ４０３及び４０４及びＤタイプＦ／
Ｆ４１３及び４１４により、同期クロック信号ＣＬＯを
１クロック分位相を遅らせるように修正する。
第７Ａ及び７Ｂ図は、従来技術と本発明のビット同期回
路により得られる同期クロック信号の比較をタイムチャ
ートで示したものである。受信したディジタル信号ＤＡ
ＴＡのデユーティ比が悪い場合、従来技術では、第７Ａ
図に示すように、信号ＤＡＴＡに対し、進み及び遅れの
修正動作が１ビット毎に交互に繰返されるため、同期ク
ロック信号ＣＬＯと信号Ｄ Ａ Ｔ Ａとの位相差は修
正されない。これに対し、本発明のビット同期回路では
前述したように進みと遅れの位相修正間の状態遷移がな
いため、第７Ｂ図に示すように、同期クロック信号ＣＬ
Ｏｔ−１信号ＤＡＴＡに対し漸次位相差が修正される。
路により得られる同期クロック信号の比較をタイムチャ
ートで示したものである。受信したディジタル信号ＤＡ
ＴＡのデユーティ比が悪い場合、従来技術では、第７Ａ
図に示すように、信号ＤＡＴＡに対し、進み及び遅れの
修正動作が１ビット毎に交互に繰返されるため、同期ク
ロック信号ＣＬＯと信号Ｄ Ａ Ｔ Ａとの位相差は修
正されない。これに対し、本発明のビット同期回路では
前述したように進みと遅れの位相修正間の状態遷移がな
いため、第７Ｂ図に示すように、同期クロック信号ＣＬ
Ｏｔ−１信号ＤＡＴＡに対し漸次位相差が修正される。
第５図は第１図における位相監視回路３の具体的な回路
である。この回路は、２人力ＮＯＲゲート５１７〜５２
１ 、ＤタイプＦ／Ｆ５２２〜５２４及びインバータゲ
ート５２５及び５２６を含んでいる。
である。この回路は、２人力ＮＯＲゲート５１７〜５２
１ 、ＤタイプＦ／Ｆ５２２〜５２４及びインバータゲ
ート５２５及び５２６を含んでいる。
この位相監視回路３の動作を第６図のタイムチャートを
参照しながら説明する。
参照しながら説明する。
位相制御回路４からのビット単位のリセット信号Ｒ１１
ｃ！す、ＤタイプＦ／Ｆ５２２〜５２４ｒｉ初期リセッ
トされる。位相の監視は、位相制御回路４からの出力信
号ａ及びｂと、データ変化点検出回路１からの出力信号
ＣＤとで行われる。つまり、第６図における信号すがノ
・イレベルのときに信号ＣＤが出力されると、ＮＯＲゲ
ート５２１を介してハイレベル信号がＤタイプＦ／Ｆ
５２４でラッチされ、とのＱ出力より位相信号−八（ア
クティブロー）が出力される。同様に、信号ａがノ・イ
レベルのときに信号ＣＤが出力されると、ＤタイプＦ／
Ｆ ５２２がＮＯＲゲート５１７のノ１イレベル信号を
ラッチし、Ｑ端子にアクティブローの位相信号十へを出
力する。
ｃ！す、ＤタイプＦ／Ｆ５２２〜５２４ｒｉ初期リセッ
トされる。位相の監視は、位相制御回路４からの出力信
号ａ及びｂと、データ変化点検出回路１からの出力信号
ＣＤとで行われる。つまり、第６図における信号すがノ
・イレベルのときに信号ＣＤが出力されると、ＮＯＲゲ
ート５２１を介してハイレベル信号がＤタイプＦ／Ｆ
５２４でラッチされ、とのＱ出力より位相信号−八（ア
クティブロー）が出力される。同様に、信号ａがノ・イ
レベルのときに信号ＣＤが出力されると、ＤタイプＦ／
Ｆ ５２２がＮＯＲゲート５１７のノ１イレベル信号を
ラッチし、Ｑ端子にアクティブローの位相信号十へを出
力する。
更に言えば、位相制御回路４からの信号ａ及びｂｊｔ、
それぞれ同期クロック信号ＣＬＯＩビットの前半及び後
半を表わす信号である。従って、位相監視回路３は信号
ａ及びｂのいずれにディジタル信号ＤＡＴＡの変化点信
号ＣＤが存在するか、あるいにいずれにも存在しないか
を判定している。
それぞれ同期クロック信号ＣＬＯＩビットの前半及び後
半を表わす信号である。従って、位相監視回路３は信号
ａ及びｂのいずれにディジタル信号ＤＡＴＡの変化点信
号ＣＤが存在するか、あるいにいずれにも存在しないか
を判定している。
つまり、信号ａがアクティブなときに信号ＣＤがあれば
、同期クロック信号ＣＬＯＶ′ｉディジタル信プのとき
に信号ＣＤがあれは、進んでいると判断し、進み修正信
ち一△を出力する。
、同期クロック信号ＣＬＯＶ′ｉディジタル信プのとき
に信号ＣＤがあれは、進んでいると判断し、進み修正信
ち一△を出力する。
ＤタイプＦ／Ｆ５２３ｒｉ、データ１ピツト内に２個以
上信号ＣＤが発生したときに位相修正を実行しないよう
にするために使われている。つまり、２回目の信号ＣＤ
の発生によ＃）ＤタイプＦ／Ｆ５２２及び５２４の各Ｑ
端子出力はハイレベルとなる。
上信号ＣＤが発生したときに位相修正を実行しないよう
にするために使われている。つまり、２回目の信号ＣＤ
の発生によ＃）ＤタイプＦ／Ｆ５２２及び５２４の各Ｑ
端子出力はハイレベルとなる。
このＤタイプＦ／Ｆ５２３の働きにより耐雑音性能が向
上する。
上する。
以上説明したように、本発明によるビット同期回路に同
期クロック信号の位相修正を進み及び遅れ間で禁止する
ようにしている。従って、受信したディジタル信号のチ
ューティ比が悪い場合でも、受信ディジタル信号と同期
クロック信号との位相差が漸次修正される。こうして得
られる同期クロ
期クロック信号の位相修正を進み及び遅れ間で禁止する
ようにしている。従って、受信したディジタル信号のチ
ューティ比が悪い場合でも、受信ディジタル信号と同期
クロック信号との位相差が漸次修正される。こうして得
られる同期クロ
第１図は本発明によるビット同期回路の実施例の概略１
０ツク図を示すＨ第２図ｒｉ第１図に示した回路におけ
る位相制御回路の概略的な回路図を示す；第３図ｒｔ第
２図に示した回路の動作を説明するためのタイムチャー
トである；第４八及び４Ｂ図は、それぞれ従来技術及び
本発明のビット同期回路の状態遷移図を示す；絹５図は
第１図に示した回路における位相監視回路の概略的な回
路図を示す；第６図は第５図の回路の動作を説明するた
めのタイムチャートである；及びＭ７Ａ及び７Ｂ図は、
それぞれ従来技術及び本発明のビット同期回路による位
相修正動作を示すタイムチャートである。 代理人 弁理士 内 原 晋チ″′≠゛バー１６
−１ ″・・″
０ツク図を示すＨ第２図ｒｉ第１図に示した回路におけ
る位相制御回路の概略的な回路図を示す；第３図ｒｔ第
２図に示した回路の動作を説明するためのタイムチャー
トである；第４八及び４Ｂ図は、それぞれ従来技術及び
本発明のビット同期回路の状態遷移図を示す；絹５図は
第１図に示した回路における位相監視回路の概略的な回
路図を示す；第６図は第５図の回路の動作を説明するた
めのタイムチャートである；及びＭ７Ａ及び７Ｂ図は、
それぞれ従来技術及び本発明のビット同期回路による位
相修正動作を示すタイムチャートである。 代理人 弁理士 内 原 晋チ″′≠゛バー１６
−１ ″・・″
Claims (6)
- （１）受信ディジタル信号に同期した同期クロック信号
を再生するビット同期回路において、前記同期クロック
信号の前記ディジタル信号に対する位相の進み及び遅れ
を１ビット毎に検出し、位相差信号を出力する位相監視
回路と、及び前記位相差信号に応答して前記同期クロッ
ク信号の位相を前記ディジタル信号に同期するように１
ビット毎に修正する位相制御回路とを含み、前記位相制
御回路の位相修正は進み及び遅れ修正間の遷移を含まな
いことを特徴とするビット同期回路。 - （２）前記ディジタル信号の立上り及び立下りのいずれ
かを検出する変化点検出回路と、及び原振のクロック信
号を異なる３つの分周比で分周して３つの分周出力信号
を出力する可変分周回路とを更に含み、前記位相制御回
路は前記同期クロック信号１ビットの前半及び後半を表
わす第１及び第２の制御信号を出力し、前記位相監視回
路は前記第１及び第２の制御信号に応答して前記変化点
検出回路の出力が前記同期クロック信号の前半及び後半
のいずれか、あるいはいずれにもないかを判定し、この
判定に対応して前記位相差信号を出力し、前記位相制御
回路は前記位相差信号をラッチするとともに、この位相
差信号及び前ビットでラッチした位相差信号に基づいて
前記３つの分周出力信号のいずれかを選択し、この選択
した信号に基づいて前記同期クロック信号の位相を制御
することを特徴とする特許請求の範囲第１項記載のビッ
ト同期回路。 - （３）ディジタル信号に同期した同期クロック信号を再
生するビット同期回路において、前記ディジタル信号の
立上り及び立下りのいずれかの変化点を検出し変化点検
出信号を出力する手段と、原振のクロック信号をそれぞ
れ異なる分周比で分周した複数の分周出力を出力する分
周手段と、前記変化点検出信号と前記同期クロック信号
とに応答して前記同期クロック信号の前記ディジタル信
号に対する位相の進み及び遅れを表わす位相信号を出力
する位相監視手段と、及び前記位相信号に応答して前記
複数の分周信号のいずれかを選択し前記同期クロック信
号の位相を制御する位相制御手段とを含み、前記位相制
御手段による前記同期クロック信号の位相制御は進み及
び遅れ制御間の状態遷移を含まないことを特徴とするビ
ット同期回路。 - （４）ディジタル信号に同期した同期クロック信号を再
生する方法において、前記同期クロック信号の前記ディ
ジタル信号に対する位相状態を検出し位相信号を出力す
るステップと、及び前記位相信号に応答して前記ディジ
タル信号の位相に対し前記同期クロック信号の位相が連
続したビットで逆方向に修正されないように前記同期ク
ロック信号の位相を修正するステップとを含むことを特
徴とする同期方法。 - （５）前記ディジタル信号の変化点を検出するステップ
と、検出した変化点に応答して前記位相状態を検出し前
記位相信号を出力するステップと、原振クロックを異な
る複数の分周比で分周して複数の分周出力信号を出力す
るステップと、前記位相信号を１ビット毎にラッチする
ステップと、前ビットでラットした位相信号と次のビッ
トの位相信号とに応答して前記複数の分周出力信号のい
ずれかを選択するステップと、及び選択した分周出力信
号に応答して前記同期クロック信号の位相を修正するス
テップとを更に含むことを特徴とする特許請求の範囲第
４項記載のビット同期方法。 - （６）原振のクロック信号をうけて複数の分周信号を出
力する分周回路と、受信したディジタル信号と前記クロ
ック信号との位相を監視し、位相の進み、遅れを区別す
る位相信号を出力する位相監視回路と、該位相監視回路
から与えられた位相信号により前記複数の分周信号を選
択して、前記ディジタル信号に同期したクロック信号を
再生する位相制御回路とから構成され、該位相制御回路
には、前記選択された分周信号を一時記憶する記憶手段
と、該記憶手段の情報と前記位相信号とから前記複数の
分周信号を選択する分周選択手段とを含むことを特徴と
する受信ディジタル信号から同期クロック信号を再生す
るビット同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7402286 | 1986-03-31 | ||
| JP61-74022 | 1986-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6345934A true JPS6345934A (ja) | 1988-02-26 |
| JPH084262B2 JPH084262B2 (ja) | 1996-01-17 |
Family
ID=13535076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6618087A Expired - Fee Related JPH084262B2 (ja) | 1986-03-31 | 1987-03-20 | ビツト同期回路及び方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4829544A (ja) |
| EP (1) | EP0240299B1 (ja) |
| JP (1) | JPH084262B2 (ja) |
| KR (1) | KR910000624B1 (ja) |
| AU (1) | AU592276B2 (ja) |
| CA (1) | CA1278832C (ja) |
| DE (1) | DE3750096T2 (ja) |
| HK (1) | HK130494A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4821295A (en) * | 1987-11-30 | 1989-04-11 | Tandem Computers Incorporated | Two-stage synchronizer |
| US5682256A (en) * | 1988-11-11 | 1997-10-28 | British Telecommunications Public Limited Company | Communications system |
| JP3340558B2 (ja) * | 1994-06-14 | 2002-11-05 | 松下電器産業株式会社 | 信号検出装置およびそれを用いたクロック再生装置 |
| JP3173457B2 (ja) * | 1998-03-23 | 2001-06-04 | 日本電気株式会社 | データ通信装置 |
| US7459948B2 (en) * | 2005-06-30 | 2008-12-02 | Silicon Laboratories Inc. | Phase adjustment for a divider circuit |
| JP2012049863A (ja) * | 2010-08-27 | 2012-03-08 | Renesas Electronics Corp | 半導体装置 |
| US10630461B2 (en) * | 2018-09-18 | 2020-04-21 | Samsung Display Co., Ltd. | Efficient frequency detectors for clock and data recovery circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3544717A (en) * | 1967-10-18 | 1970-12-01 | Bell Telephone Labor Inc | Timing recovery circuit |
| JPS5941338B2 (ja) * | 1976-05-10 | 1984-10-06 | 日本電気株式会社 | クロツクパルス再生回路 |
| US4206414A (en) * | 1976-09-01 | 1980-06-03 | Racal Group Services Limited | Electrical synchronizing circuits |
| US4229824A (en) * | 1978-07-21 | 1980-10-21 | Cubic Corporation | Method and apparatus for synchronizing electrical signals |
| US4216544A (en) * | 1978-09-19 | 1980-08-05 | Northern Telecom Limited | Digital clock recovery circuit |
| FR2458181A1 (fr) * | 1979-06-01 | 1980-12-26 | Thomson Csf | Dispositif de synchronisation d'un signal d'horloge et systemes de transmission de donnees synchrones comportant un tel dispositif |
| US4400817A (en) * | 1980-12-30 | 1983-08-23 | Motorola, Inc. | Method and means of clock recovery in a received stream of digital data |
| GB8328951D0 (en) * | 1983-10-29 | 1983-11-30 | Plessey Co Plc | Frequency and phase synchronising arrangements |
| US4667333A (en) * | 1983-12-22 | 1987-05-19 | Motorola, Inc. | Automatic clock recovery circuit |
-
1987
- 1987-03-20 JP JP6618087A patent/JPH084262B2/ja not_active Expired - Fee Related
- 1987-03-30 KR KR1019870002912A patent/KR910000624B1/ko not_active Expired
- 1987-03-31 EP EP87302771A patent/EP0240299B1/en not_active Expired - Lifetime
- 1987-03-31 DE DE3750096T patent/DE3750096T2/de not_active Expired - Fee Related
- 1987-03-31 AU AU70800/87A patent/AU592276B2/en not_active Ceased
- 1987-03-31 US US07/032,853 patent/US4829544A/en not_active Expired - Lifetime
- 1987-03-31 CA CA000533416A patent/CA1278832C/en not_active Expired - Lifetime
-
1994
- 1994-11-24 HK HK130494A patent/HK130494A/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072345A (ja) * | 1983-09-28 | 1985-04-24 | Hitachi Ltd | デイジタル信号位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3750096T2 (de) | 1995-01-12 |
| AU592276B2 (en) | 1990-01-04 |
| CA1278832C (en) | 1991-01-08 |
| DE3750096D1 (de) | 1994-07-28 |
| HK130494A (en) | 1994-12-02 |
| US4829544A (en) | 1989-05-09 |
| KR910000624B1 (ko) | 1991-01-28 |
| JPH084262B2 (ja) | 1996-01-17 |
| EP0240299A3 (en) | 1989-11-23 |
| EP0240299B1 (en) | 1994-06-22 |
| EP0240299A2 (en) | 1987-10-07 |
| KR870009556A (ko) | 1987-10-27 |
| AU7080087A (en) | 1987-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1441443B1 (en) | Digital phase locked loop circuitry and methods | |
| US4584695A (en) | Digital PLL decoder | |
| JPH0227834A (ja) | 位相整合回路 | |
| JPS6147021B2 (ja) | ||
| IE45458B1 (en) | Miller-encoded message decoder | |
| JPH088732A (ja) | エッジ・デテクタ | |
| US5056114A (en) | Method and apparatus for decoding Manchester encoded data | |
| JP2704103B2 (ja) | 位相比較回路 | |
| US6868134B2 (en) | Method and apparatus for recovering a clock signal from an asynchronous data signal | |
| US5892797A (en) | System and method for recovering data encoded using manchester code and other bi-phase level codes | |
| US6298104B1 (en) | Clock recovery circuit | |
| JPH084262B2 (ja) | ビツト同期回路及び方法 | |
| JPH11252187A (ja) | 二相変調ビットストリームのデコーディング及び非整数比を有する相対的自己同期周波数分割器 | |
| JP2891814B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2919153B2 (ja) | ディジタルｐｌｌ回路 | |
| JP2567902B2 (ja) | 位相補正回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JP3041935B2 (ja) | 位相制御回路 | |
| JP2655634B2 (ja) | ディジタルｐｌｌ回路 | |
| JPS6040747B2 (ja) | ビツト同期回路 | |
| JP2805606B2 (ja) | ディジタル信号再生装置 | |
| JPS61265934A (ja) | ビツト同期回路 | |
| JPH0331025B2 (ja) | ||
| JPS63164546A (ja) | 位相制御回路 | |
| JPH0270124A (ja) | Ｐｌｌ切替え回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |