JPS6072345A - デイジタル信号位相同期回路 - Google Patents
デイジタル信号位相同期回路Info
- Publication number
- JPS6072345A JPS6072345A JP58178283A JP17828383A JPS6072345A JP S6072345 A JPS6072345 A JP S6072345A JP 58178283 A JP58178283 A JP 58178283A JP 17828383 A JP17828383 A JP 17828383A JP S6072345 A JPS6072345 A JP S6072345A
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- JP
- Japan
- Prior art keywords
- phase
- output
- clock
- signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル信号の位相同期方式に従来の、発
振器周波数分周式のディジタル信号の位相同期方式では
、入力信号と出力クロック信号の２信号を位相比較器に
入力し、その位相比較器出力として位相遅れ、位相進み
の２状態が得られるようにしている。従って、位相比較
器９次段にループフィルターを設け、位相遅れ、４たは
位相進みの出力信号数をカウントし□ その１２状態の偏位の方向により位相を進ませるか、鼻
らせるかの制御を行ない、位相同期を図るもめであ□っ
た。
振器周波数分周式のディジタル信号の位相同期方式では
、入力信号と出力クロック信号の２信号を位相比較器に
入力し、その位相比較器出力として位相遅れ、位相進み
の２状態が得られるようにしている。従って、位相比較
器９次段にループフィルターを設け、位相遅れ、４たは
位相進みの出力信号数をカウントし□ その１２状態の偏位の方向により位相を進ませるか、鼻
らせるかの制御を行ない、位相同期を図るもめであ□っ
た。
ところが、この方式であると、出力クロツク位−入力信
号位相に同期しているにもかかわ −らずミ入力信号の
ジッタが小さい場合には位相比較器は位相遅れ（または
位相進み）信号を連続して出力するために、ループフィ
ルター出力としては出力クロックを入力信号位相の方向
に位相補正させる信号を発生する。すると、出力クロッ
クの位相は、入力信号位相を追い越して今度は逆に位相
進み（！！たけ位相遅れ）信号のみを出力するため、出
力位相は再び入力信号位相の反対側に戻ることになる。
号位相に同期しているにもかかわ −らずミ入力信号の
ジッタが小さい場合には位相比較器は位相遅れ（または
位相進み）信号を連続して出力するために、ループフィ
ルター出力としては出力クロックを入力信号位相の方向
に位相補正させる信号を発生する。すると、出力クロッ
クの位相は、入力信号位相を追い越して今度は逆に位相
進み（！！たけ位相遅れ）信号のみを出力するため、出
力位相は再び入力信号位相の反対側に戻ることになる。
これを繰り返すため、出力クロックは１回の位相補正量
Δ（発振器周波数の１周期幅をΔとする）の振幅で入力
信号の位相の前後を常に振動し続ける。さらに、入力信
号周波数とクロック抽出回路内の発振周波数との周波数
ずれが存在するため、ずれの方向にΔ幅で振動しながら
移動するので、出カシツタとしては±Δ（幅２Δ）と大
きくなる欠点があった。
Δ（発振器周波数の１周期幅をΔとする）の振幅で入力
信号の位相の前後を常に振動し続ける。さらに、入力信
号周波数とクロック抽出回路内の発振周波数との周波数
ずれが存在するため、ずれの方向にΔ幅で振動しながら
移動するので、出カシツタとしては±Δ（幅２Δ）と大
きくなる欠点があった。
本発明は前述の従来技術の欠点に鑑みなされたものであ
って、周波数ずれかない場合の出カシツタをほぼ０とし
、周波数ずれがある場合でも出カシツタの幅を半減させ
ることのできる位相同期方式を提供することを目的とす
る。
って、周波数ずれかない場合の出カシツタをほぼ０とし
、周波数ずれがある場合でも出カシツタの幅を半減させ
ることのできる位相同期方式を提供することを目的とす
る。
本発明は、出力クロック信号と、これを位相補正の幅だ
け遅延させたクロック信号の２クロック信号を、入力信
−号と共に位相比較器に入力し、入力信号との位相比較
をして、前記２つのクロック信号の位相の間に入力信号
位相がある場合には同期状態とし、そのときには位相補
正のだめの位相比較出力カウントはしないことにより上
記目的を達成したものである。
け遅延させたクロック信号の２クロック信号を、入力信
−号と共に位相比較器に入力し、入力信号との位相比較
をして、前記２つのクロック信号の位相の間に入力信号
位相がある場合には同期状態とし、そのときには位相補
正のだめの位相比較出力カウントはしないことにより上
記目的を達成したものである。
以下、添付図に従って本発明の一実施例−を詳述する。
図中、１は位相比較器で、入力信号（ＩＮ）と、クロッ
ク信号Ｐと、シフトレジスタ４の出力信号Ｑが入力しで
ある。２はアップ／ダウンカウンタで、位相比較器１の
出力をカウントする。６は、アップ／ダウンカウンタ２
の出力を得、発振器５よりの出カッ（ルスを入力とする
分周比可変の周波数分周器である。４はシフトレジスタ
で、発振器５よりの出力パルスと周波数分周器６の出力
信号を入力とし、位相をΔだけ遅延させたクロックＱを
出力するものである。
ク信号Ｐと、シフトレジスタ４の出力信号Ｑが入力しで
ある。２はアップ／ダウンカウンタで、位相比較器１の
出力をカウントする。６は、アップ／ダウンカウンタ２
の出力を得、発振器５よりの出カッ（ルスを入力とする
分周比可変の周波数分周器である。４はシフトレジスタ
で、発振器５よりの出力パルスと周波数分周器６の出力
信号を入力とし、位相をΔだけ遅延させたクロックＱを
出力するものである。
同回路構成によると、発振器５より出力される周波数を
分周器６によりＮ分周し、入力信号周波数とＱｌぼ等し
い周波数を出力クロックＰとする。その出力クロックＰ
が入力されるシフトレジスタ４は、出力クロックＰを発
振器５よりの１パルス分だけシフトし、位相をΔだけ遅
延させたクロックＱを出力（発振周波数の１パルス周期
の長さをΔとする）する。この出力クロックＰと遅延し
たクロックＱの２つを位相比較器１に入力し、入力（４
号ＩＮとの間で位相を比較する。そして、その比較結宋
、遅延クロックＱの位相が入力信号ｉＮの位相より進ん
でいる場合は進み状態である旨の出力が、入力信号ＩＮ
の位相が出力クロック１〕の位相と遅延クロックＱの位
相の間にあるとへは同期状態である旨の出力が、１だ、
出力クロックＰの位相が入力信号ＩＮの位相より遅れて
いるときは遅れ状態である旨の出力がアップ／ダウンカ
ウンタ２に送られる。そこで、アップ／ダウンカウンタ
２は進み、遅れ状態の信号数のみカウントし、カウント
数が予め設定した値に達すると位相補正を行なう。位相
補正は、進み状態であれば分局比をＮ＋１として出力位
相をΔだけ遅らせ、また、遅れ状態であれば分周比をＮ
−１として出力位相をΔだけ進めるように制御する。し
たがって、入出力位相差がクロックパルスの１ノくルス
内であれば同期状態として処理し、位相進み、遅れのカ
ウントを行なわず、位相補正信号は出力しないようにし
であるので、周波数ずれのないときの出力クロックのジ
ッタをほぼ０とすることができる。
分周器６によりＮ分周し、入力信号周波数とＱｌぼ等し
い周波数を出力クロックＰとする。その出力クロックＰ
が入力されるシフトレジスタ４は、出力クロックＰを発
振器５よりの１パルス分だけシフトし、位相をΔだけ遅
延させたクロックＱを出力（発振周波数の１パルス周期
の長さをΔとする）する。この出力クロックＰと遅延し
たクロックＱの２つを位相比較器１に入力し、入力（４
号ＩＮとの間で位相を比較する。そして、その比較結宋
、遅延クロックＱの位相が入力信号ｉＮの位相より進ん
でいる場合は進み状態である旨の出力が、入力信号ＩＮ
の位相が出力クロック１〕の位相と遅延クロックＱの位
相の間にあるとへは同期状態である旨の出力が、１だ、
出力クロックＰの位相が入力信号ＩＮの位相より遅れて
いるときは遅れ状態である旨の出力がアップ／ダウンカ
ウンタ２に送られる。そこで、アップ／ダウンカウンタ
２は進み、遅れ状態の信号数のみカウントし、カウント
数が予め設定した値に達すると位相補正を行なう。位相
補正は、進み状態であれば分局比をＮ＋１として出力位
相をΔだけ遅らせ、また、遅れ状態であれば分周比をＮ
−１として出力位相をΔだけ進めるように制御する。し
たがって、入出力位相差がクロックパルスの１ノくルス
内であれば同期状態として処理し、位相進み、遅れのカ
ウントを行なわず、位相補正信号は出力しないようにし
であるので、周波数ずれのないときの出力クロックのジ
ッタをほぼ０とすることができる。
上述の実施例からも明らかなように本発明によれば、出
力クロック信号と、そのクロック信号を位相補正の幅（
発振器の周波数１周期分の幅）だけ遅延させたクロック
信号の２クロツク信号を入力信号と共に位相比較器に人
力し、入力信号との位相比較をし２て前記２つのクロッ
ク信号の位相の間に入力信号の位相があるか否かを識別
し、あるときを同期状態として位相補正信号は出力しな
いようにしたものであるから、周波数ずれかないときの
出力クロックのジッタをほぼ０とすることができ、壕だ
周波数ずれがある場合でも、出力クロックのジッタを従
来の半分にすることができ、出カシツタ幅を減少させる
効果がある。
力クロック信号と、そのクロック信号を位相補正の幅（
発振器の周波数１周期分の幅）だけ遅延させたクロック
信号の２クロツク信号を入力信号と共に位相比較器に人
力し、入力信号との位相比較をし２て前記２つのクロッ
ク信号の位相の間に入力信号の位相があるか否かを識別
し、あるときを同期状態として位相補正信号は出力しな
いようにしたものであるから、周波数ずれかないときの
出力クロックのジッタをほぼ０とすることができ、壕だ
周波数ずれがある場合でも、出力クロックのジッタを従
来の半分にすることができ、出カシツタ幅を減少させる
効果がある。
添付図は本発明の一実施例を説明するための回路ブロッ
ク図である。 １・・・位相比較器 ２・・・アップ／ダウンカウンタ
３・・・周波数分周器 ４・・・シフトレジスタ５・
・・発振器
ク図である。 １・・・位相比較器 ２・・・アップ／ダウンカウンタ
３・・・周波数分周器 ４・・・シフトレジスタ５・
・・発振器
Claims (1)
- 廃振器よりの発振出力周波数を分局器により分周し、入
力信号周波数とｔ１ホ等しい周波数を出力クロック信号
とするディジタルクロック抽出回路におけるディジタル
信号位相同動方式において、前記出力クロック信号と、
該出力クロック信号を位相補正幅だけ遅延させた遅延ク
ロック信号の２つのクロック信号を入力信号と共に位相
比較器に入力し、前記２つのクロック信号と入力信号と
の位相を比較して２つのクロック信号の位相の間に入力
信号位相がある場合に同期状態とし、出力クロック信号
が入力信号の位相より進んでいる場合は進み状態である
旨の出力パルスを、出力クロック信号が人力信号の位相
より遅れている場合は遅れ状態である旨の出力パルスを
アップ／ダウンカウントし、該カウント数が予め設定し
た値に達したとζろで前記分局器により出力位相の補正
をすることを特徴とするディジタル信号位相同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178283A JPS6072345A (ja) | 1983-09-28 | 1983-09-28 | デイジタル信号位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178283A JPS6072345A (ja) | 1983-09-28 | 1983-09-28 | デイジタル信号位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072345A true JPS6072345A (ja) | 1985-04-24 |
| JPH0342737B2 JPH0342737B2 (ja) | 1991-06-28 |
Family
ID=16045756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178283A Granted JPS6072345A (ja) | 1983-09-28 | 1983-09-28 | デイジタル信号位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072345A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269531A (ja) * | 1986-05-19 | 1987-11-24 | Hitachi Ltd | 同期信号抽出回路 |
| JPS6345934A (ja) * | 1986-03-31 | 1988-02-26 | Nec Corp | ビツト同期回路及び方法 |
| JPS63229934A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | タイミングｐｌｌ方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116755U (ja) * | 1980-02-05 | 1981-09-07 |
-
1983
- 1983-09-28 JP JP58178283A patent/JPS6072345A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56116755U (ja) * | 1980-02-05 | 1981-09-07 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345934A (ja) * | 1986-03-31 | 1988-02-26 | Nec Corp | ビツト同期回路及び方法 |
| JPS62269531A (ja) * | 1986-05-19 | 1987-11-24 | Hitachi Ltd | 同期信号抽出回路 |
| JPS63229934A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | タイミングｐｌｌ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342737B2 (ja) | 1991-06-28 |
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