JPH0844560A - メモリ制御回路とその回路を内蔵した集積回路素子 - Google Patents
メモリ制御回路とその回路を内蔵した集積回路素子Info
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- JPH0844560A JPH0844560A JP17816594A JP17816594A JPH0844560A JP H0844560 A JPH0844560 A JP H0844560A JP 17816594 A JP17816594 A JP 17816594A JP 17816594 A JP17816594 A JP 17816594A JP H0844560 A JPH0844560 A JP H0844560A
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Abstract
(57)【要約】 （修正有）
【目的】 メモリ読み出しの高速化を図る。
【構成】 ４ブロックに区分されたメモリ、読み出しア
ドレスが４Ｎ＋２、４Ｎ＋３のときに限り、ブロック
０、１に４Ｎ＋４を与えるアドレス変換手段、各ブロッ
クから読み出されたデータをラッチする回路、ラッチ回
路にラッチされたデータのうち、必要なデータを選択し
てデータバスに出力する選択出力回路とを有する。１回
のラッチ動作のたびに、常時３個以上のブロックのメモ
リを読み出し可能な状態におく。２Ｍ個のブロックに区
分された場合も、同様の回路構成とする。
ドレスが４Ｎ＋２、４Ｎ＋３のときに限り、ブロック
０、１に４Ｎ＋４を与えるアドレス変換手段、各ブロッ
クから読み出されたデータをラッチする回路、ラッチ回
路にラッチされたデータのうち、必要なデータを選択し
てデータバスに出力する選択出力回路とを有する。１回
のラッチ動作のたびに、常時３個以上のブロックのメモ
リを読み出し可能な状態におく。２Ｍ個のブロックに区
分された場合も、同様の回路構成とする。
Description
【０００１】
【産業上の利用分野】この発明はメモリを制御する回
路、特に命令処理部が必要とする命令がデータとして読
み出されるメモリを制御する回路に関するものである。
路、特に命令処理部が必要とする命令がデータとして読
み出されるメモリを制御する回路に関するものである。
【０００２】
【従来の技術】近年、１つの半導体チップに命令処理機
能とＲＯＭやＲＡＭ等のメモリを集積した集積回路、い
わゆるワンチップ・マイクロコンピュータの用途が拡大
している。これは主に、半導体技術の進歩によって高性
能の集積回路素子が供給され、新たな需要が喚起される
ようになったこと、および高性能民生機器の普及に従
い、小型で高速、かつ廉価な制御素子が求められる傾向
が強まったためである。特に最近では、こうした集積回
路素子が、ゲーム機器のコントローラ、ＭＰＥＧコント
ローラ、ビデオカメラのモータ制御コントローラとして
使用され、さらに高速動作する集積回路素子に対する要
望が高まっている。また例えば携帯電話など携帯機器の
用途では、電池動作時間改善のために機器の電圧を低く
抑えるため、低電圧でも従来同等以上に高速な集積回路
素子が求められている。
能とＲＯＭやＲＡＭ等のメモリを集積した集積回路、い
わゆるワンチップ・マイクロコンピュータの用途が拡大
している。これは主に、半導体技術の進歩によって高性
能の集積回路素子が供給され、新たな需要が喚起される
ようになったこと、および高性能民生機器の普及に従
い、小型で高速、かつ廉価な制御素子が求められる傾向
が強まったためである。特に最近では、こうした集積回
路素子が、ゲーム機器のコントローラ、ＭＰＥＧコント
ローラ、ビデオカメラのモータ制御コントローラとして
使用され、さらに高速動作する集積回路素子に対する要
望が高まっている。また例えば携帯電話など携帯機器の
用途では、電池動作時間改善のために機器の電圧を低く
抑えるため、低電圧でも従来同等以上に高速な集積回路
素子が求められている。
【０００３】こうした集積回路素子は、主に命令処理を
行う命令処理部と、処理内容を命令として格納するＲＯ
Ｍ、およびデータを格納するＲＡＭ等から構成される。
集積回路素子の高速化のポイントは、命令処理部の実行
速度、すなわちクロック周波数の向上と命令実行アルゴ
リズムの改善、およびメモリの読み出し時間の短縮等に
ある。
行う命令処理部と、処理内容を命令として格納するＲＯ
Ｍ、およびデータを格納するＲＡＭ等から構成される。
集積回路素子の高速化のポイントは、命令処理部の実行
速度、すなわちクロック周波数の向上と命令実行アルゴ
リズムの改善、およびメモリの読み出し時間の短縮等に
ある。
【０００４】従来、主にクロック周波数の向上のため
に、プロセス微細化による浮遊容量の最小化、配線長の
最短化がなされ、また処理のパイプライン化によって大
幅な高速化が実現した。しかし、メモリの読み出しに対
する取り組みは未だに不十分である。
に、プロセス微細化による浮遊容量の最小化、配線長の
最短化がなされ、また処理のパイプライン化によって大
幅な高速化が実現した。しかし、メモリの読み出しに対
する取り組みは未だに不十分である。
【０００５】
【発明が解決しようとする課題】ワンチップ・マイクロ
コンピュータのような集積回路素子においては、メモリ
の読み出しがバイト単位で行われている。このため、命
令処理部の高速化に伴い、メモリ読み出し時間による足
かせが次第に顕著となってきた。
コンピュータのような集積回路素子においては、メモリ
の読み出しがバイト単位で行われている。このため、命
令処理部の高速化に伴い、メモリ読み出し時間による足
かせが次第に顕著となってきた。
【０００６】メモリ読み出しの高速化は、メモリを構成
するトランジスタサイズを大型化すれば実現可能である
が、これは必然的にチップサイズの大型化を招く。ワン
チップ・マイクロコンピュータのような集積回路素子は
民生機器に搭載される場合が多く、廉価かつ小型である
ことが第一条件とされるため、チップサイズの大型化は
製品として採るべき手段ではない。同様の理由から、ハ
イエンドのパーソナルコンピュータで使用される高速の
汎用ＣＰＵのように、キャッシュメモリを内蔵する方法
も採用しがたい。一方、メモリをバンク分けしてインタ
リーブする方法も考えられるが、この場合は制御回路が
大規模化し、また実行すべきアドレスが分岐したときの
回復時間（オーバーヘッド）が大きい。ある種のワンチ
ップ・マイクロコンピュータでは、命令をメモリ上で一
定バイト間隔に配置する、いわゆるアラインメントと呼
ばれる手法によって、命令の読み込み、解読、実行の高
速化を図るものもあるが、この場合は命令どうしの間に
無駄な隙間が生じ、メモリの使用効率が悪化する。
するトランジスタサイズを大型化すれば実現可能である
が、これは必然的にチップサイズの大型化を招く。ワン
チップ・マイクロコンピュータのような集積回路素子は
民生機器に搭載される場合が多く、廉価かつ小型である
ことが第一条件とされるため、チップサイズの大型化は
製品として採るべき手段ではない。同様の理由から、ハ
イエンドのパーソナルコンピュータで使用される高速の
汎用ＣＰＵのように、キャッシュメモリを内蔵する方法
も採用しがたい。一方、メモリをバンク分けしてインタ
リーブする方法も考えられるが、この場合は制御回路が
大規模化し、また実行すべきアドレスが分岐したときの
回復時間（オーバーヘッド）が大きい。ある種のワンチ
ップ・マイクロコンピュータでは、命令をメモリ上で一
定バイト間隔に配置する、いわゆるアラインメントと呼
ばれる手法によって、命令の読み込み、解読、実行の高
速化を図るものもあるが、この場合は命令どうしの間に
無駄な隙間が生じ、メモリの使用効率が悪化する。
【０００７】この発明は以上の課題を解決するためにな
されたもので、優れた価格対性能比を実現しつつ、メモ
リの読み出しを高速化する制御回路、特に上記したよう
に、ワンチップ・マイクロコンピュータ等の集積回路素
子に内蔵されることによって大きな効果を発揮するメモ
リ制御回路を提供することを目的とする。
されたもので、優れた価格対性能比を実現しつつ、メモ
リの読み出しを高速化する制御回路、特に上記したよう
に、ワンチップ・マイクロコンピュータ等の集積回路素
子に内蔵されることによって大きな効果を発揮するメモ
リ制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明のメモリ制御回路は、自然数Ｍおよび非負整数
Ｎに対して、２M 個の領域であるブロックｉ（ｉ＝０，
１，・・，２M −１）に区分され、ブロックｉがアドレ
ス２M ×Ｎ＋ｉに当たるアドレスのデータを格納するメ
モリと、命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） のときはアドレス２M ×Ｎをすべてのブロックに与え、
かつ、命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） のときは、ブロックｊ（ｊ＝２M-1 ，２M-1 ＋１，・
・，２M −１）に対してはアドレス２M ×Ｎを与え、ブ
ロックｊ（ｊ＝０，１，・・，２M-1 −１）に対しては
アドレス２M ×（Ｎ＋１）を与えるアドレス変換手段
と、メモリの各ブロックと一対一に設けられ、命令処理
部によって各ブロックから読み出されたデータをラッチ
するラッチ回路と、命令処理部が出力するアドレスおよ
び転送要求のタイミングに従い、ラッチ回路にラッチさ
れたデータのうち、命令処理部が必要とするブロックの
データを選択してデータバスに出力する選択出力回路と
を有し、前記の各ラッチ回路によるラッチは全ブロック
に渡って同時に行われるものである。
に本発明のメモリ制御回路は、自然数Ｍおよび非負整数
Ｎに対して、２M 個の領域であるブロックｉ（ｉ＝０，
１，・・，２M −１）に区分され、ブロックｉがアドレ
ス２M ×Ｎ＋ｉに当たるアドレスのデータを格納するメ
モリと、命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） のときはアドレス２M ×Ｎをすべてのブロックに与え、
かつ、命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） のときは、ブロックｊ（ｊ＝２M-1 ，２M-1 ＋１，・
・，２M −１）に対してはアドレス２M ×Ｎを与え、ブ
ロックｊ（ｊ＝０，１，・・，２M-1 −１）に対しては
アドレス２M ×（Ｎ＋１）を与えるアドレス変換手段
と、メモリの各ブロックと一対一に設けられ、命令処理
部によって各ブロックから読み出されたデータをラッチ
するラッチ回路と、命令処理部が出力するアドレスおよ
び転送要求のタイミングに従い、ラッチ回路にラッチさ
れたデータのうち、命令処理部が必要とするブロックの
データを選択してデータバスに出力する選択出力回路と
を有し、前記の各ラッチ回路によるラッチは全ブロック
に渡って同時に行われるものである。
【０００９】また本発明の集積回路素子は、前記のメモ
リ制御回路を内蔵するものである。
リ制御回路を内蔵するものである。
【００１０】
【作用】上記構成による本発明のメモリ制御回路によれ
ば、メモリが２M 個の領域であるブロックｉ（ｉ＝０，
１，・・，２M −１）に区分され、ブロックｉがアドレ
ス２M ×Ｎ＋ｉに当たるアドレスのデータを格納してい
る。このメモリに対して命令処理部が読み出しをする
際、そのアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） であれば、アドレス変換手段がアドレス２M ×Ｎをすべ
てのブロックに与えるため、ブロックｊはアドレス２M
×Ｎ＋ｊに対応するデータを出力する。このデータはラ
ッチ回路によって同時にラッチされ、選択出力回路がア
ドレスおよび転送要求タイミングに従い、ラッチされた
データのうち命令処理部が必要とするデータをデータバ
スに出力する。
ば、メモリが２M 個の領域であるブロックｉ（ｉ＝０，
１，・・，２M −１）に区分され、ブロックｉがアドレ
ス２M ×Ｎ＋ｉに当たるアドレスのデータを格納してい
る。このメモリに対して命令処理部が読み出しをする
際、そのアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） であれば、アドレス変換手段がアドレス２M ×Ｎをすべ
てのブロックに与えるため、ブロックｊはアドレス２M
×Ｎ＋ｊに対応するデータを出力する。このデータはラ
ッチ回路によって同時にラッチされ、選択出力回路がア
ドレスおよび転送要求タイミングに従い、ラッチされた
データのうち命令処理部が必要とするデータをデータバ
スに出力する。
【００１１】この転送に際して、アドレスが前記のごと
く、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） であったため、命令処理部はそのアドレスを先頭とし
て、ラッチ回路にラッチされたデータから、 ２M ×Ｎ＋ｊ〜２M ×Ｎ＋２M −１ のアドレスに当たるデータを連続的に読み出すことがで
きる。この連続するアドレスの個数は、ｊが最大値２
M-1 −１をとるときに最小値２M-1 ＋１となるため、命
令処理部は１回のラッチにつき、最低でも２M-1 ＋１個
の連続したアドレスを含む２M 個のブロックのメモリを
読み出すことができる。
く、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） であったため、命令処理部はそのアドレスを先頭とし
て、ラッチ回路にラッチされたデータから、 ２M ×Ｎ＋ｊ〜２M ×Ｎ＋２M −１ のアドレスに当たるデータを連続的に読み出すことがで
きる。この連続するアドレスの個数は、ｊが最大値２
M-1 −１をとるときに最小値２M-1 ＋１となるため、命
令処理部は１回のラッチにつき、最低でも２M-1 ＋１個
の連続したアドレスを含む２M 個のブロックのメモリを
読み出すことができる。
【００１２】一方、アドレスが、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） の場合は、アドレス変換手段が、ブロックｊ（ｊ＝２
M-1 ，２M-1 ＋１，・・，２M −１）に対してはアドレ
ス２M ×Ｎを与え、ブロックｊ（ｊ＝０，１，・・，２
M-1 −１）に対してはアドレス２M ×（Ｎ＋１）を与え
るため、 ブロック０は アドレス２M ×（Ｎ＋１） ブロック１は アドレス２M ×（Ｎ＋１）＋１ ・ ・ ブロック２M-1 −１は アドレス２M ×（Ｎ＋１）＋２M-1 −１ ブロック２M-1 は アドレス２M ×Ｎ＋２M-1 ブロック２M-1 ＋１ は アドレス２M ×Ｎ＋２M-1 ＋１ ・ ・ ブロック２M −１ は アドレス２M ×Ｎ＋２M −１ に対応するデータを出力する。ここで、アドレスが前記
のごとく、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） であったため、命令処理部はそのアドレスを先頭とし
て、ラッチ回路にラッチされたデータから、 ２M ×Ｎ＋ｊ〜２M ×（Ｎ＋１）＋２M-1 −１ のアドレスに当たるデータを連続的に読み出すことがで
きる。この連続するアドレスの個数は、ｊが最大値２M
−１をとるときに最小値２M-1 ＋１となるため、命令処
理部は１回のラッチにつき、最低でも２M-1 ＋１個の連
続したアドレスを含む２M 個のブロックのメモリを読み
出すことができる。
１） の場合は、アドレス変換手段が、ブロックｊ（ｊ＝２
M-1 ，２M-1 ＋１，・・，２M −１）に対してはアドレ
ス２M ×Ｎを与え、ブロックｊ（ｊ＝０，１，・・，２
M-1 −１）に対してはアドレス２M ×（Ｎ＋１）を与え
るため、 ブロック０は アドレス２M ×（Ｎ＋１） ブロック１は アドレス２M ×（Ｎ＋１）＋１ ・ ・ ブロック２M-1 −１は アドレス２M ×（Ｎ＋１）＋２M-1 −１ ブロック２M-1 は アドレス２M ×Ｎ＋２M-1 ブロック２M-1 ＋１ は アドレス２M ×Ｎ＋２M-1 ＋１ ・ ・ ブロック２M −１ は アドレス２M ×Ｎ＋２M −１ に対応するデータを出力する。ここで、アドレスが前記
のごとく、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） であったため、命令処理部はそのアドレスを先頭とし
て、ラッチ回路にラッチされたデータから、 ２M ×Ｎ＋ｊ〜２M ×（Ｎ＋１）＋２M-1 −１ のアドレスに当たるデータを連続的に読み出すことがで
きる。この連続するアドレスの個数は、ｊが最大値２M
−１をとるときに最小値２M-1 ＋１となるため、命令処
理部は１回のラッチにつき、最低でも２M-1 ＋１個の連
続したアドレスを含む２M 個のブロックのメモリを読み
出すことができる。
【００１３】また上記構成の本発明の集積回路素子によ
れば、命令処理部による自己のメモリの読み出しに前記
のメモリ制御回路を使用する。
れば、命令処理部による自己のメモリの読み出しに前記
のメモリ制御回路を使用する。
【００１４】
実施例１．ここで本発明の好適な実施例を説明する。本
実施例に係るメモリ制御回路はワンチップ・マイクロコ
ンピュータに内蔵されているものとする。ここで、この
ワンチップ・マイクロコンピュータの命令処理部は以下
の特徴を有するものとし、本実施例はその特徴に最適化
されるものである。そのため、非常に小規模な回路構成
でありながら、メモリ読み出し速度を大幅に改善するこ
とが可能となる。
実施例に係るメモリ制御回路はワンチップ・マイクロコ
ンピュータに内蔵されているものとする。ここで、この
ワンチップ・マイクロコンピュータの命令処理部は以下
の特徴を有するものとし、本実施例はその特徴に最適化
されるものである。そのため、非常に小規模な回路構成
でありながら、メモリ読み出し速度を大幅に改善するこ
とが可能となる。
【００１５】［特徴１］命令処理部は最大で３バイトの
読み出し、およびそれに伴うメモリ・命令処理部間のデ
ータ転送をひとつの単位として処理を行う。この処理単
位をサイクルと呼ぶ。命令バイト長が３以下の場合は１
回のサイクルで命令の読み出しが完了し、命令バイト長
が３を越える場合は複数のサイクルによって命令の読み
出しが完了する。各サイクルにおいては、そのサイクル
に含まれる命令バイト数と同じ回数のデータ転送が発生
する。これは、本実施例において、命令処理部とメモリ
を接続するデータバスが従来例同様１バイト幅であると
仮定するためである。例えば、あるサイクルで読み出さ
れる命令が２バイトであれば、１バイト×２回のデータ
転送が行われる。なお、命令処理部はサイクル単位でア
ドレスを発行するが、そのアドレスはそれぞれ次のサイ
クルで使用するデータの先頭アドレスである。
読み出し、およびそれに伴うメモリ・命令処理部間のデ
ータ転送をひとつの単位として処理を行う。この処理単
位をサイクルと呼ぶ。命令バイト長が３以下の場合は１
回のサイクルで命令の読み出しが完了し、命令バイト長
が３を越える場合は複数のサイクルによって命令の読み
出しが完了する。各サイクルにおいては、そのサイクル
に含まれる命令バイト数と同じ回数のデータ転送が発生
する。これは、本実施例において、命令処理部とメモリ
を接続するデータバスが従来例同様１バイト幅であると
仮定するためである。例えば、あるサイクルで読み出さ
れる命令が２バイトであれば、１バイト×２回のデータ
転送が行われる。なお、命令処理部はサイクル単位でア
ドレスを発行するが、そのアドレスはそれぞれ次のサイ
クルで使用するデータの先頭アドレスである。
【００１６】［特徴２］上記のサイクルを実行するため
に、命令処理部はＲＤ０〜２という信号を有する。ＲＤ
０は各サイクルにおいて最初のバイトの読み出しを要求
する意味を持つ。従ってＲＤ０は、サイクル開始に先行
するアドレス発行からメモリの読み出し時間を経過した
後に発生される。このタイミング調整は任意の従来技術
によってなされるものとする。同様に、ＲＤ１は２番目
のバイト、ＲＤ２は３番目のバイトの読み出し要求信号
である。従って、あるサイクルが２バイト命令であれ
ば、そのサイクルではＲＤ０とＲＤ１がこの順で発生
し、ＲＤ２は発生しない。一方、４バイト命令に対して
は、数通りの動作が有り得る。つまり、１回目のサイク
ルでＲＤ０、ＲＤ１、ＲＤ２が発生し、２回目のサイク
ルでＲＤ０のみが発生する場合、１回目のサイクルでＲ
Ｄ０、ＲＤ１、２回目のサイクルでＲＤ０、ＲＤ１が発
生する場合等である。これら発生のしかたは命令処理部
の内部状態に依存するものの、本発明のメモリ制御回路
の動作の本質に影響を与えるものではない。
に、命令処理部はＲＤ０〜２という信号を有する。ＲＤ
０は各サイクルにおいて最初のバイトの読み出しを要求
する意味を持つ。従ってＲＤ０は、サイクル開始に先行
するアドレス発行からメモリの読み出し時間を経過した
後に発生される。このタイミング調整は任意の従来技術
によってなされるものとする。同様に、ＲＤ１は２番目
のバイト、ＲＤ２は３番目のバイトの読み出し要求信号
である。従って、あるサイクルが２バイト命令であれ
ば、そのサイクルではＲＤ０とＲＤ１がこの順で発生
し、ＲＤ２は発生しない。一方、４バイト命令に対して
は、数通りの動作が有り得る。つまり、１回目のサイク
ルでＲＤ０、ＲＤ１、ＲＤ２が発生し、２回目のサイク
ルでＲＤ０のみが発生する場合、１回目のサイクルでＲ
Ｄ０、ＲＤ１、２回目のサイクルでＲＤ０、ＲＤ１が発
生する場合等である。これら発生のしかたは命令処理部
の内部状態に依存するものの、本発明のメモリ制御回路
の動作の本質に影響を与えるものではない。
【００１７】以上の前提条件のもと、本実施例では、命
令格納メモリであるＲＯＭを４つのブロックに分ける構
成としている。これは後に説明するように、１サイクル
が最大３バイトの転送から構成される命令処理部に対し
て、必要かつ十分な構成だからである。
令格納メモリであるＲＯＭを４つのブロックに分ける構
成としている。これは後に説明するように、１サイクル
が最大３バイトの転送から構成される命令処理部に対し
て、必要かつ十分な構成だからである。
【００１８】図１は実施例１に係るメモリ制御回路の全
体構成図である。本実施例のメモリ制御回路はワンチッ
プ・マイクロコンピュータに内蔵され、図示しない命令
処理部とはデータバス１、アドレスバス３によって接続
されている。アドレスバス３はＡ０〜Ａｎによって構成
される。命令を格納するＲＯＭは４つのブロック、ＲＯ
Ｍ１００〜１０３に分割され、各ブロックは以下のアド
レスに対応するデータを格納している。Ｎは非負整数と
する。
体構成図である。本実施例のメモリ制御回路はワンチッ
プ・マイクロコンピュータに内蔵され、図示しない命令
処理部とはデータバス１、アドレスバス３によって接続
されている。アドレスバス３はＡ０〜Ａｎによって構成
される。命令を格納するＲＯＭは４つのブロック、ＲＯ
Ｍ１００〜１０３に分割され、各ブロックは以下のアド
レスに対応するデータを格納している。Ｎは非負整数と
する。
【００１９】・ＲＯＭ１００は、アドレス４Ｎ ・ＲＯＭ１０１は、アドレス４Ｎ＋１ ・ＲＯＭ１０２は、アドレス４Ｎ＋２ ・ＲＯＭ１０３は、アドレス４Ｎ＋３ ただし実際には、ＲＯＭ１００〜１０３は自己のアドレ
スを「４Ｎ」としてのみ認識しており、４Ｎからのオフ
セット値０〜３は認識しない。従ってＲＯＭ１００〜１
０３は、オフセット値を決めるアドレスの下位２ビット
を参照しておらず、読み出しがなされるアドレスが４Ｎ
〜４Ｎ＋３の範囲にある限り、このアドレスは原則とし
て「４Ｎ」としてＲＯＭ１００〜１０３に与えられる。
「原則として」としたのは、次に述べるアドレス変換回
路５による作用を配慮したためである。
スを「４Ｎ」としてのみ認識しており、４Ｎからのオフ
セット値０〜３は認識しない。従ってＲＯＭ１００〜１
０３は、オフセット値を決めるアドレスの下位２ビット
を参照しておらず、読み出しがなされるアドレスが４Ｎ
〜４Ｎ＋３の範囲にある限り、このアドレスは原則とし
て「４Ｎ」としてＲＯＭ１００〜１０３に与えられる。
「原則として」としたのは、次に述べるアドレス変換回
路５による作用を配慮したためである。
【００２０】アドレス変換回路５は、アドレスバス３に
よって伝達されるアドレスに変換を加え、ＲＯＭ１００
とＲＯＭ１０１に変換後のアドレスを与える。アドレス
変換の規則は次の通りである。
よって伝達されるアドレスに変換を加え、ＲＯＭ１００
とＲＯＭ１０１に変換後のアドレスを与える。アドレス
変換の規則は次の通りである。
【００２１】・アドレスが４Ｎまたは４Ｎ＋１のとき 無変換、すなわち４Ｎ。
【００２２】・アドレスが４Ｎ＋２または４Ｎ＋３のと
き ＲＯＭにとって次のアドレスに相当する４（Ｎ＋１）。
き ＲＯＭにとって次のアドレスに相当する４（Ｎ＋１）。
【００２３】従ってこの規則は、「アドレスＡ１が１な
らばＡ２以上のアドレスをインクリメントする」と約言
することができる。この規則を具体化したアドレス変換
回路５の回路例を図２に示す。図２において、アドレス
Ａ２〜Ａｎは、それぞれがゲート素子によって構成され
る加算回路ＡＤ２〜ＡＤｎにより、Ａ１が１の場合に限
ってインクリメントされ、変換後のアドレスＡＡ２〜Ａ
ＡｎがＲＯＭ１００とＲＯＭ１０１に与えられる。な
お、ＲＯＭ１０２とＲＯＭ１０３には、常にＡ２〜Ａｎ
がそのまま与えられている。
らばＡ２以上のアドレスをインクリメントする」と約言
することができる。この規則を具体化したアドレス変換
回路５の回路例を図２に示す。図２において、アドレス
Ａ２〜Ａｎは、それぞれがゲート素子によって構成され
る加算回路ＡＤ２〜ＡＤｎにより、Ａ１が１の場合に限
ってインクリメントされ、変換後のアドレスＡＡ２〜Ａ
ＡｎがＲＯＭ１００とＲＯＭ１０１に与えられる。な
お、ＲＯＭ１０２とＲＯＭ１０３には、常にＡ２〜Ａｎ
がそのまま与えられている。
【００２４】アドレスデコーダ７はアドレス変換回路５
によって必要な変換がされたアドレスを展開してＲＯＭ
１００およびＲＯＭ１０１のメモリセルに対する実際の
アクセスを可能にする。つまり、例えばアドレス変換回
路５から出力されるアドレスが１０ビットであれば、こ
れを実際に２10＝１０２４本の信号に展開する部分であ
る。同様に、アドレス変換回路９はＡ２〜Ａｎを展開し
てＲＯＭ１０２およびＲＯＭ１０３に対するアクセスを
可能にする。一方、ＲＯＭ１００〜１０３の出力データ
は、それぞれデータラッチ２００〜２０３にラッチされ
る。これらのデータラッチは、上記のＲＤ０が発生した
ときに同時にラッチ動作を行う。従ってラッチ動作は、
各サイクルの開始から一定時間経過後に１回のみ発生す
る。データラッチ２００〜２０３にラッチされたデータ
は、それぞれデータバッファ３００〜３０３を介してデ
ータバス１に接続される。データバッファ３００〜３０
３の開閉は、データセレクタ１１から出力されるゲート
信号４００〜４０３によって行われる。データセレクタ
１１はＲＤ０〜２、およびアドレスＡ' ０、Ａ' １を参
照する。Ａ' ０、Ａ' １はアドレスＡ０とＡ１をラッチ
回路１２がＲＤ０でラッチしたものである。Ａ' ０と
Ａ' １の組合せにより、ＲＤ０が発生したときに出力を
許可すべきデータバッファが決定できる。例えば、Ａ'
０＝１かつＡ' １＝０の場合、ＲＤ０が発生したとき、
ゲート信号４０１が活性化されてデータバッファ３０１
が選択され、アドレス４Ｎ＋１に当たるデータがデータ
バス１に出力される。続いてＲＤ１が発生すればゲート
信号４０２が活性化されてデータバッファ３０２が選択
され、アドレス４Ｎ＋２に当たるデータが出力される。
他の場合も同様に考えればよい。これらの規則を具体化
したデータセレクタ１１の回路例を図３に示す。図３に
おいて、それぞれがゲート素子によって構成されるデコ
ード回路５００〜５０３により、上記の規則に従って、
ゲート信号４００〜４０３が生成される。
によって必要な変換がされたアドレスを展開してＲＯＭ
１００およびＲＯＭ１０１のメモリセルに対する実際の
アクセスを可能にする。つまり、例えばアドレス変換回
路５から出力されるアドレスが１０ビットであれば、こ
れを実際に２10＝１０２４本の信号に展開する部分であ
る。同様に、アドレス変換回路９はＡ２〜Ａｎを展開し
てＲＯＭ１０２およびＲＯＭ１０３に対するアクセスを
可能にする。一方、ＲＯＭ１００〜１０３の出力データ
は、それぞれデータラッチ２００〜２０３にラッチされ
る。これらのデータラッチは、上記のＲＤ０が発生した
ときに同時にラッチ動作を行う。従ってラッチ動作は、
各サイクルの開始から一定時間経過後に１回のみ発生す
る。データラッチ２００〜２０３にラッチされたデータ
は、それぞれデータバッファ３００〜３０３を介してデ
ータバス１に接続される。データバッファ３００〜３０
３の開閉は、データセレクタ１１から出力されるゲート
信号４００〜４０３によって行われる。データセレクタ
１１はＲＤ０〜２、およびアドレスＡ' ０、Ａ' １を参
照する。Ａ' ０、Ａ' １はアドレスＡ０とＡ１をラッチ
回路１２がＲＤ０でラッチしたものである。Ａ' ０と
Ａ' １の組合せにより、ＲＤ０が発生したときに出力を
許可すべきデータバッファが決定できる。例えば、Ａ'
０＝１かつＡ' １＝０の場合、ＲＤ０が発生したとき、
ゲート信号４０１が活性化されてデータバッファ３０１
が選択され、アドレス４Ｎ＋１に当たるデータがデータ
バス１に出力される。続いてＲＤ１が発生すればゲート
信号４０２が活性化されてデータバッファ３０２が選択
され、アドレス４Ｎ＋２に当たるデータが出力される。
他の場合も同様に考えればよい。これらの規則を具体化
したデータセレクタ１１の回路例を図３に示す。図３に
おいて、それぞれがゲート素子によって構成されるデコ
ード回路５００〜５０３により、上記の規則に従って、
ゲート信号４００〜４０３が生成される。
【００２５】以上の構成による本発明のメモリ制御回路
の動作を説明する。
の動作を説明する。
【００２６】図４はメモリ制御回路の動作を示すタイミ
ングチャートである。このサイクルでは、３バイト命令
が読み出されるものと仮定する。
ングチャートである。このサイクルでは、３バイト命令
が読み出されるものと仮定する。
【００２７】図において、サイクルは時刻Ｔ０に開始さ
れ、Ｔ１で終了している。Ｔ０に先行するＴ２におい
て、最初にアクセスされるべきアドレス４Ｎが出力され
ている。このアドレスから、最初に読み出しがされるべ
きＲＯＭがＲＯＭ１００であることがわかる。また、ア
ドレスが４Ｎであるため、アドレス変換回路５はアドレ
スを変更することなくＲＯＭ１００とＲＯＭ１０１に与
える。従ってＲＯＭ１００〜１０３にはすべてアドレス
４Ｎが与えられ、それぞれのＲＯＭから対応するアドレ
ス４Ｎ〜４Ｎ＋３のデータが出力される。
れ、Ｔ１で終了している。Ｔ０に先行するＴ２におい
て、最初にアクセスされるべきアドレス４Ｎが出力され
ている。このアドレスから、最初に読み出しがされるべ
きＲＯＭがＲＯＭ１００であることがわかる。また、ア
ドレスが４Ｎであるため、アドレス変換回路５はアドレ
スを変更することなくＲＯＭ１００とＲＯＭ１０１に与
える。従ってＲＯＭ１００〜１０３にはすべてアドレス
４Ｎが与えられ、それぞれのＲＯＭから対応するアドレ
ス４Ｎ〜４Ｎ＋３のデータが出力される。
【００２８】ＲＯＭ１００〜１０３は、Ｔ２から必要な
読み出し時間を経て、Ｔ０までには正しいデータを出力
している。そこでＴ０でＲＤ０が活性化され、データラ
ッチ２００〜２０３が対応するＲＯＭ１００〜１０３の
データをラッチする。それと同時に、データラッチ２０
０に対応するゲート信号４００が活性化され、ＲＯＭ１
００のデータがデータバスに出力される。以降、ＲＤ
１、ＲＤ２が順に出力されるに従ってゲート信号４０
１、ゲート信号４０２が順に活性化され、対応するＲＯ
Ｍ１０１、ＲＯＭ１０２のデータがデータバス１に出力
される。これら３回の転送によって、命令処理部が必要
とする３バイト命令の転送が完了する。
読み出し時間を経て、Ｔ０までには正しいデータを出力
している。そこでＴ０でＲＤ０が活性化され、データラ
ッチ２００〜２０３が対応するＲＯＭ１００〜１０３の
データをラッチする。それと同時に、データラッチ２０
０に対応するゲート信号４００が活性化され、ＲＯＭ１
００のデータがデータバスに出力される。以降、ＲＤ
１、ＲＤ２が順に出力されるに従ってゲート信号４０
１、ゲート信号４０２が順に活性化され、対応するＲＯ
Ｍ１０１、ＲＯＭ１０２のデータがデータバス１に出力
される。これら３回の転送によって、命令処理部が必要
とする３バイト命令の転送が完了する。
【００２９】なお、仮に最初のアドレスが４Ｎ＋１であ
ったとしても、やはりアドレス変換回路５はアドレスを
そのままＲＯＭ１００とＲＯＭ１０１に与える。ただし
この場合は、ＲＤ０〜２に従って、ゲート信号が４０
１、４０２、４０３の順に活性化される結果、データバ
ス１に出力されるデータが、アドレス４Ｎ＋１、４Ｎ＋
２、４Ｎ＋３の順になる。
ったとしても、やはりアドレス変換回路５はアドレスを
そのままＲＯＭ１００とＲＯＭ１０１に与える。ただし
この場合は、ＲＤ０〜２に従って、ゲート信号が４０
１、４０２、４０３の順に活性化される結果、データバ
ス１に出力されるデータが、アドレス４Ｎ＋１、４Ｎ＋
２、４Ｎ＋３の順になる。
【００３０】これらの考察から、読み出しが開始される
アドレスが４Ｎまたは４Ｎ＋１の場合は、１回の読み出
し時間毎に、すなわち１回のラッチ動作のたびに、必ず
アドレス４Ｎ、４Ｎ＋１、４Ｎ＋２、４Ｎ＋３が読み出
し可能な状態におかれる。この４バイトの中に命令処理
部が必要とする３バイトが必ず含まれるため、命令処理
部によるメモリ読み出し動作が高速化される。この実施
例の場合、３バイト命令が連続するとき、１バイト毎に
読み出しをする従来例に比べて、読み出しに要する時間
を約１／３に短縮することが可能となる。
アドレスが４Ｎまたは４Ｎ＋１の場合は、１回の読み出
し時間毎に、すなわち１回のラッチ動作のたびに、必ず
アドレス４Ｎ、４Ｎ＋１、４Ｎ＋２、４Ｎ＋３が読み出
し可能な状態におかれる。この４バイトの中に命令処理
部が必要とする３バイトが必ず含まれるため、命令処理
部によるメモリ読み出し動作が高速化される。この実施
例の場合、３バイト命令が連続するとき、１バイト毎に
読み出しをする従来例に比べて、読み出しに要する時間
を約１／３に短縮することが可能となる。
【００３１】つづいて、読み出し開始アドレスが４Ｎ＋
２の場合のサイクルを説明する。
２の場合のサイクルを説明する。
【００３２】図５もメモリ制御回路の動作を示すタイミ
ングチャートであり、ここでも３バイト命令が読み出さ
れるものとする。そのため、図５における読み出しのタ
イミングは図４における読み出しのタイミングと等し
い。しかし、アドレスが４Ｎ＋２であるため、アドレス
変換回路５はＲＯＭ１００およびＲＯＭ１０１に対して
アドレス４（Ｎ＋１）＝４Ｎ＋４を与える。その結果、
ＲＯＭ１００〜１０３から出力されるデータは、それぞ
れアドレス４Ｎ＋４、４Ｎ＋５、４Ｎ＋２、４Ｎ＋３に
対応し、それらのデータがデータラッチ２００〜２０３
にラッチされる。ここでＲＤ０〜２に従って、ゲート信
号が４０２、４０３、４００の順に活性化されるため、
データバス１にはアドレス４Ｎ＋２、４Ｎ＋３、４Ｎ＋
４に対応するデータがこの順に出力される。これら３回
の転送によって、命令処理部が必要とする３バイト命令
の転送が完了する。ここで仮に、最初のアドレスが４Ｎ
＋３であったとすれば、データバス１には、アドレス４
Ｎ＋３、４Ｎ＋４、４Ｎ＋５に対応するデータがこの順
に出力されることになる。
ングチャートであり、ここでも３バイト命令が読み出さ
れるものとする。そのため、図５における読み出しのタ
イミングは図４における読み出しのタイミングと等し
い。しかし、アドレスが４Ｎ＋２であるため、アドレス
変換回路５はＲＯＭ１００およびＲＯＭ１０１に対して
アドレス４（Ｎ＋１）＝４Ｎ＋４を与える。その結果、
ＲＯＭ１００〜１０３から出力されるデータは、それぞ
れアドレス４Ｎ＋４、４Ｎ＋５、４Ｎ＋２、４Ｎ＋３に
対応し、それらのデータがデータラッチ２００〜２０３
にラッチされる。ここでＲＤ０〜２に従って、ゲート信
号が４０２、４０３、４００の順に活性化されるため、
データバス１にはアドレス４Ｎ＋２、４Ｎ＋３、４Ｎ＋
４に対応するデータがこの順に出力される。これら３回
の転送によって、命令処理部が必要とする３バイト命令
の転送が完了する。ここで仮に、最初のアドレスが４Ｎ
＋３であったとすれば、データバス１には、アドレス４
Ｎ＋３、４Ｎ＋４、４Ｎ＋５に対応するデータがこの順
に出力されることになる。
【００３３】これらの考察から、読み出しが開始される
アドレスが４Ｎ＋２の場合は、１回の読み出し時間さえ
待てば、必ずアドレス４Ｎ＋２、４Ｎ＋３、４Ｎ＋４が
読み出し可能となる。一方、アドレスが４Ｎ＋３の場合
も同様、１回の読み出し時間に対して必ず３バイトの読
み出しが可能となる。この結果、命令処理部が要求する
最大バイト数である３バイトの転送を高速化することが
できる。
アドレスが４Ｎ＋２の場合は、１回の読み出し時間さえ
待てば、必ずアドレス４Ｎ＋２、４Ｎ＋３、４Ｎ＋４が
読み出し可能となる。一方、アドレスが４Ｎ＋３の場合
も同様、１回の読み出し時間に対して必ず３バイトの読
み出しが可能となる。この結果、命令処理部が要求する
最大バイト数である３バイトの転送を高速化することが
できる。
【００３４】以上、３バイト命令について述べたが、２
バイト以下の命令の読み出し動作についても、図４およ
び図５から容易に理解される。すなわち、２バイト命令
ならば、図４および図５においてＲＤ２が活性化されな
い状態を考えればよい。１バイト命令ならば、ＲＤ０の
みが活性化される状態を考えればよい。これらの場合、
当然１回のサイクル完了に必要な時間は短縮される。こ
れらとは逆に、４バイト以上の命令の読み出しの場合
は、これら１〜３バイト命令の読み出しサイクルが複数
回発生するだけであり、各サイクルの動作は図４および
図５で説明した通りである。
バイト以下の命令の読み出し動作についても、図４およ
び図５から容易に理解される。すなわち、２バイト命令
ならば、図４および図５においてＲＤ２が活性化されな
い状態を考えればよい。１バイト命令ならば、ＲＤ０の
みが活性化される状態を考えればよい。これらの場合、
当然１回のサイクル完了に必要な時間は短縮される。こ
れらとは逆に、４バイト以上の命令の読み出しの場合
は、これら１〜３バイト命令の読み出しサイクルが複数
回発生するだけであり、各サイクルの動作は図４および
図５で説明した通りである。
【００３５】いずれの場合においても、分岐命令等によ
って実行すべきアドレスの順序が変動したときに、本発
明のメモリ制御回路の読み出し速度が影響を受けない点
に注意すべきである。
って実行すべきアドレスの順序が変動したときに、本発
明のメモリ制御回路の読み出し速度が影響を受けない点
に注意すべきである。
【００３６】なお、本実施例ではメモリ制御回路がワン
チップ・マイクロコンピュータに内蔵されるものとして
説明したが、本発明の用途はそれら集積回路素子に内蔵
されるものに限られない。この場合は、任意の装置にお
いて、その装置を制御する制御素子とともに回路基板に
実装され、その制御素子によるメモリの読み出しを制御
するために使用すればよい。
チップ・マイクロコンピュータに内蔵されるものとして
説明したが、本発明の用途はそれら集積回路素子に内蔵
されるものに限られない。この場合は、任意の装置にお
いて、その装置を制御する制御素子とともに回路基板に
実装され、その制御素子によるメモリの読み出しを制御
するために使用すればよい。
【００３７】実施例２．ここでは、上記の実施例１を一
般化した実施例を説明する。実施例２ではＲＯＭのブロ
ック数が一般化されているため、命令処理部が１回のサ
イクルで読み出しをする平均的なバイト数に合わせて回
路を構成することができる。
般化した実施例を説明する。実施例２ではＲＯＭのブロ
ック数が一般化されているため、命令処理部が１回のサ
イクルで読み出しをする平均的なバイト数に合わせて回
路を構成することができる。
【００３８】図６は実施例２に係るメモリ制御回路の全
体構成図である。本実施例では、実施例１で４ブロック
としたＲＯＭが２M のブロック、ＲＯＭＢ０〜Ｂ２M −
１に分割され、各ブロックは以下のアドレスに対応する
データを格納している。
体構成図である。本実施例では、実施例１で４ブロック
としたＲＯＭが２M のブロック、ＲＯＭＢ０〜Ｂ２M −
１に分割され、各ブロックは以下のアドレスに対応する
データを格納している。
【００３９】 ・ＲＯＭＢ０は、アドレス２M ×Ｎ ・ＲＯＭＢ１は、アドレス２M ×Ｎ＋１ ・ ・ ・ＲＯＭＢ２M −１は、アドレス２M ×Ｎ＋２M −１ ただし実際には、ＲＯＭＢ０〜Ｂ２M −１は自己のアド
レスを「２M ×Ｎ」としてのみ認識しており、２M ×Ｎ
からのオフセット値０〜２M −１は認識しない。従って
ＲＯＭＢ０〜Ｂ２M −１は、オフセット値を決めるアド
レスＡ０〜ＡM- 1 を参照しない。
レスを「２M ×Ｎ」としてのみ認識しており、２M ×Ｎ
からのオフセット値０〜２M −１は認識しない。従って
ＲＯＭＢ０〜Ｂ２M −１は、オフセット値を決めるアド
レスＡ０〜ＡM- 1 を参照しない。
【００４０】アドレス変換回路５０は、アドレスバス３
によって伝達されるアドレスに変換を加え、ＲＯＭＢ０
〜Ｂ２M −１のうち、前半に当たるＲＯＭＢ０〜Ｂ２
M-1 −１に変換後のアドレスを与える。アドレス変換の
規則は次の通りである。
によって伝達されるアドレスに変換を加え、ＲＯＭＢ０
〜Ｂ２M −１のうち、前半に当たるＲＯＭＢ０〜Ｂ２
M-1 −１に変換後のアドレスを与える。アドレス変換の
規則は次の通りである。
【００４１】・アドレスが２M ×Ｎ〜２M ×Ｎ＋２M-1
−１のとき 無変換、すなわち２M ×Ｎ。
−１のとき 無変換、すなわち２M ×Ｎ。
【００４２】・アドレスが２M ×Ｎ＋２M-1 〜２M ×Ｎ
＋２M −１のとき ＲＯＭにとって次のアドレスに相当する２M ×（Ｎ＋
１）。
＋２M −１のとき ＲＯＭにとって次のアドレスに相当する２M ×（Ｎ＋
１）。
【００４３】従ってこの規則は、「アドレスＡM-1 が１
ならばＡM 以上のアドレスをインクリメントする」と約
言することができる。図６では変換後のアドレスをＡＡ
Ｍ〜ＡＡｎと表記している。一方、後半のＲＯＭＢ２
M-1 〜ＲＯＭＢ２M −１には、常にＡM 〜Ａｎがそのま
ま与えられている。
ならばＡM 以上のアドレスをインクリメントする」と約
言することができる。図６では変換後のアドレスをＡＡ
Ｍ〜ＡＡｎと表記している。一方、後半のＲＯＭＢ２
M-1 〜ＲＯＭＢ２M −１には、常にＡM 〜Ａｎがそのま
ま与えられている。
【００４４】アドレスデコーダ５２、５４はアドレス変
換回路５０によって必要な変換がされたアドレスを展開
してそれぞれＲＯＭＢ０〜Ｂ２M-1 −１、ＲＯＭＢ２
M-1 〜ＲＯＭＢ２M −１のメモリセルに対する実際のア
クセスを可能にする。
換回路５０によって必要な変換がされたアドレスを展開
してそれぞれＲＯＭＢ０〜Ｂ２M-1 −１、ＲＯＭＢ２
M-1 〜ＲＯＭＢ２M −１のメモリセルに対する実際のア
クセスを可能にする。
【００４５】ＲＯＭＢ０〜Ｂ２M −１の出力データは、
それぞれデータラッチＬ０〜Ｌ２M−１にラッチされ
る。これらのデータラッチは、ＲＤ０が発生したときに
同時にラッチ動作を行う。またＲＤ０によりアドレスＡ
０〜ＡM-1 がＡ' ０〜Ａ' M-1としてラッチ回路５７に
ラッチされる。データラッチＬ０〜Ｌ２M −１にラッチ
されたデータは、それぞれデータバッファＢＦ０〜ＢＦ
２M −１を介してデータバス１に接続される。データバ
ッファＢＦ０〜ＢＦ２M −１の開閉は、データセレクタ
５６から出力されるゲート信号Ｇ０〜Ｇ２M −１によっ
て行われる。データセレクタ５６はＲＤ０〜ＲＤ２ −
１、およびアドレスＡ' ０〜Ａ' M-1 を参照し、ＲＤ０
が発生したときに出力を許可すべきデータバッファを決
定する。
それぞれデータラッチＬ０〜Ｌ２M−１にラッチされ
る。これらのデータラッチは、ＲＤ０が発生したときに
同時にラッチ動作を行う。またＲＤ０によりアドレスＡ
０〜ＡM-1 がＡ' ０〜Ａ' M-1としてラッチ回路５７に
ラッチされる。データラッチＬ０〜Ｌ２M −１にラッチ
されたデータは、それぞれデータバッファＢＦ０〜ＢＦ
２M −１を介してデータバス１に接続される。データバ
ッファＢＦ０〜ＢＦ２M −１の開閉は、データセレクタ
５６から出力されるゲート信号Ｇ０〜Ｇ２M −１によっ
て行われる。データセレクタ５６はＲＤ０〜ＲＤ２ −
１、およびアドレスＡ' ０〜Ａ' M-1 を参照し、ＲＤ０
が発生したときに出力を許可すべきデータバッファを決
定する。
【００４６】以上の構成による本発明のメモリ制御回路
の動作を説明する。
の動作を説明する。
【００４７】図７はメモリ制御回路の動作を示すタイミ
ングチャートである。このサイクルでは、２M-1 ＋１バ
イト命令が読み出されるものと仮定する。従って命令処
理部は、実施例１でＲＤ０〜ＲＤ２とされた信号がＲＤ
０〜ＲＤ２M-1 と拡張されている。本実施例のようにＲ
ＯＭを２M のブロックに分割した場合、このバイト数の
サイクルが連続すると読み出し速度が最も速くなる。こ
の点については後に説明する。
ングチャートである。このサイクルでは、２M-1 ＋１バ
イト命令が読み出されるものと仮定する。従って命令処
理部は、実施例１でＲＤ０〜ＲＤ２とされた信号がＲＤ
０〜ＲＤ２M-1 と拡張されている。本実施例のようにＲ
ＯＭを２M のブロックに分割した場合、このバイト数の
サイクルが連続すると読み出し速度が最も速くなる。こ
の点については後に説明する。
【００４８】図において、サイクルは時刻Ｔ０に開始さ
れ、Ｔ１で終了している。Ｔ０に先行するＴ２におい
て、最初にアクセスされるべきアドレス２M ×Ｎが出力
されている。このアドレスから、最初に読み出しがされ
るべきＲＯＭがＲＯＭＢ０であることがわかる。また、
アドレスが２M ×Ｎであるため、アドレス変換回路５０
はアドレスを変更することなくＲＯＭＢ０〜Ｂ２M-1 −
１に与える。従ってＲＯＭＢ０〜Ｂ２M −１には、すべ
てアドレス２M ×Ｎが与えられ、対応するアドレス２M
×Ｎ〜２M ×Ｎ＋２M −１のデータが出力される。
れ、Ｔ１で終了している。Ｔ０に先行するＴ２におい
て、最初にアクセスされるべきアドレス２M ×Ｎが出力
されている。このアドレスから、最初に読み出しがされ
るべきＲＯＭがＲＯＭＢ０であることがわかる。また、
アドレスが２M ×Ｎであるため、アドレス変換回路５０
はアドレスを変更することなくＲＯＭＢ０〜Ｂ２M-1 −
１に与える。従ってＲＯＭＢ０〜Ｂ２M −１には、すべ
てアドレス２M ×Ｎが与えられ、対応するアドレス２M
×Ｎ〜２M ×Ｎ＋２M −１のデータが出力される。
【００４９】ここで実施例１と同様、Ｔ０でＲＤ０が活
性化され、データラッチＬ０〜Ｌ２M −１がＲＯＭＢ０
〜Ｂ２M −１のデータをラッチする。それと同時に、Ｒ
ＯＭＢ０に対応するゲート信号Ｇ０が活性化され、ＲＯ
ＭＢ０のデータがデータバスに出力される。以降、ＲＤ
１、ＲＤ２・・・ＲＤ２M-1 が順に活性化され、これら
２M −１回の転送によって、命令処理部が必要とする２
M −１バイト命令の転送が完了する。
性化され、データラッチＬ０〜Ｌ２M −１がＲＯＭＢ０
〜Ｂ２M −１のデータをラッチする。それと同時に、Ｒ
ＯＭＢ０に対応するゲート信号Ｇ０が活性化され、ＲＯ
ＭＢ０のデータがデータバスに出力される。以降、ＲＤ
１、ＲＤ２・・・ＲＤ２M-1 が順に活性化され、これら
２M −１回の転送によって、命令処理部が必要とする２
M −１バイト命令の転送が完了する。
【００５０】なお、仮に最初のアドレスが２M ×Ｎ〜２
M ×Ｎ＋２M-1 −１の範囲であれば、やはりアドレス変
換回路５０はアドレスをそのままＲＯＭＢ０〜Ｂ２M-1
−１に与える。そのため、図７において、読み出し開始
および終了のアドレスが下方に平行移動すると考えれば
よい。
M ×Ｎ＋２M-1 −１の範囲であれば、やはりアドレス変
換回路５０はアドレスをそのままＲＯＭＢ０〜Ｂ２M-1
−１に与える。そのため、図７において、読み出し開始
および終了のアドレスが下方に平行移動すると考えれば
よい。
【００５１】この考察から、最初のアドレスが２M ×Ｎ
〜２M ×Ｎ＋２M-1 −１の範囲であれば、１回の読み出
し時間毎に、すなわち１回のラッチ動作のたびに、必ず
アドレス２M-1 ＋１バイトの読み出しが可能となる。従
って、命令処理部が要求する最大バイト数の転送を高速
化することができる。この実施例の場合、２M-1 ＋１バ
イト命令が連続する場合、理想的には２M-1 ＋１倍の読
み出し高速化が可能である。
〜２M ×Ｎ＋２M-1 −１の範囲であれば、１回の読み出
し時間毎に、すなわち１回のラッチ動作のたびに、必ず
アドレス２M-1 ＋１バイトの読み出しが可能となる。従
って、命令処理部が要求する最大バイト数の転送を高速
化することができる。この実施例の場合、２M-1 ＋１バ
イト命令が連続する場合、理想的には２M-1 ＋１倍の読
み出し高速化が可能である。
【００５２】つづいて、読み出し開始アドレスが後半の
ブロックに入る２M ×Ｎ＋２M-1 の場合のサイクルを説
明する。
ブロックに入る２M ×Ｎ＋２M-1 の場合のサイクルを説
明する。
【００５３】図８もメモリ制御回路の動作を示すタイミ
ングチャートであり、この場合も２M-1 ＋１バイト命令
が読み出されるものとする。ここで、最初のアドレスが
２M×Ｎ＋２M-1 であるため、アドレス変換回路５０は
ＲＯＭＢ０〜Ｂ２M-1 −１に対してアドレス２M ×（Ｎ
＋１）を与える。これは次のように考えるとわかり易
い。すなわち、ＲＯＭＢ０〜Ｂ２M −１のうち、最も小
さいアドレスに対応するデータを出力するＲＯＭは、後
半の先頭ブロックＲＯＭＢ２M-1 である。ここから順次
アドレスが増加して後半の最後のブロックに到達し、前
半の先頭ブロックであるＲＯＭＢ０へ戻る。ここから前
半のブロックを辿り、前半最後のブロックＲＯＭＢ２
M-1 −１が最も大きなアドレスに対応する。つまり後半
ブロック、前半ブロック、の順にアドレスが一循するの
である。この規則を表示すれば、次の通りとなる。
ングチャートであり、この場合も２M-1 ＋１バイト命令
が読み出されるものとする。ここで、最初のアドレスが
２M×Ｎ＋２M-1 であるため、アドレス変換回路５０は
ＲＯＭＢ０〜Ｂ２M-1 −１に対してアドレス２M ×（Ｎ
＋１）を与える。これは次のように考えるとわかり易
い。すなわち、ＲＯＭＢ０〜Ｂ２M −１のうち、最も小
さいアドレスに対応するデータを出力するＲＯＭは、後
半の先頭ブロックＲＯＭＢ２M-1 である。ここから順次
アドレスが増加して後半の最後のブロックに到達し、前
半の先頭ブロックであるＲＯＭＢ０へ戻る。ここから前
半のブロックを辿り、前半最後のブロックＲＯＭＢ２
M-1 −１が最も大きなアドレスに対応する。つまり後半
ブロック、前半ブロック、の順にアドレスが一循するの
である。この規則を表示すれば、次の通りとなる。
【００５４】 ［前半］ ＲＯＭＢ０は、アドレス２M ×Ｎ＋２M ＲＯＭＢ１は、アドレス２M ×Ｎ＋２M ＋１ ・ ・ ＲＯＭＢ２M-1 −１は、アドレス２M ×Ｎ＋２M ＋２M-1 −１ ［後半］ ＲＯＭＢ２M-1 は、アドレス２M ×Ｎ＋２M-1 ＲＯＭＢ２M-1 ＋１は、アドレス２M ×Ｎ＋２M-1 ＋１ ・ ・ ＲＯＭＢ２M −１は、アドレス２M ×Ｎ＋２M −１ ここでＲＤ０〜２M-1 に従って、ゲート信号Ｇ２M-1 〜
Ｇ２M −１、およびＧ０がこの順に活性化され、 がこの順序で正しく読み出される。これら２M-1 ＋１回
の転送によって、命令処理部が必要とする２M-1 ＋１バ
イト命令の転送が完了する。ここで一般に、最初のアド
レスが２M ×Ｎ＋２M-1 〜２M ×Ｎ＋２M −１の範囲に
含まれる場合、上記同様、データはまず後半のブロック
から、続いて残りのバイトを前半のブロックから読み出
される結果、１回のサイクルで２M-1 ＋１バイト命令の
転送が可能となる。
Ｇ２M −１、およびＧ０がこの順に活性化され、 がこの順序で正しく読み出される。これら２M-1 ＋１回
の転送によって、命令処理部が必要とする２M-1 ＋１バ
イト命令の転送が完了する。ここで一般に、最初のアド
レスが２M ×Ｎ＋２M-1 〜２M ×Ｎ＋２M −１の範囲に
含まれる場合、上記同様、データはまず後半のブロック
から、続いて残りのバイトを前半のブロックから読み出
される結果、１回のサイクルで２M-1 ＋１バイト命令の
転送が可能となる。
【００５５】以上、２M-1 ＋１バイト命令について述べ
たが、それ以外のバイト数の読み出し動作についても、
図７および図８から容易に理解することができる。これ
らの場合の様子は実施例１で説明した通りである。
たが、それ以外のバイト数の読み出し動作についても、
図７および図８から容易に理解することができる。これ
らの場合の様子は実施例１で説明した通りである。
【００５６】なお、本実施例もワンチップ・マイクロコ
ンピュータに内蔵されるものとして説明したが、本発明
の用途はそうした集積回路素子に内蔵される場合に限ら
れるものではない。
ンピュータに内蔵されるものとして説明したが、本発明
の用途はそうした集積回路素子に内蔵される場合に限ら
れるものではない。
【００５７】実施例３．実施例１においては、命令処理
部が読み出しバイトの指定のためにＲＤ０〜２の３本の
信号を使用したが、これは別の構成であってもよい。こ
こでは、命令処理部がＲＤＬＡＴおよびＲＤＩＮＣとい
う２本の信号のみでバイト指定を行う場合に関するメモ
リ制御回路の実施例を説明する。
部が読み出しバイトの指定のためにＲＤ０〜２の３本の
信号を使用したが、これは別の構成であってもよい。こ
こでは、命令処理部がＲＤＬＡＴおよびＲＤＩＮＣとい
う２本の信号のみでバイト指定を行う場合に関するメモ
リ制御回路の実施例を説明する。
【００５８】上記のＲＤＬＡＴは実施例１のＲＤ０と全
く同じ動作をする。一方、ＲＤＩＮＣは実施例１のＲＤ
１とＲＤ２のオア信号である。実施例１ではＲＤ１とＲ
Ｄ２がそれぞれサイクル中の第二、第三回の転送バイト
を指定したが、ＲＤ１とＲＤ２は必ずこの順序で発生す
るため、外部回路でこれらの区別をつけることができ
る。すなわち、ＲＤＬＡＴが発生した後、１回目のＲＤ
ＩＮＣは実施例１のＲＤ１、２回目のＲＤＩＮＣはＲＤ
２に相当するため、外部回路はＲＤＩＮＣの発生回数を
数える構成とする。
く同じ動作をする。一方、ＲＤＩＮＣは実施例１のＲＤ
１とＲＤ２のオア信号である。実施例１ではＲＤ１とＲ
Ｄ２がそれぞれサイクル中の第二、第三回の転送バイト
を指定したが、ＲＤ１とＲＤ２は必ずこの順序で発生す
るため、外部回路でこれらの区別をつけることができ
る。すなわち、ＲＤＬＡＴが発生した後、１回目のＲＤ
ＩＮＣは実施例１のＲＤ１、２回目のＲＤＩＮＣはＲＤ
２に相当するため、外部回路はＲＤＩＮＣの発生回数を
数える構成とする。
【００５９】図９は本実施例に係るメモリ制御回路のデ
ータセレクタの回路例を示す図である。このデータセレ
クタは、２つのＴフリップフロップ６２、６４およびそ
れらＴフリップフロップ６２、６４の遷移条件を決定す
るゲート素子６６、６８、７０、７２、７４、７６、お
よびＴフリップフロップ６２、６４の出力から最終信号
を生成するゲート素子７８、８０、８２、８４によって
構成され、ＲＯＭ１００〜１０３に対応するゲート信号
４００〜４０３を生成する。
ータセレクタの回路例を示す図である。このデータセレ
クタは、２つのＴフリップフロップ６２、６４およびそ
れらＴフリップフロップ６２、６４の遷移条件を決定す
るゲート素子６６、６８、７０、７２、７４、７６、お
よびＴフリップフロップ６２、６４の出力から最終信号
を生成するゲート素子７８、８０、８２、８４によって
構成され、ＲＯＭ１００〜１０３に対応するゲート信号
４００〜４０３を生成する。
【００６０】この構成によって、例えばＡ０＝０、Ａ１
＝０のとき、まずＲＤＬＡＴが発生すると、Ｔフリップ
フロップ６２、６４とも反転出力ＮＱが１となり、ゲー
ト信号４００が活性化される。次にＲＤＩＮＣが発生す
ると、Ｔフリップフロップ６２の正論理出力Ｑが１とな
り、ゲート信号４０１が活性化される。その他の場合も
同様に、Ａ０およびＡ１の組合せによってゲート信号４
００〜４０３が順次活性化され、この結果、命令処理部
から与えられる読み出しバイト指示信号が２本であるに
も拘らず正しい読み出しが可能となる。
＝０のとき、まずＲＤＬＡＴが発生すると、Ｔフリップ
フロップ６２、６４とも反転出力ＮＱが１となり、ゲー
ト信号４００が活性化される。次にＲＤＩＮＣが発生す
ると、Ｔフリップフロップ６２の正論理出力Ｑが１とな
り、ゲート信号４０１が活性化される。その他の場合も
同様に、Ａ０およびＡ１の組合せによってゲート信号４
００〜４０３が順次活性化され、この結果、命令処理部
から与えられる読み出しバイト指示信号が２本であるに
も拘らず正しい読み出しが可能となる。
【００６１】なお、本実施例の方法は、実施例２の一般
化されたメモリ制御回路に対しても実現が可能である。
この場合も命令処理部から与えられる読み出しバイト指
示信号はＲＤＬＡＴとＲＤＩＮＣの２本であるが、Ｔフ
リップフロップの数をＭ個設ければよい。
化されたメモリ制御回路に対しても実現が可能である。
この場合も命令処理部から与えられる読み出しバイト指
示信号はＲＤＬＡＴとＲＤＩＮＣの２本であるが、Ｔフ
リップフロップの数をＭ個設ければよい。
【００６２】
【発明の効果】以上詳細に説明したように本発明のメモ
リ制御回路によれば、命令処理部によるメモリ読み出し
の大幅な高速化が可能である。この際、分岐命令等によ
って実行すべきアドレスの順序に変動があるときでも、
本発明のメモリ制御回路の読み出し速度は影響を受けな
い。また、いかなるアドレスから読み出しが開始されて
も、１回のサイクルで必ず２M-1 ＋１個の連続したアド
レスのデータの読み出しが可能となる。この結果、イン
タリーブ方式、キャッシュメモリ方式のように、読み出
し速度がアドレスに依存することはなく、これらの方式
に比べても回路構成が非常に単純になる。なぜなら、本
発明のアドレス変換回路は命令処理部が出力するアドレ
スを変換するだけであり、アドレスが順序よく増加する
ものとして最適設計されるインタリーブ方式とは根本的
に異なる構成だからである。また、キャッシュメモリ方
式のような特別なメモリを必要とするものに比べても、
回路規模、価格の点で有利である。さらに、命令をメモ
リ上に一定間隔で配置する必要もないため、メモリ使用
効率を低下させるおそれもない。
リ制御回路によれば、命令処理部によるメモリ読み出し
の大幅な高速化が可能である。この際、分岐命令等によ
って実行すべきアドレスの順序に変動があるときでも、
本発明のメモリ制御回路の読み出し速度は影響を受けな
い。また、いかなるアドレスから読み出しが開始されて
も、１回のサイクルで必ず２M-1 ＋１個の連続したアド
レスのデータの読み出しが可能となる。この結果、イン
タリーブ方式、キャッシュメモリ方式のように、読み出
し速度がアドレスに依存することはなく、これらの方式
に比べても回路構成が非常に単純になる。なぜなら、本
発明のアドレス変換回路は命令処理部が出力するアドレ
スを変換するだけであり、アドレスが順序よく増加する
ものとして最適設計されるインタリーブ方式とは根本的
に異なる構成だからである。また、キャッシュメモリ方
式のような特別なメモリを必要とするものに比べても、
回路規模、価格の点で有利である。さらに、命令をメモ
リ上に一定間隔で配置する必要もないため、メモリ使用
効率を低下させるおそれもない。
【００６３】以上の特徴により、本発明のメモリ制御回
路はワンチップ・マイクロコンピュータのような集積回
路素子に内蔵されたとき、特に効果的である。なぜな
ら、本発明のメモリ制御回路は、自身の回路規模が小さ
いだけでなく、読み出し速度の遅いメモリを想定するた
め、メモリ回路のプロセス選択余地を広げるためであ
る。さらに、集積回路素子の命令処理部と直結すること
により、命令処理部のメモリ読み出し規則に最適化した
回路とすることができ、状況に応じて回路規模と読み出
し速度を決定する柔軟性をも有している。これらの結
果、民生機器に搭載される集積回路素子に求められる廉
価かつ小型という条件を満たし、優れた価格対性能比を
実現するものである。
路はワンチップ・マイクロコンピュータのような集積回
路素子に内蔵されたとき、特に効果的である。なぜな
ら、本発明のメモリ制御回路は、自身の回路規模が小さ
いだけでなく、読み出し速度の遅いメモリを想定するた
め、メモリ回路のプロセス選択余地を広げるためであ
る。さらに、集積回路素子の命令処理部と直結すること
により、命令処理部のメモリ読み出し規則に最適化した
回路とすることができ、状況に応じて回路規模と読み出
し速度を決定する柔軟性をも有している。これらの結
果、民生機器に搭載される集積回路素子に求められる廉
価かつ小型という条件を満たし、優れた価格対性能比を
実現するものである。
【図１】実施例１に係るメモリ制御回路の全体構成図で
ある。
ある。
【図２】実施例１のアドレス変換回路５の回路例を示す
図である。
図である。
【図３】実施例１のデータセレクタ１１の回路例を示す
図である。
図である。
【図４】実施例１のメモリ制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図５】実施例１のメモリ制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】実施例２に係るメモリ制御回路の全体構成図で
ある。
ある。
【図７】実施例２のメモリ制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図８】実施例２のメモリ制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図９】実施例３のデータセレクタ６０の回路例を示す
図である。
図である。
５、５０ アドレス変換回路 １１、６０ データセレクタ ６２、６４ Ｔフリップフロップ ６６、６８、７０、７２、７４、７６、７８、８０、８
２、８４ ゲート素子 １００〜１０３ ＲＯＭ ２００〜２０３ データラッチ ３００〜３０３ データバッファ ５００〜５０３ デコード回路 ＡＤ２〜ＡＤｎ 加算回路 Ｂ０〜Ｂ２M −１ ＲＯＭ ＢＦ０〜ＢＦ２M −１ データバッファ Ｌ０〜Ｌ２M −１ データラッチ
２、８４ ゲート素子 １００〜１０３ ＲＯＭ ２００〜２０３ データラッチ ３００〜３０３ データバッファ ５００〜５０３ デコード回路 ＡＤ２〜ＡＤｎ 加算回路 Ｂ０〜Ｂ２M −１ ＲＯＭ ＢＦ０〜ＢＦ２M −１ データバッファ Ｌ０〜Ｌ２M −１ データラッチ
Claims (2)
- 【請求項１】 命令処理部がメモリからデータを読み出
すためのメモリ制御回路であって、Ｍは自然数でありＮ
は非負整数であり、 ２M 個の領域であるブロックｉ（ｉ＝０，１，・・，２
M −１）に区分され、ブロックｉがアドレス２M ×Ｎ＋
ｉに当たるアドレスのデータを格納するメモリと、 命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝０，１，・・，２M-1 −１） のときはアドレス２M ×Ｎをすべてのブロックに与え、
かつ、命令処理部が読み出しを要求するアドレスが、 ２M ×Ｎ＋ｊ（ｊ＝２M-1 ，２M-1 ＋１，・・，２M −
１） のときは、ブロックｊ（ｊ＝２M-1 ，２M-1 ＋１，・
・，２M −１）に対してはアドレス２M ×Ｎを与え、ブ
ロックｊ（ｊ＝０，１，・・，２M-1 −１）に対しては
アドレス２M ×（Ｎ＋１）を与えるアドレス変換手段
と、 メモリの各ブロックと一対一に設けられ、命令処理部に
よって各ブロックから読み出されたデータをラッチする
ラッチ回路と、 命令処理部が出力するアドレスおよび転送要求のタイミ
ングに従い、ラッチ回路にラッチされたデータのうち、
命令処理部が必要とするブロックのデータを選択してデ
ータバスに出力する選択出力回路と、 を有し、 前記の各ラッチ回路によるラッチは全ブロックに渡って
同時に行われることによって、１回のラッチ動作のたび
に、少なくとも２M-1 ＋１個の連続したアドレスを含む
２M 個のブロックのメモリが命令処理部から読み出し可
能な状態におかれることを特徴とするメモリ制御回路。 - 【請求項２】 請求項１に記載のメモリ制御回路を内蔵
したことを特徴とする集積回路素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17816594A JP3096576B2 (ja) | 1994-07-29 | 1994-07-29 | メモリ制御回路とその回路を内蔵した集積回路素子 |
| KR1019950022801A KR0156976B1 (ko) | 1994-07-29 | 1995-07-28 | 메모리 제어 회로와 그 회로를 내장한 집적 회로 소자 |
| US08/509,500 US5765212A (en) | 1994-07-29 | 1995-07-28 | Memory control circuit that selectively performs address translation based on the value of a road start address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17816594A JP3096576B2 (ja) | 1994-07-29 | 1994-07-29 | メモリ制御回路とその回路を内蔵した集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844560A true JPH0844560A (ja) | 1996-02-16 |
| JP3096576B2 JP3096576B2 (ja) | 2000-10-10 |
Family
ID=16043762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17816594A Expired - Fee Related JP3096576B2 (ja) | 1994-07-29 | 1994-07-29 | メモリ制御回路とその回路を内蔵した集積回路素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5765212A (ja) |
| JP (1) | JP3096576B2 (ja) |
| KR (1) | KR0156976B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315042B1 (ko) * | 1999-12-23 | 2001-11-29 | 박종섭 | 버츄얼 채널 디램 |
| KR100803188B1 (ko) * | 2005-09-09 | 2008-02-14 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5960462A (en) * | 1996-09-26 | 1999-09-28 | Intel Corporation | Method and apparatus for analyzing a main memory configuration to program a memory controller |
| US6643760B2 (en) * | 2001-04-30 | 2003-11-04 | Zilog, Inc. | Architecture to relax memory performance requirements |
| JP2003280982A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 |
| US9123189B2 (en) * | 2007-02-12 | 2015-09-01 | The Boeing Company | System and method for point-of-use instruction |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1515376A (en) * | 1975-07-09 | 1978-06-21 | Int Computers Ltd | Data storage systems |
| US4319324A (en) * | 1980-01-08 | 1982-03-09 | Honeywell Information Systems Inc. | Double word fetch system |
| US4378591A (en) * | 1980-12-31 | 1983-03-29 | Honeywell Information Systems Inc. | Memory management unit for developing multiple physical addresses in parallel for use in a cache memory |
| US4424561A (en) * | 1980-12-31 | 1984-01-03 | Honeywell Information Systems Inc. | Odd/even bank structure for a cache memory |
| JPH06149662A (ja) * | 1992-11-02 | 1994-05-31 | Toshiba Corp | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
| JP3005402B2 (ja) * | 1993-09-29 | 2000-01-31 | 三洋電機株式会社 | Ｒｏｍの読出切換回路 |
-
1994
- 1994-07-29 JP JP17816594A patent/JP3096576B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-28 US US08/509,500 patent/US5765212A/en not_active Expired - Fee Related
- 1995-07-28 KR KR1019950022801A patent/KR0156976B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315042B1 (ko) * | 1999-12-23 | 2001-11-29 | 박종섭 | 버츄얼 채널 디램 |
| KR100803188B1 (ko) * | 2005-09-09 | 2008-02-14 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005616A (ko) | 1996-02-23 |
| JP3096576B2 (ja) | 2000-10-10 |
| KR0156976B1 (ko) | 1998-12-01 |
| US5765212A (en) | 1998-06-09 |
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Legal Events
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