JPS6146534A - スキヤンアドレス制御方式 - Google Patents
スキヤンアドレス制御方式Info
- Publication number
- JPS6146534A JPS6146534A JP59168017A JP16801784A JPS6146534A JP S6146534 A JPS6146534 A JP S6146534A JP 59168017 A JP59168017 A JP 59168017A JP 16801784 A JP16801784 A JP 16801784A JP S6146534 A JPS6146534 A JP S6146534A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- scan address
- sadr
- service processor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスキャンイン、スキャンアウト機能を備えたデ
ータ処理システムに係り、特にスキャンアドレスの制御
方式に関する。
ータ処理システムに係り、特にスキャンアドレスの制御
方式に関する。
最近のデータ処理システムの機能の拡大化に伴って、該
システムを構成する各装置内に、スキャン対象となるラ
ッチの数が多くなり、その結果として、スキャンアドレ
スのビット数が多くなる動向にある。
システムを構成する各装置内に、スキャン対象となるラ
ッチの数が多くなり、その結果として、スキャンアドレ
スのビット数が多くなる動向にある。
又、上記機能の拡大化に伴って、該スキャンイン、スキ
ャンアウト以外の制御線（例えば、各種動作モード指定
信号、エラー情報等）も増加する動向にある。
ャンアウト以外の制御線（例えば、各種動作モード指定
信号、エラー情報等）も増加する動向にある。
更に、最近の半導体技術の著しい進歩に伴って、データ
処理システムを構成する各装置が１つのボードで構成さ
れるようになってきており、この１ボード化と云う物理
的な制約からも、各装置の入出力インタフェース線につ
いては、極力少なくすることが要求されるようになって
きた。
処理システムを構成する各装置が１つのボードで構成さ
れるようになってきており、この１ボード化と云う物理
的な制約からも、各装置の入出力インタフェース線につ
いては、極力少なくすることが要求されるようになって
きた。
一方、上記データ処理システムの構成装置の１つであり
、上記スキャン動作の発行元であるサービスプロセッサ
（ＳＶＰ）にはデータバスが備えられており、該データ
バスを用いてデータを設定すると、１バイト幅と言った
短いデータ幅でデータを設定することができることに着
目して、データ処理システムを構成する各装置のスキャ
ンアドレスも該サービスプロセッサ（ＳＶＰ）のデータ
バスを用いて、上記スキャンアドレスを設定するように
すれば、スキャンアドレス設定インタフェースは短いデ
ータ幅で事足りることになり、上記要求に適合したスキ
ャンアドレス設定方式が得られることになる。
、上記スキャン動作の発行元であるサービスプロセッサ
（ＳＶＰ）にはデータバスが備えられており、該データ
バスを用いてデータを設定すると、１バイト幅と言った
短いデータ幅でデータを設定することができることに着
目して、データ処理システムを構成する各装置のスキャ
ンアドレスも該サービスプロセッサ（ＳＶＰ）のデータ
バスを用いて、上記スキャンアドレスを設定するように
すれば、スキャンアドレス設定インタフェースは短いデ
ータ幅で事足りることになり、上記要求に適合したスキ
ャンアドレス設定方式が得られることになる。
こ・うような事情から、サービスプロセッサ（ＳＶＰ）
のデータバスを用いたスキャンアドレス設定方式が待た
れていた。
のデータバスを用いたスキャンアドレス設定方式が待た
れていた。
第２図は従来方式によって、サービスプロセッサ（ＳＶ
Ｐ）から各装置にスキャンアドレスを設定する方法をブ
ロック図で示したもので、１はサービスプロセッサ（Ｓ
Ｖ−Ｐ） 、 ２は処理装置（ＣＰＵ）、 ３は記憶装
置（ＭＥＭ）、 ４はチャネル装置（ＤＣＩＩ）、 ５
はインタフェース制御装置（ＳＣＩ）、１０はデータバ
ス、２０はスキャンアドレスデータ（ＳＡＤＲ）線であ
る。
Ｐ）から各装置にスキャンアドレスを設定する方法をブ
ロック図で示したもので、１はサービスプロセッサ（Ｓ
Ｖ−Ｐ） 、 ２は処理装置（ＣＰＵ）、 ３は記憶装
置（ＭＥＭ）、 ４はチャネル装置（ＤＣＩＩ）、 ５
はインタフェース制御装置（ＳＣＩ）、１０はデータバ
ス、２０はスキャンアドレスデータ（ＳＡＤＲ）線であ
る。
本口から明らかなように、従来方式においては、スキャ
ンアドレスを保持するスキャンアドレスレジスタ（ＳＡ
ＤＲ）は、データ処理システムの構成装置の１つである
インタフェース制御装置（ＳＣＩ） ５に１つしかなく
、サービスプロセッサ（ＳＶｒ’） １から設定された
、該スキャンアドレスレジスタ（ＳＡＤＲ）の内容を、
スキャンアドレスデータ（ＳＡＤＲ）線２０を通して各
装置に送出していた。
ンアドレスを保持するスキャンアドレスレジスタ（ＳＡ
ＤＲ）は、データ処理システムの構成装置の１つである
インタフェース制御装置（ＳＣＩ） ５に１つしかなく
、サービスプロセッサ（ＳＶｒ’） １から設定された
、該スキャンアドレスレジスタ（ＳＡＤＲ）の内容を、
スキャンアドレスデータ（ＳＡＤＲ）線２０を通して各
装置に送出していた。
〔発明が解決しようとする問題点〕 ゛上記従来方式
によるスキャンアドレスデータ（Ｓ＾ＤＲ）線２０は、
サービスプロセッサ（ＳＶＰ）からのデータバスｌＯと
は異なり、通常のデータ線であるので、インタフェース
制御装置（ＳＣＩ） ５とは、各装置対応に１対１接続
を行う必要があり、スキャン対象の装置の数に応じて、
該データ線２０を設ける必要があった。
によるスキャンアドレスデータ（Ｓ＾ＤＲ）線２０は、
サービスプロセッサ（ＳＶＰ）からのデータバスｌＯと
は異なり、通常のデータ線であるので、インタフェース
制御装置（ＳＣＩ） ５とは、各装置対応に１対１接続
を行う必要があり、スキャン対象の装置の数に応じて、
該データ線２０を設ける必要があった。
本発明は上記従来の欠点に鑑み、インタフェース制御装
置（ＳＣＩ） ５とスキャン対象の装置間のスキャンア
ドレス線を削減する方法を提供することを目的とするも
のである。
置（ＳＣＩ） ５とスキャン対象の装置間のスキャンア
ドレス線を削減する方法を提供することを目的とするも
のである。
この目的は、スキャン対象の各々の装置に、該装置内の
各ラッチに割り当てられたスキャンアドレスを保持する
レジスタ（ＳＡＤＲ）を設け、該スキャンアドレスレジ
スタ（ＳＡＤＲ）に対するスキャンアドレスのセットは
、サービスプロセッサ（ＳＶＰ）からの共通バスで行い
、該スキャンアドレスレジスタ（ＳＡＤＲ）のリセット
、及び更新はインタフェース制御装置（ＳＣＩ）からの
専用の制御線で行うようにした本発明のスキャンアドレ
ス制御方式によって達成される。
各ラッチに割り当てられたスキャンアドレスを保持する
レジスタ（ＳＡＤＲ）を設け、該スキャンアドレスレジ
スタ（ＳＡＤＲ）に対するスキャンアドレスのセットは
、サービスプロセッサ（ＳＶＰ）からの共通バスで行い
、該スキャンアドレスレジスタ（ＳＡＤＲ）のリセット
、及び更新はインタフェース制御装置（ＳＣＩ）からの
専用の制御線で行うようにした本発明のスキャンアドレ
ス制御方式によって達成される。
即ち、本発明によれば、スキャン機能を持つ各装置に、
スキャンアドレスレジスタ（ＳＡＤＲ）を設け、該レジ
スタに対するスキャンアドレスのセットはサービスプロ
セッサ（ＳＶＰ）からの共通ハステ行イ、各装置内の上
記スキャンアドレスレジスタ（ＳＡＤＲ）のりセット、
及びインクリメントはインタフェース制御装置（ＳＣＩ
）からの専用の制御線を用いて行うようにしたものであ
るので、従来必要であったインタフェース制御装置（Ｓ
’Ｃ’ｌ）とスキャン対象の各装置間のスキャンアドレ
スデータ （ＳＡＤＲ）線が削減できると共に、該スキ
ャンアドレス設定の為のデータ幅も共通バスのデータ幅
で良く、当該装置のインタフェース線の数を少なくでき
る効果がある。
スキャンアドレスレジスタ（ＳＡＤＲ）を設け、該レジ
スタに対するスキャンアドレスのセットはサービスプロ
セッサ（ＳＶＰ）からの共通ハステ行イ、各装置内の上
記スキャンアドレスレジスタ（ＳＡＤＲ）のりセット、
及びインクリメントはインタフェース制御装置（ＳＣＩ
）からの専用の制御線を用いて行うようにしたものであ
るので、従来必要であったインタフェース制御装置（Ｓ
’Ｃ’ｌ）とスキャン対象の各装置間のスキャンアドレ
スデータ （ＳＡＤＲ）線が削減できると共に、該スキ
ャンアドレス設定の為のデータ幅も共通バスのデータ幅
で良く、当該装置のインタフェース線の数を少なくでき
る効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例をブロック図で示したもので
、１〜５．１０は第２図で説明したものと同じものであ
り、処理装置（ＣＰｔｌ） ２．記憶装置（ＭＥＭ）３
゜チャネル装置（ＤＣＨ） ４内に設けられているスキ
ャンアドレスレジスタ（ＳＡＤＲ） 、及びインタフェ
ース制御装置（ＳＣＩ） ５からの制御線（インクリメ
ント。
、１〜５．１０は第２図で説明したものと同じものであ
り、処理装置（ＣＰｔｌ） ２．記憶装置（ＭＥＭ）３
゜チャネル装置（ＤＣＨ） ４内に設けられているスキ
ャンアドレスレジスタ（ＳＡＤＲ） 、及びインタフェ
ース制御装置（ＳＣＩ） ５からの制御線（インクリメ
ント。
リセット制御線）が本発明を実施するのに必要な機能ブ
ロックである。
ロックである。
本発明の機能を用いてスキャンイン、スキャンアウト動
作を行う為には、サービスプロセッサ（ＳＶＰ） １か
ら共通バス１０を通して、各装置に設けられているスキ
ャンアドレスレジスタ（ＳＡＤＲ）にスキャンアドレス
がセットされる。
作を行う為には、サービスプロセッサ（ＳＶＰ） １か
ら共通バス１０を通して、各装置に設けられているスキ
ャンアドレスレジスタ（ＳＡＤＲ）にスキャンアドレス
がセットされる。
そして、図示していないスキャンイン線に、当該スキャ
ンアドレスのラッチに対するスキャンインデータを載せ
るか、スキャンアウト線に該ラッチからのデータを読み
出すことにより、スキャンイン、スキャンアウトを実行
することができる。
ンアドレスのラッチに対するスキャンインデータを載せ
るか、スキャンアウト線に該ラッチからのデータを読み
出すことにより、スキャンイン、スキャンアウトを実行
することができる。
該スキャンアドレスレジスタ（ＳＡＤＲ）に対するイン
クリメント、及びリセット信号は、インタフェース制御
装置（ＳＣＩ） ５からの制御線２１を通して送出され
る。
クリメント、及びリセット信号は、インタフェース制御
装置（ＳＣＩ） ５からの制御線２１を通して送出され
る。
従って、本発明を実施すれば、従来インタフェース制御
装置（ＳＣＩ）から各装置に対して設けられていた、ス
キャン対象のラッチの数に対応したビット幅のスキャン
アドレス線が不要となり、サービスプロセッサ（ＳＶＰ
）からの一定のビット幅の共通バスと、各装置に設けら
れているスキャンアドレスレジスタ（ＳＡＤＲ）の内容
をリセット及びインクリメントする為の２本の制御線の
みとなり、各装置内にスキャン対象のラッチの数が増加
しても、当該装置に対するスキャンアドレス制御用のイ
ンタフェース線を増加させる必要がないと云う特徴があ
る。
装置（ＳＣＩ）から各装置に対して設けられていた、ス
キャン対象のラッチの数に対応したビット幅のスキャン
アドレス線が不要となり、サービスプロセッサ（ＳＶＰ
）からの一定のビット幅の共通バスと、各装置に設けら
れているスキャンアドレスレジスタ（ＳＡＤＲ）の内容
をリセット及びインクリメントする為の２本の制御線の
みとなり、各装置内にスキャン対象のラッチの数が増加
しても、当該装置に対するスキャンアドレス制御用のイ
ンタフェース線を増加させる必要がないと云う特徴があ
る。
以上、詳細に説明したように、本発明のスキャンアドレ
ス制御方式は、スキャン機能を持つ各装置に、スキャン
アドレスレジスタ（ＳＡＤＲ）を設け、該レジスタに対
するスキャンアドレスのセットはサービスプロセッサ（
ＳＶＰ）からの共通ハスで行い、各装置内の上記スキャ
ンアドレスレジスタ（Ｓ Ａ、ＯＲ）のりセット及びイ
ンクリメントはインタフェース制御装置（ＳＣＩ）から
の専用の制御線を用いて行うようにしたものであるので
、従来必要であったインタフェース制御装置（ＳＣＩ）
とスキャン対象の各装置間のスキャンアドレスデータ
（ＳＡＤＲ）綿が削減できると共に、該スキャンアドレ
ス設定の為のデータ幅も共通バスのデータ幅で良く、当
該装置のインタフェース線の数を少なくできる効果があ
る。
ス制御方式は、スキャン機能を持つ各装置に、スキャン
アドレスレジスタ（ＳＡＤＲ）を設け、該レジスタに対
するスキャンアドレスのセットはサービスプロセッサ（
ＳＶＰ）からの共通ハスで行い、各装置内の上記スキャ
ンアドレスレジスタ（Ｓ Ａ、ＯＲ）のりセット及びイ
ンクリメントはインタフェース制御装置（ＳＣＩ）から
の専用の制御線を用いて行うようにしたものであるので
、従来必要であったインタフェース制御装置（ＳＣＩ）
とスキャン対象の各装置間のスキャンアドレスデータ
（ＳＡＤＲ）綿が削減できると共に、該スキャンアドレ
ス設定の為のデータ幅も共通バスのデータ幅で良く、当
該装置のインタフェース線の数を少なくできる効果があ
る。
第１図は５本発明の一実施例をブロック図で示した図。
第２図は従来方式による、スキャンアドレス設定方式を
ブロック図で示した図、である。 図面において、 ■はサービスプロセッサ（ＳＶＰ） 。 ２は処理装置（ＣＰＵ）、 ３は記憶装置（Ｍｌｌ
ｉＭ） 。 ４はチャネル装置（ＤＣＨ） 。 ５はインタフェース制御装置（ＳＣＩ）。 ｌＯは共通バス。 ２０はスキャンアドレスデータ（ＳＡＤＲ）線。 ２１はインクリメント、リセット制御線。 をそれぞれ示す。 第１図 芥２図
ブロック図で示した図、である。 図面において、 ■はサービスプロセッサ（ＳＶＰ） 。 ２は処理装置（ＣＰＵ）、 ３は記憶装置（Ｍｌｌ
ｉＭ） 。 ４はチャネル装置（ＤＣＨ） 。 ５はインタフェース制御装置（ＳＣＩ）。 ｌＯは共通バス。 ２０はスキャンアドレスデータ（ＳＡＤＲ）線。 ２１はインクリメント、リセット制御線。 をそれぞれ示す。 第１図 芥２図
Claims (1)
- 少なくとも、処理装置、記憶装置、転送装置と言った複
数の本体装置と、該本体装置を制御するサービスプロセ
ッサ（ＳＶＰ）と、上記本体装置とサービスプロセッサ
（ＳＶＰ）との間のインタフェース制御装置（ＳＣＩ）
とからなり、上記本体装置は複数個のラッチのスキャン
イン、スキャンアウト機能を備えたデータ処理システム
において、各々の装置に、上記各ラッチに割り当てられ
たスキャンアドレスを保持するレジスタ（ＳＡＤＲ）を
設け、該スキャンアドレスレジスタ（ＳＡＤＲ）に対す
るスキャンアドレスのセットは、上記サービスプロセッ
サ（ＳＶＰ）からの共通バスで行い、該スキャンアドレ
スレジスタ（ＳＡＤＲ）のリセット、及び更新はインタ
フェース制御装置（ＳＣＩ）からの専用の制御線で行う
ようにしたことを特徴とするスキャンアドレス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168017A JPS6146534A (ja) | 1984-08-10 | 1984-08-10 | スキヤンアドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168017A JPS6146534A (ja) | 1984-08-10 | 1984-08-10 | スキヤンアドレス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146534A true JPS6146534A (ja) | 1986-03-06 |
Family
ID=15860259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168017A Pending JPS6146534A (ja) | 1984-08-10 | 1984-08-10 | スキヤンアドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146534A (ja) |
-
1984
- 1984-08-10 JP JP59168017A patent/JPS6146534A/ja active Pending
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