JP2948018B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- H—ELECTRICITY
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より詳しくはその電極及び配線層の
形成方法の改良を図ったものに関するものである。
の製造方法に関し、より詳しくはその電極及び配線層の
形成方法の改良を図ったものに関するものである。
【０００２】
【従来の技術】高度情報化社会を実現するための有力な
技術として、半導体集積回路のより一層の高密度化，多
機能化が求められている。このようなシステム側からの
要求を満たすために、半導体集積回路の製造プロセスに
おいても、微細加工技術の改良が精力的に進められてお
り、配線技術においても配線材料の検討や配線構造の改
良が進んでいる。また種々の回路を１枚のウエハ上に形
成してシステムを構成する、いわゆるＷＳＩ(Wafer Sca
le Integration) も多機能化の点から関心を集めてい
る。
技術として、半導体集積回路のより一層の高密度化，多
機能化が求められている。このようなシステム側からの
要求を満たすために、半導体集積回路の製造プロセスに
おいても、微細加工技術の改良が精力的に進められてお
り、配線技術においても配線材料の検討や配線構造の改
良が進んでいる。また種々の回路を１枚のウエハ上に形
成してシステムを構成する、いわゆるＷＳＩ(Wafer Sca
le Integration) も多機能化の点から関心を集めてい
る。
【０００３】一方、配線構造では配線層を上方に積み重
ねて多層化する、いわゆる多層配線構造を採ることで、
デバイスの高速動作，高信頼性及び多機能化を図ってお
り、現在、高集積化デバイスではゲート配線も含めると
４〜６層の多層配線が用いられている。また、ＷＳＩで
はＷＳＩデバイス２枚を互いに電気的接触をとるように
張り合わせることで、さらに高密度化，多機能化を進め
る構造が提案されている。
ねて多層化する、いわゆる多層配線構造を採ることで、
デバイスの高速動作，高信頼性及び多機能化を図ってお
り、現在、高集積化デバイスではゲート配線も含めると
４〜６層の多層配線が用いられている。また、ＷＳＩで
はＷＳＩデバイス２枚を互いに電気的接触をとるように
張り合わせることで、さらに高密度化，多機能化を進め
る構造が提案されている。
【０００４】
【発明が解決しようとする課題】ところで、配線層の多
層化によりデバイス性能は向上するが、表面凹凸の増大
やストレスの増大などの問題により、デバイス作成プロ
セスはより複雑になる。また、より一層の多層化を進め
ることも非常に難しい。一方、上記のような張り合わせ
ＷＳＩデバイスでは、２枚のＷＳＩの回路形成面が互い
に対向するように形成すると、両者を電気的に接続する
ために配線までを揃えて形成する必要があり、このた
め、通常は、２枚のＷＳＩの回路形成面が同一方向を向
くように張り合わせるが、このようにすると、図４(a)
に示すように最終的に電極を形成する場所が限られてし
まい、２枚のウエハＷＳＩ１，ＷＳＩ２のうち１枚は他
方のウエハに電極３０が形成できるようにその径を小さ
くする等の加工が必要となる。また、図４(b) は１枚の
ウエハＷＳＩ１の上に複数のチップＣ１〜Ｃ４を張り合
わせることにより、高密度化，多機能化を図ったもので
あるが、図４(a) と同様に、最終的に電極を形成する場
所が限られてしまう。
層化によりデバイス性能は向上するが、表面凹凸の増大
やストレスの増大などの問題により、デバイス作成プロ
セスはより複雑になる。また、より一層の多層化を進め
ることも非常に難しい。一方、上記のような張り合わせ
ＷＳＩデバイスでは、２枚のＷＳＩの回路形成面が互い
に対向するように形成すると、両者を電気的に接続する
ために配線までを揃えて形成する必要があり、このた
め、通常は、２枚のＷＳＩの回路形成面が同一方向を向
くように張り合わせるが、このようにすると、図４(a)
に示すように最終的に電極を形成する場所が限られてし
まい、２枚のウエハＷＳＩ１，ＷＳＩ２のうち１枚は他
方のウエハに電極３０が形成できるようにその径を小さ
くする等の加工が必要となる。また、図４(b) は１枚の
ウエハＷＳＩ１の上に複数のチップＣ１〜Ｃ４を張り合
わせることにより、高密度化，多機能化を図ったもので
あるが、図４(a) と同様に、最終的に電極を形成する場
所が限られてしまう。
【０００５】この発明は、上記のような従来のものの問
題点を解消するためになされたもので、配線の自由度が
大きく、電極を形成する場所の制限がなくなり、かつ容
易に多層化を図れる半導体装置およびその製造方法を提
供することを目的とする。
題点を解消するためになされたもので、配線の自由度が
大きく、電極を形成する場所の制限がなくなり、かつ容
易に多層化を図れる半導体装置およびその製造方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、単層の能動層を有する半導体デバイスと、この半
導体デバイスの表面に配設されて半導体デバイスに電気
的に接続される第１の配線層と、半導体デバイスの表面
側の第１の配線層表面上に配設されて第１の配線層に電
気的に接続する第２の配線層と、半導体デバイスの裏面
に配設されて半導体デバイスに電気的に接続される第３
の配線層と、半導体デバイスの裏面側の前記第３の配線
層表面上に配設されて第３の配線層に電気的に接続する
第４の配線層と、第２の配線層表面上または第４の配線
層表面上に絶縁膜を介して配設された支持基板とを備え
たものである。
置は、単層の能動層を有する半導体デバイスと、この半
導体デバイスの表面に配設されて半導体デバイスに電気
的に接続される第１の配線層と、半導体デバイスの表面
側の第１の配線層表面上に配設されて第１の配線層に電
気的に接続する第２の配線層と、半導体デバイスの裏面
に配設されて半導体デバイスに電気的に接続される第３
の配線層と、半導体デバイスの裏面側の前記第３の配線
層表面上に配設されて第３の配線層に電気的に接続する
第４の配線層と、第２の配線層表面上または第４の配線
層表面上に絶縁膜を介して配設された支持基板とを備え
たものである。
【０００７】また、この発明に係る半導体装置は、上記
の半導体装置において、種々の回路をウエハ上に形成し
てシステムを構成するＷＳＩに用いたことを特徴とする
ものである。
の半導体装置において、種々の回路をウエハ上に形成し
てシステムを構成するＷＳＩに用いたことを特徴とする
ものである。
【０００８】また、半導体基板表面に絶縁膜を介して形
成された半導体層の主面に半導体デバイスを形成する工
程と、半導体デバイスを形成した後、当該デバイスの主
面側に第１の層間絶縁膜を介して第１の配線層を形成す
る工程と、前記第１の配線層上に第２の層間絶縁膜を介
して支持基板を接合する工程と、半導体基板を除去して
絶縁膜を露出させる工程と、半導体デバイスの電気的接
触をとるための接続孔を絶縁膜に形成する工程と、絶縁
膜の露出面上に前記接続孔を介して前記半導体デバイス
に電気的に接続する第２の配線層もしくは電極を形成す
る工程と、第２の配線層上に第３の層間絶縁膜を介して
第３の配線層を形成する工程とを含むことを特徴とする
ものである。
成された半導体層の主面に半導体デバイスを形成する工
程と、半導体デバイスを形成した後、当該デバイスの主
面側に第１の層間絶縁膜を介して第１の配線層を形成す
る工程と、前記第１の配線層上に第２の層間絶縁膜を介
して支持基板を接合する工程と、半導体基板を除去して
絶縁膜を露出させる工程と、半導体デバイスの電気的接
触をとるための接続孔を絶縁膜に形成する工程と、絶縁
膜の露出面上に前記接続孔を介して前記半導体デバイス
に電気的に接続する第２の配線層もしくは電極を形成す
る工程と、第２の配線層上に第３の層間絶縁膜を介して
第３の配線層を形成する工程とを含むことを特徴とする
ものである。
【０００９】
【００１０】
【作用】この発明における半導体装置においては、半導
体デバイスの主面側および裏面側のそれぞれの側に、半
導体デバイスに電気的に接続する配線層と、この配線層
に電気的に接続するさらに異なる配線層が形成されてい
るため、半導体デバイスに対して確実かつ高速に電圧を
加えることができるとともに、半導体デバイスの両面
で、ウエハ反りやストレスを相殺し、層間膜や半導体デ
バイスのクラック等を防止できる。
体デバイスの主面側および裏面側のそれぞれの側に、半
導体デバイスに電気的に接続する配線層と、この配線層
に電気的に接続するさらに異なる配線層が形成されてい
るため、半導体デバイスに対して確実かつ高速に電圧を
加えることができるとともに、半導体デバイスの両面
で、ウエハ反りやストレスを相殺し、層間膜や半導体デ
バイスのクラック等を防止できる。
【００１１】さらに、半導体デバイスの間に挟まれた部
分に多層配線もしくは電極が形成されており、ＷＳＩデ
バイスが高密度化かつ多機能化されるという効果を奏す
る。
分に多層配線もしくは電極が形成されており、ＷＳＩデ
バイスが高密度化かつ多機能化されるという効果を奏す
る。
【００１２】また、この発明に係る半導体装置の製造方
法においては、絶縁膜を介して半導体基板上に形成され
た半導体層主面の半導体デバイスの表面上に多層配線を
形成した後、半導体基板を除去して絶縁膜を露出させ、
この絶縁膜を介して半導体デバイスに電気的に接続する
多層配線層を形成しているので、半導体デバイスの表面
および裏面の両方に、半導体デバイスに電気的に接続す
る多層配線もしくは電極を形成することができる。
法においては、絶縁膜を介して半導体基板上に形成され
た半導体層主面の半導体デバイスの表面上に多層配線を
形成した後、半導体基板を除去して絶縁膜を露出させ、
この絶縁膜を介して半導体デバイスに電気的に接続する
多層配線層を形成しているので、半導体デバイスの表面
および裏面の両方に、半導体デバイスに電気的に接続す
る多層配線もしくは電極を形成することができる。
【００１３】
【００１４】
【実施例】実施例１ 以下、この発明の一実施例を工程断面図に基づいて説明
する。図１(a) は本発明の一実施例による半導体装置が
形成される半導体基板を説明するもので、半導体基板１
上に絶縁体層２を介して半導体層３が形成された、いわ
ゆるＳＯＩ基板である。本実施例においては、ＳＯＩ基
板であればその製法によらず同様な効果が期待できる
が、ここではＳＯＩ基板としてＳＩＭＯＸ(Separation
by Implated Oxygen) ウエハを例に取る。このＳＩＭＯ
Ｘウエハは例えば０．５ｍｍの厚さで形成されたシリコ
ン基板１上に絶縁体層（二酸化シリコン）２が約０．５
μｍの厚さで、その上にシリコン単結晶膜３が約０．１
μｍの厚さでそれぞれ形成されている。
する。図１(a) は本発明の一実施例による半導体装置が
形成される半導体基板を説明するもので、半導体基板１
上に絶縁体層２を介して半導体層３が形成された、いわ
ゆるＳＯＩ基板である。本実施例においては、ＳＯＩ基
板であればその製法によらず同様な効果が期待できる
が、ここではＳＯＩ基板としてＳＩＭＯＸ(Separation
by Implated Oxygen) ウエハを例に取る。このＳＩＭＯ
Ｘウエハは例えば０．５ｍｍの厚さで形成されたシリコ
ン基板１上に絶縁体層（二酸化シリコン）２が約０．５
μｍの厚さで、その上にシリコン単結晶膜３が約０．１
μｍの厚さでそれぞれ形成されている。
【００１５】図１(b) は図１(a) のシリコン単結晶膜３
にデバイスを形成した様子を示している。この図１(b)
において、４はリン，砒素，ボロン等がドープされた不
純物層であり、例えば１０００〜３０００オングストロ
ーム程度の厚さで形成されている。５は層間絶縁膜であ
り、ここではＣＶＤ法による酸化膜が例えば２０００〜
３０００オングストローム程度の厚さで形成されてい
る。６，７は配線で、ここではポリシリコンにより約３
０００オングストローム程度の厚さで形成されている。
にデバイスを形成した様子を示している。この図１(b)
において、４はリン，砒素，ボロン等がドープされた不
純物層であり、例えば１０００〜３０００オングストロ
ーム程度の厚さで形成されている。５は層間絶縁膜であ
り、ここではＣＶＤ法による酸化膜が例えば２０００〜
３０００オングストローム程度の厚さで形成されてい
る。６，７は配線で、ここではポリシリコンにより約３
０００オングストローム程度の厚さで形成されている。
【００１６】次に、図１(c) に示すように、デバイスの
表面に常圧ＣＶＤ法等により絶縁膜（ＢＰＳＧ）１２を
形成し、その表面を平坦化した後、約０．５ｍｍ厚の支
持基板（シリコンウエハあるいはガラス基板）１１を張
り付ける。絶縁膜の平坦化は研磨や熱処理により行な
い、張り付けは平坦化の際の熱処理と同時に、あるいは
研磨の後の熱処理により行なうが、ここで支持基板の張
りつけは既に形成しているデバイスの特性を損ねないよ
うに注意する必要がある。即ち、デバイスの配線層がポ
リシリコンや高融点金属、あるいはシリコンと高融点金
属の化合物で形成されている場合には、通常のデバイス
プロセスの処理温度内であれば特に問題はない。しか
し、配線にアルミ等の金属を用いた場合には処理温度を
高くできない。例えば、アルミの場合はシリコンとの共
晶点が約６００℃であるため、それより低い温度で処理
しなければならなくなる。
表面に常圧ＣＶＤ法等により絶縁膜（ＢＰＳＧ）１２を
形成し、その表面を平坦化した後、約０．５ｍｍ厚の支
持基板（シリコンウエハあるいはガラス基板）１１を張
り付ける。絶縁膜の平坦化は研磨や熱処理により行な
い、張り付けは平坦化の際の熱処理と同時に、あるいは
研磨の後の熱処理により行なうが、ここで支持基板の張
りつけは既に形成しているデバイスの特性を損ねないよ
うに注意する必要がある。即ち、デバイスの配線層がポ
リシリコンや高融点金属、あるいはシリコンと高融点金
属の化合物で形成されている場合には、通常のデバイス
プロセスの処理温度内であれば特に問題はない。しか
し、配線にアルミ等の金属を用いた場合には処理温度を
高くできない。例えば、アルミの場合はシリコンとの共
晶点が約６００℃であるため、それより低い温度で処理
しなければならなくなる。
【００１７】本実施例では絶縁膜として、ＢＰＳＧ１２
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。絶縁体層２にデ
バイス層（配線層を含む）へ電気的接触を取るための接
続孔を形成する際に、デバイス層を形成するときに使用
した位置合わせマークが絶縁体層（ガラス）２を透過し
てその裏面から見えるため、これをを用いて位置合わせ
を行なうことができるため、パターン合わせ精度も高
い。また裏面側は平坦であるため、通常のプロセスを用
いてより高次の多層化が可能である。
のリフローを用いた張りつけ方法を示しているが、この
他の絶縁膜をはさんでポリシリコンを堆積しこれを研磨
で平坦にした後、支持基板に張りつける方法なども考え
られる。またアルミ等の金属配線を用いている場合に
は、ポリイミドなどの樹脂により接着することも考えら
れる。このように支持基板を張りつけた後、図１(d) の
ようにシリコン基板１を除去して絶縁体層２を露出させ
る。シリコン基板１の除去は研磨や化学処理を用いて行
えばよい。このように絶縁体層２が露出されれば、図１
(e) のようにＣＶＤ酸化膜や常圧ＣＶＤ法によるＢＰＳ
Ｇ膜により層間絶縁膜１３，１４を３０００〜４０００
オングストロームの厚さに形成して容易に裏面側に配線
層１６，１７を形成することができる。絶縁体層２にデ
バイス層（配線層を含む）へ電気的接触を取るための接
続孔を形成する際に、デバイス層を形成するときに使用
した位置合わせマークが絶縁体層（ガラス）２を透過し
てその裏面から見えるため、これをを用いて位置合わせ
を行なうことができるため、パターン合わせ精度も高
い。また裏面側は平坦であるため、通常のプロセスを用
いてより高次の多層化が可能である。
【００１８】実施例２ ＳＯＩにＭＯＳＦＥＴを形成した場合、基板浮遊効果に
より電流特性にキンクが発生したり耐圧が低くなるとい
う問題がある。これを解決するには基板部を接地すれば
よい。これは図２に示すようにシリコン基板１を除去し
て絶縁体層２を露出させ、絶縁体層２の所要箇所、即ち
シリコン単結晶層３に相当する箇所を開口して配線１６
を形成し、これを所定の電位に接続することにより容易
に実現できる。また、裏面の基板を除去する際の支持基
板の張りつけに接着剤を用い、裏面配線を行った後、別
の支持基板を裏面側に張りつけ表面側の支持基板を除去
するというプロセスフローも考えられる。
より電流特性にキンクが発生したり耐圧が低くなるとい
う問題がある。これを解決するには基板部を接地すれば
よい。これは図２に示すようにシリコン基板１を除去し
て絶縁体層２を露出させ、絶縁体層２の所要箇所、即ち
シリコン単結晶層３に相当する箇所を開口して配線１６
を形成し、これを所定の電位に接続することにより容易
に実現できる。また、裏面の基板を除去する際の支持基
板の張りつけに接着剤を用い、裏面配線を行った後、別
の支持基板を裏面側に張りつけ表面側の支持基板を除去
するというプロセスフローも考えられる。
【００１９】このように、上記実施例１，２によれば、
半導体デバイスの主面側と裏面側の両面にパターニング
された配線層を形成することができ、配線の自由度の向
上や多層化が容易に達成できる。
半導体デバイスの主面側と裏面側の両面にパターニング
された配線層を形成することができ、配線の自由度の向
上や多層化が容易に達成できる。
【００２０】実施例３ 本実施例によるＷＳＩの電極形成方法を説明する。図３
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜の任意の場所に
コンタクトホールを開口し、電極部３０あるいは配線層
を形成する。これを電極形成面からみると、図３(d) の
ようにウエハ上の任意の場所に電極を形成でき、電極お
よび配線層形成の自由度が大幅に向上する。本実施例で
はＢウエハとしてバルクシリコンを用いたが、これがＳ
ＯＩ基板でもなんの問題も生じない。逆にＢウエハをＳ
ＯＩ基板にすることで、配線の自由度をさらに上げるこ
とも可能である。また以上の説明では、ウエハスケール
での実施例を説明したが、これはチップレベルで２枚を
張り合わせたものについても適用できることは言うまで
もない。
(a) は張り合わせる前の２枚のＷＳＩを示している。そ
れぞれのＡウエハ，Ｂウエハには各種の回路が形成され
ており、また配線層も形成されているが、ここではウエ
ハ上のバンプ２０だけを示している。なおこのバンプが
それぞれの回路の配線に接続されていることはいうまで
もない。ＡウエハはＳＯＩ基板に形成したもので、Ｂウ
エハは通常のバルクシリコンに形成したものである。そ
れぞれのウエハは張り合わせ時にお互いに電気的接触が
取れるようにバンプ２０を形成している。このバンプ２
０は少なくとも一方の側のウエハに形成されるものをイ
ンジウムや半田等の低融点金属で形成しておき、Ａウエ
ハ，Ｂウエハを赤外線露光器により位置合わせし、これ
を熱処理して張り合わせた後、図３(b) のようにＡウエ
ハの裏面側のシリコン基板を絶縁体膜が露出するまで除
去する。次に図３(c) のように絶縁体膜の任意の場所に
コンタクトホールを開口し、電極部３０あるいは配線層
を形成する。これを電極形成面からみると、図３(d) の
ようにウエハ上の任意の場所に電極を形成でき、電極お
よび配線層形成の自由度が大幅に向上する。本実施例で
はＢウエハとしてバルクシリコンを用いたが、これがＳ
ＯＩ基板でもなんの問題も生じない。逆にＢウエハをＳ
ＯＩ基板にすることで、配線の自由度をさらに上げるこ
とも可能である。また以上の説明では、ウエハスケール
での実施例を説明したが、これはチップレベルで２枚を
張り合わせたものについても適用できることは言うまで
もない。
【００２１】このように、上記実施例３によれば、ウエ
ハは張り合わせた後からウエハ上の任意の場所に電極を
形成することができるので、多機能，高集積のＷＳＩデ
バイスを容易に実現できる効果がある。
ハは張り合わせた後からウエハ上の任意の場所に電極を
形成することができるので、多機能，高集積のＷＳＩデ
バイスを容易に実現できる効果がある。
【００２２】この発明に係る半導体装置によれば、半導
体デバイスの主面側および裏面側のそれぞれの側に、半
導体デバイスに電気的に接続する配線層と、この配線層
に電気的に接続するさらに異なる配線層が形成されてい
るため、半導体デバイスに対して確実かつ高速に電圧を
加えることができ、半導体デバイスの機能や性能そのも
のを向上させることができるとともに、半導体デバイス
の両面でウエハ反りやストレスを相殺し、層間膜や半導
体デバイスのクラック等を防止できるため、半導体デバ
イスの信頼性が向上するという効果を奏する。
体デバイスの主面側および裏面側のそれぞれの側に、半
導体デバイスに電気的に接続する配線層と、この配線層
に電気的に接続するさらに異なる配線層が形成されてい
るため、半導体デバイスに対して確実かつ高速に電圧を
加えることができ、半導体デバイスの機能や性能そのも
のを向上させることができるとともに、半導体デバイス
の両面でウエハ反りやストレスを相殺し、層間膜や半導
体デバイスのクラック等を防止できるため、半導体デバ
イスの信頼性が向上するという効果を奏する。
【００２３】さらに、半導体デバイスの間に挟まれた部
分に多層配線もしくは電極が形成されており、ＷＳＩデ
バイスが高密度化かつ多機能化されるという効果を奏す
る。
分に多層配線もしくは電極が形成されており、ＷＳＩデ
バイスが高密度化かつ多機能化されるという効果を奏す
る。
【００２４】また、この発明に係る半導体装置の製造方
法においては、絶縁膜を介して半導体基板上に形成され
た半導体層主面の半導体デバイスの表面上に多層配線を
形成した後、半導体基板を除去して絶縁膜を露出させ、
この絶縁膜を介して半導体デバイスに電気的に接続する
多層配線層を形成しているので、半導体デバイスの表面
および裏面の両方に、半導体デバイスに電気的に接続す
る多層配線もしくは電極を形成することができる。それ
によって、半導体デバイスに対して確実かつ高速に電圧
を加えることができ、半導体デバイスの機能や性能その
ものが向上した半導体装置をえることができるととも
に、半導体デバイスの両面でウエハ反りやストレスを相
殺し、層間膜や半導体デバイスのクラック等を防止し
て、信頼性の向上した半導体装置の製造方法を得ること
ができる。
法においては、絶縁膜を介して半導体基板上に形成され
た半導体層主面の半導体デバイスの表面上に多層配線を
形成した後、半導体基板を除去して絶縁膜を露出させ、
この絶縁膜を介して半導体デバイスに電気的に接続する
多層配線層を形成しているので、半導体デバイスの表面
および裏面の両方に、半導体デバイスに電気的に接続す
る多層配線もしくは電極を形成することができる。それ
によって、半導体デバイスに対して確実かつ高速に電圧
を加えることができ、半導体デバイスの機能や性能その
ものが向上した半導体装置をえることができるととも
に、半導体デバイスの両面でウエハ反りやストレスを相
殺し、層間膜や半導体デバイスのクラック等を防止し
て、信頼性の向上した半導体装置の製造方法を得ること
ができる。
【００２５】また、この発明に係る半導体装置の製造方
法においては、半導体基板の主面に形成された半導体デ
バイスに電気的に接続する多層配線を形成する工程と、
半導体基板主面に絶縁膜を介して形成された半導体デバ
イスに電気的に接続する多層配線層を形成する工程と、
これらの半導体基板の主面同士を貼り合わせて相互に電
気的接触を取り、上記絶縁膜を介して半導体デバイスが
形成されている半導体基板を絶縁膜が露出するまで除去
して半導体基板に電気的に接続する配線層もしくは電極
を形成するための接続孔を形成しているので、２つの半
導体デバイスに挟まれた部分で多層配線を実現すること
ができ、高密度化かつ多機能化されたＷＳＩデバイスを
形成することができる。
法においては、半導体基板の主面に形成された半導体デ
バイスに電気的に接続する多層配線を形成する工程と、
半導体基板主面に絶縁膜を介して形成された半導体デバ
イスに電気的に接続する多層配線層を形成する工程と、
これらの半導体基板の主面同士を貼り合わせて相互に電
気的接触を取り、上記絶縁膜を介して半導体デバイスが
形成されている半導体基板を絶縁膜が露出するまで除去
して半導体基板に電気的に接続する配線層もしくは電極
を形成するための接続孔を形成しているので、２つの半
導体デバイスに挟まれた部分で多層配線を実現すること
ができ、高密度化かつ多機能化されたＷＳＩデバイスを
形成することができる。
【図１】本発明の一実施例による工程断面図である。
【図２】本発明の他の実施例を示す図である。
【図３】本発明の他の実施例による半導体装置を示す図
である。
である。
【図４】従来例の半導体装置を示す図である。
１ シリコン基板 ２ 絶縁体膜（二酸化シリコン） ３ シリコン単結晶膜 ３′ デバイス装置 ４ 不純物層 ５ 層間絶縁膜 ６ 配線１ ７ 配線２ １１ 支持基板 １２ ＢＰＳＧ １３ 層間絶縁膜２ １４ 層間絶縁膜３ １６ 配線３ １７ 配線４ ２０ バンプ ３０ 電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/00 301 H01L 21/3205 H01L 21/336 H01L 27/12 H01L 29/786
Claims (3)
- 【請求項１】 単層の能動層を有する半導体デバイス
と、 この半導体デバイスの表面に配設されて前記半導体デバ
イスに電気的に接続される第１の配線層と、 前記半導体デバイスの表面側の前記第１の配線層表面上
に配設されて、前記第１の配線層に電気的に接続する第
２の配線層と、 前記半導体デバイスの裏面に配設されて前記半導体デバ
イスに電気的に接続される第３の配線層と、 前記半導体デバイスの裏面側の前記第３の配線層表面上
に配設されて、前記第３の配線層に電気的に接続する第
４の配線層と、 前記第２の配線層表面上または前記第４の配線層 表面上
に絶縁膜を介して配設された支持基板とを備えた半導体
装置。 - 【請求項２】 請求項１に記載の半導体装置において、 種々の回路をウエハ上に形成してシステムを構成するＷ
ＳＩに用いたことを特徴とする半導体装置。 - 【請求項３】 半導体基板表面に絶縁膜を介して形成さ
れた半導体層の主面に半導体デバイスを形成する工程
と、 上記半導体デバイスを形成した後、当該デバイスの主面
側に第１の層間絶縁膜を介して第１の配線層を形成する
工程と、 前記第１の配線層上に第２の層間絶縁膜を介して支持基
板を接合する工程と、 上記半導体基板を除去して上記絶縁膜を露出させる工程
と、 上記半導体デバイスの電気的接触をとるための接続孔を
上記絶縁膜に形成する工程と、 上記絶縁膜の露出面上に前記接続孔を介して前記半導体
デバイスに電気的に接続する第２の配線層もしくは電極
を形成する工程と、 上記第２の配線層上に第３の層間絶縁膜を介して第３の
配線層を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
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|---|---|---|---|
| JP4092080A JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092080A JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
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|---|---|
| JPH05267563A JPH05267563A (ja) | 1993-10-15 |
| JP2948018B2 true JP2948018B2 (ja) | 1999-09-13 |
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ID=14044472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092080A Expired - Fee Related JP2948018B2 (ja) | 1992-03-17 | 1992-03-17 | 半導体装置およびその製造方法 |
Country Status (1)
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-
1992
- 1992-03-17 JP JP4092080A patent/JP2948018B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH05267563A (ja) | 1993-10-15 |
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