JPH02285645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02285645A JPH02285645A JP10835789A JP10835789A JPH02285645A JP H02285645 A JPH02285645 A JP H02285645A JP 10835789 A JP10835789 A JP 10835789A JP 10835789 A JP10835789 A JP 10835789A JP H02285645 A JPH02285645 A JP H02285645A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置、特にガリウム砒素電界効果トランジスタ（
ＧａＡｓ ＦＥＴ ）の製造方法に関し、高出力又は低
ノイズの高周波素子を提供することを目的とし、 半導体基板上に絶縁膜及びスペーサ膜を形成する工程と
、該スペーサ膜及び絶縁膜をドライエツチングにより部
分的に除去して開孔部を形成する工程と、該開孔部内及
び該開孔部の縁部分のみを覆う高融点金属又はそのシリ
サイドの層よりなる電極を形成する工程と、該電極が形
成された前記半導体基板を加熱して該半導体基板が前記
ドライエツチングで受けた損傷を回復させる工程と、そ
の後前記絶縁膜上のスペーサ膜をウェットエツチングに
より除去する工程を有するように構成する。
ＧａＡｓ ＦＥＴ ）の製造方法に関し、高出力又は低
ノイズの高周波素子を提供することを目的とし、 半導体基板上に絶縁膜及びスペーサ膜を形成する工程と
、該スペーサ膜及び絶縁膜をドライエツチングにより部
分的に除去して開孔部を形成する工程と、該開孔部内及
び該開孔部の縁部分のみを覆う高融点金属又はそのシリ
サイドの層よりなる電極を形成する工程と、該電極が形
成された前記半導体基板を加熱して該半導体基板が前記
ドライエツチングで受けた損傷を回復させる工程と、そ
の後前記絶縁膜上のスペーサ膜をウェットエツチングに
より除去する工程を有するように構成する。
本発明は、半導体装置、特にガリウム砒素電界効果トラ
ンジスタ（ＧａＡｓ ＦＥＴ ）の製造方法に関する。
ンジスタ（ＧａＡｓ ＦＥＴ ）の製造方法に関する。
電子移動度がシリコンより５〜６倍高いガリウム砒素を
用いた電界効果トランジスタは、シリコンでは実現困難
な周波数帯用の高周波素子が開発され、実用化している
が、更に高出力化、低ノイズ化等の性能向上が望まれて
いる。
用いた電界効果トランジスタは、シリコンでは実現困難
な周波数帯用の高周波素子が開発され、実用化している
が、更に高出力化、低ノイズ化等の性能向上が望まれて
いる。
第２図（ａ）〜（ｉ）は、従来技術に基づ（ＧａＡｓ
ＦＥＴの製造方法の代表例の説明図である。
ＦＥＴの製造方法の代表例の説明図である。
第２図（ａ）において、１はＧａＡｓの基板であり、そ
の上面にはＳｉ３Ｎ４の表面保護膜２、及びＳｉＯ□の
スペーサ３が形成されている。これらにゲート電極用開
孔部を設けた状態を第２図（ｂ）に示す。
の上面にはＳｉ３Ｎ４の表面保護膜２、及びＳｉＯ□の
スペーサ３が形成されている。これらにゲート電極用開
孔部を設けた状態を第２図（ｂ）に示す。
この開孔部はスペーサ３の表面にフォトレジスト４を塗
布した後パターニングし、このフォトレジスト４をマス
クとしてドライエツチング法によりスペーサ３及び表面
保護膜２を除去することにより得られる。
布した後パターニングし、このフォトレジスト４をマス
クとしてドライエツチング法によりスペーサ３及び表面
保護膜２を除去することにより得られる。
次にフォトレジスト４を除去した後、第２図（ｃ）に示
すように例えばスパッタリング法によりタングステンシ
リサイド（ＷＳｉｘ 、Ｘは例えば０．６）等の高融点
金属のシリサイド層５を形成する。その後、前述のドラ
イエツチングやスパッタリングによるＧａＡｓ基板１の
ダメージを除去するためのアニールを行う。
すように例えばスパッタリング法によりタングステンシ
リサイド（ＷＳｉｘ 、Ｘは例えば０．６）等の高融点
金属のシリサイド層５を形成する。その後、前述のドラ
イエツチングやスパッタリングによるＧａＡｓ基板１の
ダメージを除去するためのアニールを行う。
次に第２図（ｄ）に示すように、シリサイド層５の上に
フォトレジスト７を塗布した後パクーニングし、電解め
っき法により金をシリサイド層５の上に付着せしめ、丁
字形断面を持つゲート上部電極８を形成する。その後フ
ォトレジスト７を除去し、ゲート上部電極８をマスクと
してドライエツチング法によりシリサイド層５の不要部
分を除去すると第２図（ｅ）に示すようにになり、残っ
たシリサイド層５はゲート下部電極５Ａとなる。
フォトレジスト７を塗布した後パクーニングし、電解め
っき法により金をシリサイド層５の上に付着せしめ、丁
字形断面を持つゲート上部電極８を形成する。その後フ
ォトレジスト７を除去し、ゲート上部電極８をマスクと
してドライエツチング法によりシリサイド層５の不要部
分を除去すると第２図（ｅ）に示すようにになり、残っ
たシリサイド層５はゲート下部電極５Ａとなる。
第２図（ｆ）〜（ｈ）はソース電極及びドレイン電極形
成工程である。先ずフォトレジスト９を塗布した後パタ
ーニングし、蒸着法により電極材料（ＡｕＧｅ／＾Ｕ）
を全面に付着せしめ、次にフォトレジスト９を除去しく
同時にフォトレジスト９上の電極材料１０も除去される
）、その後合金化を目的とした加熱を行ってソース電極
１０＾とドレイン電極１０Ｂとが出来上がる。
成工程である。先ずフォトレジスト９を塗布した後パタ
ーニングし、蒸着法により電極材料（ＡｕＧｅ／＾Ｕ）
を全面に付着せしめ、次にフォトレジスト９を除去しく
同時にフォトレジスト９上の電極材料１０も除去される
）、その後合金化を目的とした加熱を行ってソース電極
１０＾とドレイン電極１０Ｂとが出来上がる。
最後にスペーサ３をウェットエツチング法（ＨＦ＋Ｎ１
１４Ｆ液を使用）により除去して全工程を終わる。
１４Ｆ液を使用）により除去して全工程を終わる。
この状態を第２図（ｉ）に示す。
ところがこのスペーサ３を除去する際、スペーサ３だけ
でなくゲート下部電極５Ａが底部を残して他は脱落し、
更に基板１にノツチ（第２図（ｉ）に矢印で示す）を生
ずる。このノツチはドレインからソースへの電流の通路
に位置するため、飽和ドレイン電流及び相互コンダクタ
ンスが劣化するという問題があった。
でなくゲート下部電極５Ａが底部を残して他は脱落し、
更に基板１にノツチ（第２図（ｉ）に矢印で示す）を生
ずる。このノツチはドレインからソースへの電流の通路
に位置するため、飽和ドレイン電流及び相互コンダクタ
ンスが劣化するという問題があった。
本発明は、このようなノツチの発生を防ぎ、ノツチによ
る性能劣化を避ける半導体装置の製造方法を提供す名こ
とを目的とする。
る性能劣化を避ける半導体装置の製造方法を提供す名こ
とを目的とする。
この目的は、本発明によれば、半導体基板上に絶縁膜及
びスペーサ膜を形成する工程と、該スペーサ膜及び絶縁
膜をドライエツチングにより部分的に除去して開孔部を
形成する工程と、該開孔部内及び該開孔部の縁部分のみ
を覆う高融点金属又はそのシリサイドの層よりなる電極
を形成する工程と、該電極が形成された前記半導体基板
を加熱して該半導体基板が前記ドライエツチングで受け
た損傷を回復させる工程と、その後前記絶縁膜上のスペ
ーサ膜をウェットエツチングにより除去する工程を有す
る半導体装置の製造方法とすることで、達成される。
びスペーサ膜を形成する工程と、該スペーサ膜及び絶縁
膜をドライエツチングにより部分的に除去して開孔部を
形成する工程と、該開孔部内及び該開孔部の縁部分のみ
を覆う高融点金属又はそのシリサイドの層よりなる電極
を形成する工程と、該電極が形成された前記半導体基板
を加熱して該半導体基板が前記ドライエツチングで受け
た損傷を回復させる工程と、その後前記絶縁膜上のスペ
ーサ膜をウェットエツチングにより除去する工程を有す
る半導体装置の製造方法とすることで、達成される。
前述のノツチは、薄く全面に形成される下部電極用の高
融点金属シリサイド層が熱処理の際にスペーサとの熱膨
張率の差により開孔部の上下縁部分に大きな内部応力が
加わる等して微細なりラックが発生、成長し、スペーサ
除去によってスペーサに接していた部分が脱落し、露出
したＧａＡｓ等の半導体基板がエツチング液に浸食され
て発生するものである。然るに本発明による製造方法で
は、開孔部及び開孔部の縁部分のみを覆う下部電極を形
成した後に熱処理を施すため、下部電極とスペーサとの
接触面積が小さいので下部電極の縁部分に加わる応力も
小さく、クラックの発生、成長は少ないのでスペーサ除
去の際に脱落する事はない。
融点金属シリサイド層が熱処理の際にスペーサとの熱膨
張率の差により開孔部の上下縁部分に大きな内部応力が
加わる等して微細なりラックが発生、成長し、スペーサ
除去によってスペーサに接していた部分が脱落し、露出
したＧａＡｓ等の半導体基板がエツチング液に浸食され
て発生するものである。然るに本発明による製造方法で
は、開孔部及び開孔部の縁部分のみを覆う下部電極を形
成した後に熱処理を施すため、下部電極とスペーサとの
接触面積が小さいので下部電極の縁部分に加わる応力も
小さく、クラックの発生、成長は少ないのでスペーサ除
去の際に脱落する事はない。
従ってエツチング液がＧａＡｓ等の半導体基板に触れる
こともないため、ノツチは発生しない。
こともないため、ノツチは発生しない。
本発明に基づく半導体装置（ＧａＡｓ ＦＥＴ）の一実
施例を第１図（ａ）〜（ｊ）により説明する。
施例を第１図（ａ）〜（ｊ）により説明する。
第１図（ａ）において、１はＧａＡｓの基板であり、絶
縁性ＧａＡｓ ｌａの上に半絶縁性ＧａＡｓ （バッフ
ァ層）１ｂ、更にその上に厚さ例えば１５０人のｎ形半
導体ＧａＡｓ （活性層）ｌｃが積層されている。２は
基板１の表面を保護するための表面保護膜で、約１゜０
００人のＳｉ、Ｎ４膜である。３はスペーサであり、約
３，０００人のＳｉＯ□膜である。これにゲート長約４
゜０００人、ゲート幅約１８０μｍとするゲート電極用
開孔部を設けた状態を第１図（ｂ）に示す。この開孔部
はスペーサ３の表面にフォＩ・レジスト４を塗布した後
パターニングし、このフォトレジスト４をマスクとして
ドライエツチング法によりスペーサ３及び表面保護膜２
を除去することにより得られる。ドライエツチング法と
しては例えばＣＦ４＋ＣＦ．ガスよりなるプラズマエツ
チングを用いる。
縁性ＧａＡｓ ｌａの上に半絶縁性ＧａＡｓ （バッフ
ァ層）１ｂ、更にその上に厚さ例えば１５０人のｎ形半
導体ＧａＡｓ （活性層）ｌｃが積層されている。２は
基板１の表面を保護するための表面保護膜で、約１゜０
００人のＳｉ、Ｎ４膜である。３はスペーサであり、約
３，０００人のＳｉＯ□膜である。これにゲート長約４
゜０００人、ゲート幅約１８０μｍとするゲート電極用
開孔部を設けた状態を第１図（ｂ）に示す。この開孔部
はスペーサ３の表面にフォＩ・レジスト４を塗布した後
パターニングし、このフォトレジスト４をマスクとして
ドライエツチング法によりスペーサ３及び表面保護膜２
を除去することにより得られる。ドライエツチング法と
しては例えばＣＦ４＋ＣＦ．ガスよりなるプラズマエツ
チングを用いる。
次にフォトレジスト４を除去した後、第１図（Ｃ）に示
すようにスパッタリング法によりシリサイド層５を形成
する。これは約１ 、 ５００人のタングステンシリサ
イド（ＷＳｉＸ 、ｘは例えば０．６） 膜である。
すようにスパッタリング法によりシリサイド層５を形成
する。これは約１ 、 ５００人のタングステンシリサ
イド（ＷＳｉＸ 、ｘは例えば０．６） 膜である。
このーＳｉ．１．６膜は活性層１０表面に良好なショッ
トキ接触を得るために用いられるが、比抵抗が高いため
に１ 、 ２００〜１ 、 ８００人程形成薄く形成し
、その上に別途、より低比抵抗の金属を厚く被着するこ
とにより、電極全体としての抵抗を低くする。
トキ接触を得るために用いられるが、比抵抗が高いため
に１ 、 ２００〜１ 、 ８００人程形成薄く形成し
、その上に別途、より低比抵抗の金属を厚く被着するこ
とにより、電極全体としての抵抗を低くする。
次に第１図（ｄ）に示すように、シリサイド層５の上に
フォトレジスト６を塗布した後パターニングし、ドライ
エツチング法によりシリサイド層５の不要部分（開孔部
とその縁部以外の部分）を除去する。残ったシリサイド
層５はゲート下部電極５Ａとなる。その後、最初のドラ
イエツチング等によるＧａＡｓ基板のダメージを除去す
るためのアニール（約５００°Ｃ，３０分〜２時間程度
）を行う。
フォトレジスト６を塗布した後パターニングし、ドライ
エツチング法によりシリサイド層５の不要部分（開孔部
とその縁部以外の部分）を除去する。残ったシリサイド
層５はゲート下部電極５Ａとなる。その後、最初のドラ
イエツチング等によるＧａＡｓ基板のダメージを除去す
るためのアニール（約５００°Ｃ，３０分〜２時間程度
）を行う。
次に第１図（ｅ）に示すように、スペーサ３及びに下部
電極５Ａの上にフォトレジスト７を塗布した後パターニ
ングし、真空蒸着法等により金を下部電極５Ａの上に付
着せしめ、丁字形断面を持つゲート上部電極８を形成す
る。ここでフォトレジスト７のパターニングに際しては
下部電極５Ａより広範囲に開口し、上部電極８が下部電
極５Ａをスペーサ３上で両側から挟み込む形とする。
電極５Ａの上にフォトレジスト７を塗布した後パターニ
ングし、真空蒸着法等により金を下部電極５Ａの上に付
着せしめ、丁字形断面を持つゲート上部電極８を形成す
る。ここでフォトレジスト７のパターニングに際しては
下部電極５Ａより広範囲に開口し、上部電極８が下部電
極５Ａをスペーサ３上で両側から挟み込む形とする。
次にフォトレジスト７を除去すると第１図（ｆ）に示す
ようになる。
ようになる。
第１図（ｇ）〜（ｉ）はソース電極及びドレイン電極形
成工程である。先ずフォトレジスト９を塗布した後パタ
ーニングし、蒸着法により電極材料（ＡｕＧｅ／Ａｕ）
を全面に付着せしめ、次にフォトレジスト９を除去しく
同時にフォトレジスト電極材料１０も除去される）、そ
の後合金化を目的とした加熱（４５０°Ｃ）を行ってオ
ーミックコンタクトのソース電極１０Ａ とドレイン電
極１０Ｂとを形成する。
成工程である。先ずフォトレジスト９を塗布した後パタ
ーニングし、蒸着法により電極材料（ＡｕＧｅ／Ａｕ）
を全面に付着せしめ、次にフォトレジスト９を除去しく
同時にフォトレジスト電極材料１０も除去される）、そ
の後合金化を目的とした加熱（４５０°Ｃ）を行ってオ
ーミックコンタクトのソース電極１０Ａ とドレイン電
極１０Ｂとを形成する。
最後にスペーサ３をウエッ１〜エツチング法（ＩＩＦ＋
ＮＩ１．Ｆ液を使用）により除去して全工程を終わる。
ＮＩ１．Ｆ液を使用）により除去して全工程を終わる。
この状態を第１図（ｊ）に示す。
このようにして得られたゲート電極はスペーサ３除去に
よってデー１−下部電極５Ａの一部が脱落することはな
く、従って基板１がエツチング液に浸食されてノツチを
生じることもない。その結果、本発明の製造方法による
ＧａＡｓ ＦＥＴは従来の製造方法によるＧａＡｓ Ｆ
ＥＴに比して、次のように約１０％の性能向上を果たし
た。 （何れもキャリア濃度が１、５ Ｘ １０Ｉ７ｃ
ｍ”３，ゲート幅が１８０ μＩ１１の場合）・飽和ド
レイン電流：６０ｍ八→６５ｎ＋八・へ互コンダクタン
ス： １８ｍｓ→２０ｍｓ尚、上記実施例では下部電極
５Ａとしてタングステンシリサイドを用いたが、チタン
タングステンシリサイド等のシリサイドや、タングステ
ン、チタン、モリブデン等の高融点金属を用いた場合も
、本発明によればノツチの発生を防ぐことができる。
よってデー１−下部電極５Ａの一部が脱落することはな
く、従って基板１がエツチング液に浸食されてノツチを
生じることもない。その結果、本発明の製造方法による
ＧａＡｓ ＦＥＴは従来の製造方法によるＧａＡｓ Ｆ
ＥＴに比して、次のように約１０％の性能向上を果たし
た。 （何れもキャリア濃度が１、５ Ｘ １０Ｉ７ｃ
ｍ”３，ゲート幅が１８０ μＩ１１の場合）・飽和ド
レイン電流：６０ｍ八→６５ｎ＋八・へ互コンダクタン
ス： １８ｍｓ→２０ｍｓ尚、上記実施例では下部電極
５Ａとしてタングステンシリサイドを用いたが、チタン
タングステンシリサイド等のシリサイドや、タングステ
ン、チタン、モリブデン等の高融点金属を用いた場合も
、本発明によればノツチの発生を防ぐことができる。
以上説明したように、本発明によれば、半導体基板上に
絶縁膜及びスペーサ膜を形成する工程と、該スペーサ膜
及び絶縁膜をドライエツチングにより部分的に除去して
開孔部を形成する工程と、該開孔部内及び該開孔部の縁
部分のみを覆う高融点金属又はそのシリサイドの層より
なる電極を形成する工程と、該電極が形成された前記半
導体基板を加熱して該半導体基板が前記ドライエツチン
グで受けた損傷を回復させる工程と、その後前記絶縁膜
上のスペーサ膜をウェットエツチングにより除去する工
程を有する製造方法とすることで、半導体基板上にノツ
チを生ずることのない半導体装置を得ることが出来、半
導体装置の高性能化に寄与するところが大である。
絶縁膜及びスペーサ膜を形成する工程と、該スペーサ膜
及び絶縁膜をドライエツチングにより部分的に除去して
開孔部を形成する工程と、該開孔部内及び該開孔部の縁
部分のみを覆う高融点金属又はそのシリサイドの層より
なる電極を形成する工程と、該電極が形成された前記半
導体基板を加熱して該半導体基板が前記ドライエツチン
グで受けた損傷を回復させる工程と、その後前記絶縁膜
上のスペーサ膜をウェットエツチングにより除去する工
程を有する製造方法とすることで、半導体基板上にノツ
チを生ずることのない半導体装置を得ることが出来、半
導体装置の高性能化に寄与するところが大である。
第１図（ａ）〜（ｊ）は本発明の詳細な説明するための
模式断面図、 第２図（ａ）〜（ｉ）は従来技術に基づ＜ に；ｉ八５
へＥＴの製造工程を示す模式断面図である。 図中、１ ５Ａ ： １０Ａ ： １０８ ： ＧａＡｓ基板、 絶縁膜（表面保護膜）、 スベーザ、 シリサイド層、 電極（ケート下部電極）、 ゲート上部電極、 ソース電極、 ドレイン電極。 ■２ 第１０（ブの２）
模式断面図、 第２図（ａ）〜（ｉ）は従来技術に基づ＜ に；ｉ八５
へＥＴの製造工程を示す模式断面図である。 図中、１ ５Ａ ： １０Ａ ： １０８ ： ＧａＡｓ基板、 絶縁膜（表面保護膜）、 スベーザ、 シリサイド層、 電極（ケート下部電極）、 ゲート上部電極、 ソース電極、 ドレイン電極。 ■２ 第１０（ブの２）
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に絶縁膜（２）及びスペーサ膜（３
）を形成する工程と、 該スペーサ膜（３）及び絶縁膜（２）をドライエッチン
グにより部分的に除去して開孔部を形成する工程と、 該開孔部内及び該開孔部の縁部分のみを覆う高融点金属
又はそのシリサイドの層よりなる電極（５Ａ）を形成す
る工程と、 該電極（５Ａ）が形成された前記半導体基板（１）を加
熱して該半導体基板（１）が前記ドライエッチングで受
けた損傷を回復させる工程と、 その後前記絶縁膜（２）上のスペーサ膜（３）をウェッ
トエッチングにより除去する工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10835789A JPH02285645A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10835789A JPH02285645A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285645A true JPH02285645A (ja) | 1990-11-22 |
Family
ID=14482675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10835789A Pending JPH02285645A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065630A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH08124943A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-26 JP JP10835789A patent/JPH02285645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065630A (ja) * | 1992-06-18 | 1994-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH08124943A (ja) * | 1994-10-28 | 1996-05-17 | Nec Corp | 半導体装置の製造方法 |
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