JPH0845968A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH0845968A JPH0845968A JP6182686A JP18268694A JPH0845968A JP H0845968 A JPH0845968 A JP H0845968A JP 6182686 A JP6182686 A JP 6182686A JP 18268694 A JP18268694 A JP 18268694A JP H0845968 A JPH0845968 A JP H0845968A
- Authority
- JP
- Japan
- Prior art keywords
- base substrate
- package
- semiconductor
- chip
- semiconductor chip
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 温度変化に対するパッケージの熱変形を抑
え、パッケージの割れを防止し、チップの大型化、信頼
性の向上、低価格化を実現したパッケージを提供する。 【構成】 本発明の半導体パッケージは、半導体チップ
３の面の一部だけをベース基板４と接着することを特徴
とする。これにより、温度変化に対するパッケージの熱
変形が抑えられ、ベース基板の割れを防止することがで
きる。
え、パッケージの割れを防止し、チップの大型化、信頼
性の向上、低価格化を実現したパッケージを提供する。 【構成】 本発明の半導体パッケージは、半導体チップ
３の面の一部だけをベース基板４と接着することを特徴
とする。これにより、温度変化に対するパッケージの熱
変形が抑えられ、ベース基板の割れを防止することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明はガラス封止による気密封
止型セラミック製半導体パッケージの構造に関する。
止型セラミック製半導体パッケージの構造に関する。
【０００２】
【従来の技術】図４に従来の気密封止型半導体パッケー
ジの一例を示す。半導体チップ３を搭載したセラミック
製のベース基板４とキャップ５とでリードフレーム６を
はさみ、ガラス７で気密封止したもので、チップ３は全
面に塗られたロウ材１によってベース基板に十分接着さ
れている。
ジの一例を示す。半導体チップ３を搭載したセラミック
製のベース基板４とキャップ５とでリードフレーム６を
はさみ、ガラス７で気密封止したもので、チップ３は全
面に塗られたロウ材１によってベース基板に十分接着さ
れている。
【０００３】製作過程としては、中央部を除いたベース
基板４の表面にあらかじめガラス７を印刷し、このガラ
ス７上にリードフレーム６を加熱・圧着する。次に、加
熱によってロウ材１を溶融させ、ベース基板４の中央部
に半導体チップ３を接着する。このチップ上の電極とリ
ードフレーム６はボンディングワイヤー８で接続する。
一方、中央部を除くキャップ５の表面にガラス７を印刷
し、先の半導体チップを搭載したベース基板にかぶせ
て、ガラス７を加熱・溶融して気密封止する。
基板４の表面にあらかじめガラス７を印刷し、このガラ
ス７上にリードフレーム６を加熱・圧着する。次に、加
熱によってロウ材１を溶融させ、ベース基板４の中央部
に半導体チップ３を接着する。このチップ上の電極とリ
ードフレーム６はボンディングワイヤー８で接続する。
一方、中央部を除くキャップ５の表面にガラス７を印刷
し、先の半導体チップを搭載したベース基板にかぶせ
て、ガラス７を加熱・溶融して気密封止する。
【０００４】なお、これらの気密封止したセラミック製
パッケージは、−１５０℃などの極低温に冷却する信頼
性試験中にセラミックベース基板４が割れる事故２が生
じることがあった。これは、半導体チップ３とセラミッ
ク基板４の熱膨張係数が異なるためにパッケージが熱変
形し、セラミック基板４に高い応力が生じたためであ
る。このパッケージ割れ２は、半導体チップ３が大きい
ほど生じやすかった。
パッケージは、−１５０℃などの極低温に冷却する信頼
性試験中にセラミックベース基板４が割れる事故２が生
じることがあった。これは、半導体チップ３とセラミッ
ク基板４の熱膨張係数が異なるためにパッケージが熱変
形し、セラミック基板４に高い応力が生じたためであ
る。このパッケージ割れ２は、半導体チップ３が大きい
ほど生じやすかった。
【０００５】これに対し従来から、例えば発明協会公開
技報番号９３−６０７８に記載のＩＣパッケージのよう
に、ベース基板の熱膨張係数が半導体チップのそれと近
くなるようにセラミック基板４の材質を選んだり、特開
昭６４−８００２９号公報に開示されているように、半
導体チップ３とセラミックベース基板４の間に熱膨張係
数がそれらの中間の値を有するモリブデン板を介在させ
たりして、温度変化によるパッケージ変形を小さくする
ことによりパッケージ割れ２を回避してきた。
技報番号９３−６０７８に記載のＩＣパッケージのよう
に、ベース基板の熱膨張係数が半導体チップのそれと近
くなるようにセラミック基板４の材質を選んだり、特開
昭６４−８００２９号公報に開示されているように、半
導体チップ３とセラミックベース基板４の間に熱膨張係
数がそれらの中間の値を有するモリブデン板を介在させ
たりして、温度変化によるパッケージ変形を小さくする
ことによりパッケージ割れ２を回避してきた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ように半導体チップとセラミックベース基板の間にモリ
ブデン板を用いる方法では、材料および組み立て工程が
増えることになり、価格の上昇を招くという欠点があっ
た。また、ベース基板材料に熱膨張係数が半導体チップ
のそれに近いものを使用する方法も、ベース材料が熱伝
導率や材料強度の条件も満足する必要があるために、材
料選択が容易ではないという問題点があった。
ように半導体チップとセラミックベース基板の間にモリ
ブデン板を用いる方法では、材料および組み立て工程が
増えることになり、価格の上昇を招くという欠点があっ
た。また、ベース基板材料に熱膨張係数が半導体チップ
のそれに近いものを使用する方法も、ベース材料が熱伝
導率や材料強度の条件も満足する必要があるために、材
料選択が容易ではないという問題点があった。
【０００７】本発明の目的は、新たな材料および組み立
て工程を増やすことなく、現状の材料を用いてパッケー
ジの熱変形を抑え、セラミック基板の割れ２を防止し、
チップの大型化、信頼性の向上、低価格化を実現したパ
ッケージを提供することにある。
て工程を増やすことなく、現状の材料を用いてパッケー
ジの熱変形を抑え、セラミック基板の割れ２を防止し、
チップの大型化、信頼性の向上、低価格化を実現したパ
ッケージを提供することにある。
【０００８】
【課題を解決するための手段】本発明の第１の発明の半
導体パッケージは、気密性を保った内部に半導体素子を
収容するための空所を有する気密封止型半導体パッケー
ジであって、前記半導体パッケージは前記空所を形成す
るベース基板とキャップを有し、半導体素子のチップ面
の一部だけを前記ベース基板と接着することを特徴とす
る。
導体パッケージは、気密性を保った内部に半導体素子を
収容するための空所を有する気密封止型半導体パッケー
ジであって、前記半導体パッケージは前記空所を形成す
るベース基板とキャップを有し、半導体素子のチップ面
の一部だけを前記ベース基板と接着することを特徴とす
る。
【０００９】第２の発明は、ベース基板およびキャップ
で半導体チップを囲み、ガラスで封止する気密封止型半
導体パッケージであって、前記半導体チップ面の一部だ
けを前記ベース基板と接着することを特徴とする半導体
パッケージである。
で半導体チップを囲み、ガラスで封止する気密封止型半
導体パッケージであって、前記半導体チップ面の一部だ
けを前記ベース基板と接着することを特徴とする半導体
パッケージである。
【００１０】
【作用】図３は、半導体チップのベース基板との接着面
積と、ベース基板に生じる応力との関係を説明するため
の図である。パッケージを−１５０℃に冷却したときに
生じるベース基板の応力を有限要素法解析によって求
め、求めた結果を図３（ｂ）に示す。尚、図３（ｂ）に
は解析結果の一例として、図４に示す半導体パッケージ
の構成の右半分における結果を示してある。図３（ａ）
に、有限要素法解析により求められた半導体チップの接
着面積と生じる応力との関係を示す。同じ大きさの半導
体チップであっても、接着面積が小さいほどベース基板
の応力が低くなることがわかる。これは、接着面積が小
さいほど、表面の応力を生じさせるベース基板の変形が
小さくなるためである。
積と、ベース基板に生じる応力との関係を説明するため
の図である。パッケージを−１５０℃に冷却したときに
生じるベース基板の応力を有限要素法解析によって求
め、求めた結果を図３（ｂ）に示す。尚、図３（ｂ）に
は解析結果の一例として、図４に示す半導体パッケージ
の構成の右半分における結果を示してある。図３（ａ）
に、有限要素法解析により求められた半導体チップの接
着面積と生じる応力との関係を示す。同じ大きさの半導
体チップであっても、接着面積が小さいほどベース基板
の応力が低くなることがわかる。これは、接着面積が小
さいほど、表面の応力を生じさせるベース基板の変形が
小さくなるためである。
【００１１】従来のパッケージは図４にその構成を示し
たように、半導体チップ３の全面をロウ材１を用いてベ
ース基板４に接着しているため、ベース基板４に生じる
応力が高い。将来、チップの大型化によりベース基板４
に生じる応力が材料強度を越えれば、セラミック基板の
割れ２が生じるという問題点がある。
たように、半導体チップ３の全面をロウ材１を用いてベ
ース基板４に接着しているため、ベース基板４に生じる
応力が高い。将来、チップの大型化によりベース基板４
に生じる応力が材料強度を越えれば、セラミック基板の
割れ２が生じるという問題点がある。
【００１２】図１に本発明の半導体パッケージの一実施
例の構成を示す。本発明においては、半導体チップ３の
面の一部だけにロウ材１を塗り、ベース基板４に接着し
ている。こうすることによりベース基板４に生じる応力
を低く抑えることができ、セラミック基板４の割れ２を
防止して信頼性を向上させることができる。また、半導
体チップ３を大きくしたい場合も、ロウ材１の量や塗り
方を制御することで半導体チップ３とベース基板４の接
着面積を加減すれば、セラミック基板４の割れ２を防止
できる。
例の構成を示す。本発明においては、半導体チップ３の
面の一部だけにロウ材１を塗り、ベース基板４に接着し
ている。こうすることによりベース基板４に生じる応力
を低く抑えることができ、セラミック基板４の割れ２を
防止して信頼性を向上させることができる。また、半導
体チップ３を大きくしたい場合も、ロウ材１の量や塗り
方を制御することで半導体チップ３とベース基板４の接
着面積を加減すれば、セラミック基板４の割れ２を防止
できる。
【００１３】また本発明では現状の材料を用いてパッケ
ージの熱変形を抑えているため、従来のように材料や組
み立て工程を増やす必要がなく、価格の上昇を招く心配
はない。
ージの熱変形を抑えているため、従来のように材料や組
み立て工程を増やす必要がなく、価格の上昇を招く心配
はない。
【００１４】
【実施例】次に、図１および図２を参照して本発明の一
実施例について説明する。
実施例について説明する。
【００１５】（実施例１）図１は本発明の一実施例を示
す半導体パッケージの構成断面図である。ロウ材１の量
を従来よりも少なくしてチップの裏面の中央に盛ること
で、５．０mm×４．２mmの大きさの半導体チップ３を、
セラミックベース基板４との接着面積がチップ面積の約
６０％になるように取り付けている。この場合、−１５
０℃の冷却試験において、セラミック基板の割れ２は全
くなかった。有限要素法解析で求めたベース基板４の応
力は１５ｋｇｆ／mm2 以下であったのに対して、ベース
材料であるアルミナの破壊強度は約３０ｋｇｆ／mm2 で
あり、セラミック基板４が割れる可能性はない。
す半導体パッケージの構成断面図である。ロウ材１の量
を従来よりも少なくしてチップの裏面の中央に盛ること
で、５．０mm×４．２mmの大きさの半導体チップ３を、
セラミックベース基板４との接着面積がチップ面積の約
６０％になるように取り付けている。この場合、−１５
０℃の冷却試験において、セラミック基板の割れ２は全
くなかった。有限要素法解析で求めたベース基板４の応
力は１５ｋｇｆ／mm2 以下であったのに対して、ベース
材料であるアルミナの破壊強度は約３０ｋｇｆ／mm2 で
あり、セラミック基板４が割れる可能性はない。
【００１６】（実施例２）図２は、ＰＧＡ（Ｐｉｎ Ｇ
ｒｉｄ Ａｒｒａｙ）パッケージの場合の本発明の一実
施例である。半導体チップ３を搭載したセラミック製の
ベース基板４とキャップ５がガラス７で気密封止されて
おり、ロウ材１によってチップ３の面の一部がベース基
板に接着されている。チップの大きさは１５mm2 であ
り、ロウ材１はセラミックベース基板４との接着がチッ
プの中央で１２mmφの円状になるように制御されてい
る。半導体チップ３とベース基板４の接着面積は、全面
で接着していた従来に比べて６０％以下である。
ｒｉｄ Ａｒｒａｙ）パッケージの場合の本発明の一実
施例である。半導体チップ３を搭載したセラミック製の
ベース基板４とキャップ５がガラス７で気密封止されて
おり、ロウ材１によってチップ３の面の一部がベース基
板に接着されている。チップの大きさは１５mm2 であ
り、ロウ材１はセラミックベース基板４との接着がチッ
プの中央で１２mmφの円状になるように制御されてい
る。半導体チップ３とベース基板４の接着面積は、全面
で接着していた従来に比べて６０％以下である。
【００１７】こうすることでパッケージの変形は少なく
なり、−１５０℃での冷却試験においても、セラミック
基板４の溝からの割れは生じなくなった。
なり、−１５０℃での冷却試験においても、セラミック
基板４の溝からの割れは生じなくなった。
【００１８】また、半導体チップが大きな場合には、上
記円状の接着面積の径を大きくしたり、あるいは円状の
数を適宜増やすなど、ロウ材の量や塗り方を制御するこ
とで、先の実施例と同様に基板の割れを防止することが
できる。
記円状の接着面積の径を大きくしたり、あるいは円状の
数を適宜増やすなど、ロウ材の量や塗り方を制御するこ
とで、先の実施例と同様に基板の割れを防止することが
できる。
【００１９】
【発明の効果】以上のように本発明は、気密封止型半導
体パッケージのチップ面の一部だけをベース基板と接着
するものであり、これにより材料や組み立て工程を増や
すことなくパッケージの熱変形を抑えてセラミック基板
の割れを防止し、チップの大型化、信頼性の向上、低価
格化を実現できる効果がある。
体パッケージのチップ面の一部だけをベース基板と接着
するものであり、これにより材料や組み立て工程を増や
すことなくパッケージの熱変形を抑えてセラミック基板
の割れを防止し、チップの大型化、信頼性の向上、低価
格化を実現できる効果がある。
【図１】本発明の半導体パッケージの一実施例を示した
構成断面図である。
構成断面図である。
【図２】本発明の半導体パッケージの別の一実施例を示
した構成断面図である。
した構成断面図である。
【図３】（ａ）は、チップの基板との接着面積と、生じ
る応力との関係を示し、本発明の効果を説明するための
図であり、（ｂ）は、有限要素法による応力解析結果を
示す図である。
る応力との関係を示し、本発明の効果を説明するための
図であり、（ｂ）は、有限要素法による応力解析結果を
示す図である。
【図４】従来の半導体パッケージの構成を示した断面図
である。
である。
１ ロウ材 ２ ベース基板の割れ ３ 半導体チップ ４ セラミックベース基板 ５ キャップ ６ リードフレーム ７ 封止ガラス ８ ボンディングワイヤー
Claims (2)
- 【請求項１】気密性を保った内部に半導体素子を収容す
るための空所を有する気密封止型半導体パッケージであ
って、 前記半導体パッケージは前記空所を形成するベース基板
とキャップを有し、前記半導体素子のチップ面の一部だ
けを前記ベース基板と接着することを特徴とする半導体
パッケージ。 - 【請求項２】ベース基板およびキャップで半導体チップ
を囲み、ガラスで封止する気密封止型半導体パッケージ
であって、前記半導体チップ面の一部だけを前記ベース
基板と接着することを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182686A JP3049410B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6182686A JP3049410B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845968A true JPH0845968A (ja) | 1996-02-16 |
| JP3049410B2 JP3049410B2 (ja) | 2000-06-05 |
Family
ID=16122668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6182686A Expired - Lifetime JP3049410B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049410B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194139A (ja) * | 2011-03-18 | 2012-10-11 | Fujifilm Corp | 放射線撮影装置及び製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270447U (ja) * | 1988-11-18 | 1990-05-29 |
-
1994
- 1994-08-04 JP JP6182686A patent/JP3049410B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0270447U (ja) * | 1988-11-18 | 1990-05-29 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012194139A (ja) * | 2011-03-18 | 2012-10-11 | Fujifilm Corp | 放射線撮影装置及び製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3049410B2 (ja) | 2000-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961022 |