JPH0846068A - ＢｉＭＯＳ半導体装置及びその製造方法 - Google Patents
ＢｉＭＯＳ半導体装置及びその製造方法Info
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- JPH0846068A JPH0846068A JP6197763A JP19776394A JPH0846068A JP H0846068 A JPH0846068 A JP H0846068A JP 6197763 A JP6197763 A JP 6197763A JP 19776394 A JP19776394 A JP 19776394A JP H0846068 A JPH0846068 A JP H0846068A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 バイポーラトランジスタの高速動作及び高信
頼性を実現すると共に、ＭＯＳトランジスタにおいても
信頼性の低下を防止する。 【構成】 ベース電極である多結晶Ｓｉ層２３とエミッ
タ電極であるポリサイド層６８とは、開口部３５の内側
面における側壁になっているＳｉＯ2 層３６とＳｉＯ2
層３４とで電気的に分離されているが、ＳｉＯ2 層３４
はＳｉＯ2 層３６から成る側壁を形成する際のオフセッ
ト用にもなっているので、ＳｉＯ2 層３４は膜厚が厚
い。しかし、このＳｉＯ2 層３４はＭＯＳトランジスタ
１３には設けられていないので、ＭＯＳトランジスタ１
３では段差が小さい。
頼性を実現すると共に、ＭＯＳトランジスタにおいても
信頼性の低下を防止する。 【構成】 ベース電極である多結晶Ｓｉ層２３とエミッ
タ電極であるポリサイド層６８とは、開口部３５の内側
面における側壁になっているＳｉＯ2 層３６とＳｉＯ2
層３４とで電気的に分離されているが、ＳｉＯ2 層３４
はＳｉＯ2 層３６から成る側壁を形成する際のオフセッ
ト用にもなっているので、ＳｉＯ2 層３４は膜厚が厚
い。しかし、このＳｉＯ2 層３４はＭＯＳトランジスタ
１３には設けられていないので、ＭＯＳトランジスタ１
３では段差が小さい。
Description
【０００１】
【産業上の利用分野】本願の発明は、バイポーラトラン
ジスタとＭＯＳトランジスタとを同一の半導体基体に含
むＢｉＭＯＳ半導体装置及びその製造方法に関するもの
である。
ジスタとＭＯＳトランジスタとを同一の半導体基体に含
むＢｉＭＯＳ半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】図８は、本願の発明の一従来例としての
ＴＦＴ負荷型ＢｉＣＭＯＳ−ＳＲＡＭ（信学技報SDM93-
151 CD93-145(1993-11) ）を示しており、このＢｉＣＭ
ＯＳ−ＳＲＡＭは、メモリ部１１と周辺回路部１２とを
有している。
ＴＦＴ負荷型ＢｉＣＭＯＳ−ＳＲＡＭ（信学技報SDM93-
151 CD93-145(1993-11) ）を示しており、このＢｉＣＭ
ＯＳ−ＳＲＡＭは、メモリ部１１と周辺回路部１２とを
有している。
【０００３】メモリ部１１には、バルクトランジスタで
あるＮＭＯＳトランジスタ１３と、薄膜トランジスタで
あるＰＭＯＳトランジスタ１４とが設けられている。ま
た、周辺回路部１２には、共にバルクトランジスタであ
るＮＭＯＳトランジスタ１３及びＰＭＯＳトランジスタ
１５とＮＰＮバイポーラトランジスタ１６とが設けられ
ている。
あるＮＭＯＳトランジスタ１３と、薄膜トランジスタで
あるＰＭＯＳトランジスタ１４とが設けられている。ま
た、周辺回路部１２には、共にバルクトランジスタであ
るＮＭＯＳトランジスタ１３及びＰＭＯＳトランジスタ
１５とＮＰＮバイポーラトランジスタ１６とが設けられ
ている。
【０００４】この一従来例では、Ｓｉ基体２１上の第１
層目の多結晶Ｓｉ層２２でＮＭＯＳトランジスタ１３及
びＰＭＯＳトランジスタ１５のゲート電極が形成されて
おり、第２層目の多結晶Ｓｉ層２３でＮＰＮバイポーラ
トランジスタ１６のベース電極が形成されている。
層目の多結晶Ｓｉ層２２でＮＭＯＳトランジスタ１３及
びＰＭＯＳトランジスタ１５のゲート電極が形成されて
おり、第２層目の多結晶Ｓｉ層２３でＮＰＮバイポーラ
トランジスタ１６のベース電極が形成されている。
【０００５】そして、第３層目の多結晶Ｓｉ層２４でメ
モリ部１１の接地線とＮＰＮバイポーラトランジスタ１
６のエミッタ電極との両方が形成されて、製造工程の簡
略化が図られている。また、第４層目の多結晶Ｓｉ層２
５でＰＭＯＳトランジスタ１４のゲート電極等が形成さ
れており、第５層目の多結晶Ｓｉ層２６でＰＭＯＳトラ
ンジスタ１４の活性層及び電源線が形成されている。
モリ部１１の接地線とＮＰＮバイポーラトランジスタ１
６のエミッタ電極との両方が形成されて、製造工程の簡
略化が図られている。また、第４層目の多結晶Ｓｉ層２
５でＰＭＯＳトランジスタ１４のゲート電極等が形成さ
れており、第５層目の多結晶Ｓｉ層２６でＰＭＯＳトラ
ンジスタ１４の活性層及び電源線が形成されている。
【０００６】Ｓｉ基体２１や多結晶Ｓｉ層２３、２４に
対するコンタクト孔２７は、Ｗ層３１から成るプラグで
埋められている。そして、第１層目のＡｌ層３２から成
る配線がＷ層３１にコンタクトしており、第２層目のＡ
ｌ層３３から成る配線が第１層目のＡｌ層３２にコンタ
クトしている。
対するコンタクト孔２７は、Ｗ層３１から成るプラグで
埋められている。そして、第１層目のＡｌ層３２から成
る配線がＷ層３１にコンタクトしており、第２層目のＡ
ｌ層３３から成る配線が第１層目のＡｌ層３２にコンタ
クトしている。
【０００７】この一従来例では、ＮＰＮバイポーラトラ
ンジスタ１６がエミッタ−ベース自己整合型になってい
る。このため、ベース電極である多結晶Ｓｉ層２３上の
層間絶縁膜としてのＳｉＯ2 層３４と多結晶Ｓｉ層２３
とに、Ｓｉ基体２１に達する開口部３５を連続的に形成
し、全面に堆積させたＳｉＯ2 層３６を異方性エッチン
グし、ＳｉＯ2 層３６から成る側壁を開口部３５の内側
面に形成して、この側壁に囲まれているエミッタ電極用
のコンタクト孔３７を形成している。
ンジスタ１６がエミッタ−ベース自己整合型になってい
る。このため、ベース電極である多結晶Ｓｉ層２３上の
層間絶縁膜としてのＳｉＯ2 層３４と多結晶Ｓｉ層２３
とに、Ｓｉ基体２１に達する開口部３５を連続的に形成
し、全面に堆積させたＳｉＯ2 層３６を異方性エッチン
グし、ＳｉＯ2 層３６から成る側壁を開口部３５の内側
面に形成して、この側壁に囲まれているエミッタ電極用
のコンタクト孔３７を形成している。
【０００８】
【発明が解決しようとする課題】ところで、上述の説明
からも明らかな様に、ＳｉＯ2 層３４は、多結晶Ｓｉ層
２３、２４間の層間絶縁膜になると共に、ＳｉＯ2 層３
６から成る側壁を形成する際のオフセット用にもなって
いる。このため、ＳｉＯ2 層３４の膜厚として少なくと
も１００〜２００ｎｍ程度が必要である。
からも明らかな様に、ＳｉＯ2 層３４は、多結晶Ｓｉ層
２３、２４間の層間絶縁膜になると共に、ＳｉＯ2 層３
６から成る側壁を形成する際のオフセット用にもなって
いる。このため、ＳｉＯ2 層３４の膜厚として少なくと
も１００〜２００ｎｍ程度が必要である。
【０００９】一方、メモリ部１１の図面からも明らかな
様に、ＳｉＯ2 層３４はメモリ部１１のＮＭＯＳトラン
ジスタ１３に残っており、周辺回路部１２のＮＭＯＳト
ランジスタ１３及びＰＭＯＳトランジスタ１５にも残っ
ていると考えられる。このため、メモリ部１１及び周辺
回路部１２におけるＮＭＯＳトランジスタ１３及びＰＭ
ＯＳトランジスタ１５の段差が大きくて、コンタクト孔
２７が深い。
様に、ＳｉＯ2 層３４はメモリ部１１のＮＭＯＳトラン
ジスタ１３に残っており、周辺回路部１２のＮＭＯＳト
ランジスタ１３及びＰＭＯＳトランジスタ１５にも残っ
ていると考えられる。このため、メモリ部１１及び周辺
回路部１２におけるＮＭＯＳトランジスタ１３及びＰＭ
ＯＳトランジスタ１５の段差が大きくて、コンタクト孔
２７が深い。
【００１０】この結果、コンタクト孔２７はプラグとし
てのＷ層３１で埋められているのでＡｌ層３２の段切れ
は生じないとしても、Ｗ層３１の下層に形成されるバリ
アメタル層（図示せず）の段差被覆性が低下する。特
に、接合が浅いＭＯＳトランジスタのソース／ドレイン
領域とのコンタクト孔でこの問題が顕著になり、例え
ば、周辺回路部１２のＮＭＯＳトランジスタ１３におけ
るソース／ドレイン領域とＳｉ基体２１との間で、アロ
イスパイクによる短絡が発生する。従って、図８に示し
た一従来例は、必ずしも信頼性が高くなかった。
てのＷ層３１で埋められているのでＡｌ層３２の段切れ
は生じないとしても、Ｗ層３１の下層に形成されるバリ
アメタル層（図示せず）の段差被覆性が低下する。特
に、接合が浅いＭＯＳトランジスタのソース／ドレイン
領域とのコンタクト孔でこの問題が顕著になり、例え
ば、周辺回路部１２のＮＭＯＳトランジスタ１３におけ
るソース／ドレイン領域とＳｉ基体２１との間で、アロ
イスパイクによる短絡が発生する。従って、図８に示し
た一従来例は、必ずしも信頼性が高くなかった。
【００１１】
【課題を解決するための手段】請求項１のＢｉＭＯＳ半
導体装置は、バイポーラトランジスタ１６とＭＯＳトラ
ンジスタ１３とを同一の半導体基体２１に含むＢｉＭＯ
Ｓ半導体装置において、前記バイポーラトランジスタ１
６のベース電極２３を覆う絶縁膜３４上にエミッタ電極
６８が設けられており、前記ＭＯＳトランジスタ１３に
は前記絶縁膜３４が設けられていないことを特徴として
いる。
導体装置は、バイポーラトランジスタ１６とＭＯＳトラ
ンジスタ１３とを同一の半導体基体２１に含むＢｉＭＯ
Ｓ半導体装置において、前記バイポーラトランジスタ１
６のベース電極２３を覆う絶縁膜３４上にエミッタ電極
６８が設けられており、前記ＭＯＳトランジスタ１３に
は前記絶縁膜３４が設けられていないことを特徴として
いる。
【００１２】請求項２のＢｉＭＯＳ半導体装置は、請求
項１のＢｉＭＯＳ半導体装置において、前記半導体基体
２１上の第１層目の導電層５３で前記ＭＯＳトランジス
タ１３のゲート電極が形成されており、前記半導体基体
２１上の第２層目の導電層２３で前記ベース電極が形成
されており、前記半導体基体２１上の第３層目の導電層
６８で前記ＭＯＳトランジスタ１３の配線と前記エミッ
タ電極とが形成されており、前記絶縁膜３４が前記第２
層目の導電層２３と前記第３層目の導電層６８との間の
層間絶縁膜になっていることを特徴としている。
項１のＢｉＭＯＳ半導体装置において、前記半導体基体
２１上の第１層目の導電層５３で前記ＭＯＳトランジス
タ１３のゲート電極が形成されており、前記半導体基体
２１上の第２層目の導電層２３で前記ベース電極が形成
されており、前記半導体基体２１上の第３層目の導電層
６８で前記ＭＯＳトランジスタ１３の配線と前記エミッ
タ電極とが形成されており、前記絶縁膜３４が前記第２
層目の導電層２３と前記第３層目の導電層６８との間の
層間絶縁膜になっていることを特徴としている。
【００１３】請求項３のＢｉＭＯＳ半導体装置は、請求
項１または２のＢｉＭＯＳ半導体装置において、前記ベ
ース電極２３とこのベース電極２３上の第１の絶縁膜３
４とを貫通する開口部３５の内側面に、第２の絶縁膜３
６から成る側壁が設けられており、前記エミッタ電極６
８が前記側壁の内側に広がっており、前記ＭＯＳトラン
ジスタ１３には前記第１の絶縁膜３４が設けられていな
いことを特徴としている。
項１または２のＢｉＭＯＳ半導体装置において、前記ベ
ース電極２３とこのベース電極２３上の第１の絶縁膜３
４とを貫通する開口部３５の内側面に、第２の絶縁膜３
６から成る側壁が設けられており、前記エミッタ電極６
８が前記側壁の内側に広がっており、前記ＭＯＳトラン
ジスタ１３には前記第１の絶縁膜３４が設けられていな
いことを特徴としている。
【００１４】請求項４のＢｉＭＯＳ半導体装置の製造方
法は、請求項１〜３の何れかのＢｉＭＯＳ半導体装置を
製造するに際して、前記ベース電極用の導電層２３とこ
の導電層２３上の絶縁膜３４とを順次に全面に形成する
工程と、前記導電層２３をエッチング終点にして、少な
くとも前記ＭＯＳトランジスタ１３の形成領域における
前記絶縁膜３４をエッチングする工程とを具備すること
を特徴としている。
法は、請求項１〜３の何れかのＢｉＭＯＳ半導体装置を
製造するに際して、前記ベース電極用の導電層２３とこ
の導電層２３上の絶縁膜３４とを順次に全面に形成する
工程と、前記導電層２３をエッチング終点にして、少な
くとも前記ＭＯＳトランジスタ１３の形成領域における
前記絶縁膜３４をエッチングする工程とを具備すること
を特徴としている。
【００１５】
【作用】請求項１のＢｉＭＯＳ半導体装置では、バイポ
ーラトランジスタ１６のエミッタ電極６８とベース電極
２３とを電気的に分離している絶縁膜３４がＭＯＳトラ
ンジスタ１３には設けられていないので、この絶縁膜３
４に起因してＭＯＳトランジスタ１３における段差が増
大することを考慮する必要がなく、この絶縁膜３４を十
分に厚くすることができる。
ーラトランジスタ１６のエミッタ電極６８とベース電極
２３とを電気的に分離している絶縁膜３４がＭＯＳトラ
ンジスタ１３には設けられていないので、この絶縁膜３
４に起因してＭＯＳトランジスタ１３における段差が増
大することを考慮する必要がなく、この絶縁膜３４を十
分に厚くすることができる。
【００１６】請求項２のＢｉＭＯＳ半導体装置では、半
導体基体２１上の第２層目の導電層２３がＭＯＳトラン
ジスタ１３では用いられていないので、この第２層目の
導電層２３と第３層目の導電層６８との間の層間絶縁膜
３４が設けられていなくても支障はない。
導体基体２１上の第２層目の導電層２３がＭＯＳトラン
ジスタ１３では用いられていないので、この第２層目の
導電層２３と第３層目の導電層６８との間の層間絶縁膜
３４が設けられていなくても支障はない。
【００１７】請求項３のＢｉＭＯＳ半導体装置では、第
１及び第２の絶縁膜３４、３６がバイポーラトランジス
タ１６のエミッタ電極６８とベース電極２３とを電気的
に分離しているが、第１の絶縁膜３４は第２の絶縁膜３
６から成る側壁を形成する際のオフセット用にもなって
いるので、第１の絶縁膜３４は膜厚が厚い。しかし、こ
の第１の絶縁膜３４はＭＯＳトランジスタ１３には設け
られていないので、ＭＯＳトランジスタ１３では段差が
小さい。
１及び第２の絶縁膜３４、３６がバイポーラトランジス
タ１６のエミッタ電極６８とベース電極２３とを電気的
に分離しているが、第１の絶縁膜３４は第２の絶縁膜３
６から成る側壁を形成する際のオフセット用にもなって
いるので、第１の絶縁膜３４は膜厚が厚い。しかし、こ
の第１の絶縁膜３４はＭＯＳトランジスタ１３には設け
られていないので、ＭＯＳトランジスタ１３では段差が
小さい。
【００１８】請求項４のＢｉＭＯＳ半導体装置の製造方
法では、少なくともＭＯＳトランジスタ１３の形成領域
における絶縁膜３４をエッチングするに際して、絶縁膜
３４とのエッチング選択比が大きい導電層２３をエッチ
ング終点にしているので、この導電層２３よりも下層の
絶縁膜５７、５８の膜厚が減少したり膜質が低下したり
するのを防止することができる。
法では、少なくともＭＯＳトランジスタ１３の形成領域
における絶縁膜３４をエッチングするに際して、絶縁膜
３４とのエッチング選択比が大きい導電層２３をエッチ
ング終点にしているので、この導電層２３よりも下層の
絶縁膜５７、５８の膜厚が減少したり膜質が低下したり
するのを防止することができる。
【００１９】
【実施例】以下、エミッタ−ベース自己整合型のＮＰＮ
バイポーラトランジスタとＮＭＯＳトランジスタとを含
むＢｉＭＯＳ半導体装置に適用した本願の発明の一実施
例を、図１〜７を参照しながら説明する。なお、実施例
のうちで図８に示した従来例と対応する構成部分には、
この従来例と同一の符号を付してある。
バイポーラトランジスタとＮＭＯＳトランジスタとを含
むＢｉＭＯＳ半導体装置に適用した本願の発明の一実施
例を、図１〜７を参照しながら説明する。なお、実施例
のうちで図８に示した従来例と対応する構成部分には、
この従来例と同一の符号を付してある。
【００２０】本実施例を製造するためには、図２（ａ）
に示す様に、まず、Ｐ型のＳｉ基板４１の表面に膜厚が
４００ｎｍ程度のＳｉＯ2 層（図示せず）を熱酸化で形
成し、このＳｉＯ2 層を選択的にエッチングして開口部
（図示せず）を形成する。そして、ＳｉＯ2 層をマスク
にした熱拡散またはイオン注入でＳｉ基板４１にＳｂを
導入して、Ｓｉ基板４１の表面近傍にＮ+ 型埋め込み層
４２を形成する。
に示す様に、まず、Ｐ型のＳｉ基板４１の表面に膜厚が
４００ｎｍ程度のＳｉＯ2 層（図示せず）を熱酸化で形
成し、このＳｉＯ2 層を選択的にエッチングして開口部
（図示せず）を形成する。そして、ＳｉＯ2 層をマスク
にした熱拡散またはイオン注入でＳｉ基板４１にＳｂを
導入して、Ｓｉ基板４１の表面近傍にＮ+ 型埋め込み層
４２を形成する。
【００２１】Ｓｂの導入に際してアンチモンガラス層が
被着するので、その後、このアンチモンガラス層とＳｉ
Ｏ2 層とを緩衝弗酸等によってエッチング除去する。そ
して、Ｐを添加したＳｉＨ2 Ｃｌ2 等のガスを用いて、
膜厚が１．５μｍ程度であるＮ型の単結晶Ｓｉ層４３を
Ｓｉ基板４１上にエピタキシャル成長させ、Ｓｉ基板４
１と単結晶Ｓｉ層４３とでＳｉ基体２１を構成する。
被着するので、その後、このアンチモンガラス層とＳｉ
Ｏ2 層とを緩衝弗酸等によってエッチング除去する。そ
して、Ｐを添加したＳｉＨ2 Ｃｌ2 等のガスを用いて、
膜厚が１．５μｍ程度であるＮ型の単結晶Ｓｉ層４３を
Ｓｉ基板４１上にエピタキシャル成長させ、Ｓｉ基板４
１と単結晶Ｓｉ層４３とでＳｉ基体２１を構成する。
【００２２】次に、図２（ｂ）に示す様に、膜厚が４０
０ｎｍ程度のＳｉＯ2 層４４をＬＯＣＯＳ法でＳｉ基体
２１の表面に選択的に形成して、ＳｉＯ2 層４４を形成
した領域である素子分離領域とＳｉＯ2 層４４に囲まれ
ている領域である素子活性領域とを区画する。
０ｎｍ程度のＳｉＯ2 層４４をＬＯＣＯＳ法でＳｉ基体
２１の表面に選択的に形成して、ＳｉＯ2 層４４を形成
した領域である素子分離領域とＳｉＯ2 層４４に囲まれ
ている領域である素子活性領域とを区画する。
【００２３】次に、単結晶Ｓｉ層４３にＢを選択的にイ
オン注入して、図３（ａ）に示す様に、ＮＭＯＳトラン
ジスタの形成領域にはＰウェル４５を形成し、ＮＰＮバ
イポーラトランジスタの形成領域にはＮＰＮバイポーラ
トランジスタ同士をＰＮ接合分離するためのＰ型不純物
領域（図示せず）を形成する。そして、ＮＰＮバイポー
ラトランジスタの形成領域にＰを選択的にイオン注入し
て、Ｎ+ 型埋め込み層４２に対するプラグ領域としての
Ｎ+ 型不純物領域４６を形成する。
オン注入して、図３（ａ）に示す様に、ＮＭＯＳトラン
ジスタの形成領域にはＰウェル４５を形成し、ＮＰＮバ
イポーラトランジスタの形成領域にはＮＰＮバイポーラ
トランジスタ同士をＰＮ接合分離するためのＰ型不純物
領域（図示せず）を形成する。そして、ＮＰＮバイポー
ラトランジスタの形成領域にＰを選択的にイオン注入し
て、Ｎ+ 型埋め込み層４２に対するプラグ領域としての
Ｎ+ 型不純物領域４６を形成する。
【００２４】その後、ゲート酸化膜としてのＳｉＯ2 層
４７を素子活性領域の表面に形成する。そして、ＣＶＤ
法やスパッタリング法等によって、共に膜厚が７０〜１
５０ｎｍ程度である多結晶Ｓｉ層５１とＷＳｉ層５２等
のシリサイド層とを順次に堆積させてポリサイド層５３
を形成し、ＮＭＯＳトランジスタのゲート電極のパター
ンにポリサイド層５３を加工する。
４７を素子活性領域の表面に形成する。そして、ＣＶＤ
法やスパッタリング法等によって、共に膜厚が７０〜１
５０ｎｍ程度である多結晶Ｓｉ層５１とＷＳｉ層５２等
のシリサイド層とを順次に堆積させてポリサイド層５３
を形成し、ＮＭＯＳトランジスタのゲート電極のパター
ンにポリサイド層５３を加工する。
【００２５】その後、ＮＭＯＳトランジスタの形成領域
以外をレジスト（図示せず）で覆い、このレジストとポ
リサイド層５３及びＳｉＯ2 層４４とをマスクにしたＡ
ｓのイオン注入で、Ｎ型不純物領域５４を形成する。そ
して、ＳｉＯ2 層５５の堆積及び異方性エッチングによ
って、このＳｉＯ2 層５５から成る側壁をポリサイド層
５３の側面に形成する。
以外をレジスト（図示せず）で覆い、このレジストとポ
リサイド層５３及びＳｉＯ2 層４４とをマスクにしたＡ
ｓのイオン注入で、Ｎ型不純物領域５４を形成する。そ
して、ＳｉＯ2 層５５の堆積及び異方性エッチングによ
って、このＳｉＯ2 層５５から成る側壁をポリサイド層
５３の側面に形成する。
【００２６】その後、ＮＭＯＳトランジスタの形成領域
以外を再びレジスト（図示せず）で覆い、このレジスト
とポリサイド層５３及びＳｉＯ2 層４４、５５とをマス
クにしたＡｓのイオン注入で、Ｎ+ 型不純物領域５６を
形成する。ここまでで、ＬＤＤ構造のＮＭＯＳトランジ
スタ１３が形成される。そして、ＳｉＯ2 層５７、５８
等の層間絶縁膜を形成し、ＮＰＮバイポーラトランジス
タのベース領域を形成すべき部分のＳｉＯ2 層５７、５
８にコンタクト孔６１を形成する。
以外を再びレジスト（図示せず）で覆い、このレジスト
とポリサイド層５３及びＳｉＯ2 層４４、５５とをマス
クにしたＡｓのイオン注入で、Ｎ+ 型不純物領域５６を
形成する。ここまでで、ＬＤＤ構造のＮＭＯＳトランジ
スタ１３が形成される。そして、ＳｉＯ2 層５７、５８
等の層間絶縁膜を形成し、ＮＰＮバイポーラトランジス
タのベース領域を形成すべき部分のＳｉＯ2 層５７、５
８にコンタクト孔６１を形成する。
【００２７】次に、図３（ｂ）に示す様に、膜厚が１０
０〜２００ｎｍ程度の多結晶Ｓｉ層２３をＣＶＤ法で堆
積させ、この多結晶Ｓｉ層２３にＢをイオン注入する。
なお、膜厚が５０〜１００ｎｍ程度の多結晶Ｓｉ層と膜
厚が４０〜１００ｎｍ程度のシリサイド層とを、ＣＶＤ
法やスパッタリング法等で順次に堆積させて、多結晶Ｓ
ｉ層２３の代わりにポリサイド層を形成してもよい。
０〜２００ｎｍ程度の多結晶Ｓｉ層２３をＣＶＤ法で堆
積させ、この多結晶Ｓｉ層２３にＢをイオン注入する。
なお、膜厚が５０〜１００ｎｍ程度の多結晶Ｓｉ層と膜
厚が４０〜１００ｎｍ程度のシリサイド層とを、ＣＶＤ
法やスパッタリング法等で順次に堆積させて、多結晶Ｓ
ｉ層２３の代わりにポリサイド層を形成してもよい。
【００２８】次に、図４（ａ）に示す様に、ＴＥＯＳを
原料として膜厚が１００〜２００ｎｍ程度のＳｉＯ2 層
３４を堆積させ、更にこのＳｉＯ2 層３４上に、膜厚が
３０〜１００ｎｍ程度の多結晶Ｓｉ層６２を堆積させ
る。その後、図４（ｂ）に示す様に、ＮＰＮバイポーラ
トランジスタの内部ベース領域を形成すべき部分の多結
晶Ｓｉ層６２、ＳｉＯ2 層３４及び多結晶Ｓｉ層２３に
開口部３５を形成する。
原料として膜厚が１００〜２００ｎｍ程度のＳｉＯ2 層
３４を堆積させ、更にこのＳｉＯ2 層３４上に、膜厚が
３０〜１００ｎｍ程度の多結晶Ｓｉ層６２を堆積させ
る。その後、図４（ｂ）に示す様に、ＮＰＮバイポーラ
トランジスタの内部ベース領域を形成すべき部分の多結
晶Ｓｉ層６２、ＳｉＯ2 層３４及び多結晶Ｓｉ層２３に
開口部３５を形成する。
【００２９】そして、開口部３５の形成に用いたレジス
ト（図示せず）をマスクにしてＮ型不純物をイオン注入
して、選択注入コレクタ（ＳＩＣ）構造のためのＮ+ 型
不純物領域６３をＮ+ 型埋め込み層４２上に形成する。
また、開口部３５からＢをイオン注入して、内部ベース
領域としてのＰ型不純物領域６４をＳｉ基体２１の浅い
領域に形成する。
ト（図示せず）をマスクにしてＮ型不純物をイオン注入
して、選択注入コレクタ（ＳＩＣ）構造のためのＮ+ 型
不純物領域６３をＮ+ 型埋め込み層４２上に形成する。
また、開口部３５からＢをイオン注入して、内部ベース
領域としてのＰ型不純物領域６４をＳｉ基体２１の浅い
領域に形成する。
【００３０】なお、Ｎ+ 型不純物領域６３を形成するた
めのイオン注入は、コンタクト孔６１の形成時に行って
もよい。この場合、開口部３５よりもコンタクト孔６１
の面積の方が大きいので、ベース／コレクタ間容量は増
大するが、コレクタ電流の流れる断面積も大きくなって
コレクタ電流が増大する。
めのイオン注入は、コンタクト孔６１の形成時に行って
もよい。この場合、開口部３５よりもコンタクト孔６１
の面積の方が大きいので、ベース／コレクタ間容量は増
大するが、コレクタ電流の流れる断面積も大きくなって
コレクタ電流が増大する。
【００３１】次に、図５（ａ）に示す様に、ＴＥＯＳを
原料とする減圧ＣＶＤ法または従来公知の常圧ＣＶＤ法
によって、膜厚が１００〜５００ｎｍ程度のＳｉＯ2 層
３６を堆積させる。そして、このＳｉＯ2 層３６の全面
に対してＲＩＥを行い、ＳｉＯ2 層３６から成る側壁を
開口部３５の内側面に形成して、この側壁に囲まれてい
るエミッタ電極用のコンタクト孔３７を形成する。この
ときのＲＩＥでは、多結晶Ｓｉ層６２がストッパになる
と共に多結晶Ｓｉ層６２で終点検出を行うことができる
ので、側壁を安定的に形成することができる。
原料とする減圧ＣＶＤ法または従来公知の常圧ＣＶＤ法
によって、膜厚が１００〜５００ｎｍ程度のＳｉＯ2 層
３６を堆積させる。そして、このＳｉＯ2 層３６の全面
に対してＲＩＥを行い、ＳｉＯ2 層３６から成る側壁を
開口部３５の内側面に形成して、この側壁に囲まれてい
るエミッタ電極用のコンタクト孔３７を形成する。この
ときのＲＩＥでは、多結晶Ｓｉ層６２がストッパになる
と共に多結晶Ｓｉ層６２で終点検出を行うことができる
ので、側壁を安定的に形成することができる。
【００３２】次に、ＮＰＮバイポーラトランジスタのベ
ース領域及びベース電極のパターンにレジスト（図示せ
ず）を加工し、このレジストをマスクにして、図５
（ｂ）に示す様に、多結晶Ｓｉ層６２、ＳｉＯ2 層３４
及び多結晶Ｓｉ層２３を連続的にエッチングする。Ｓｉ
Ｏ2 層３４のエッチングに際して、多結晶Ｓｉ層２３が
ストッパになるので、ＮＭＯＳトランジスタ１３等にお
ける層間絶縁膜としてのＳｉＯ2 層５７、５８はエッチ
ングされない。
ース領域及びベース電極のパターンにレジスト（図示せ
ず）を加工し、このレジストをマスクにして、図５
（ｂ）に示す様に、多結晶Ｓｉ層６２、ＳｉＯ2 層３４
及び多結晶Ｓｉ層２３を連続的にエッチングする。Ｓｉ
Ｏ2 層３４のエッチングに際して、多結晶Ｓｉ層２３が
ストッパになるので、ＮＭＯＳトランジスタ１３等にお
ける層間絶縁膜としてのＳｉＯ2 層５７、５８はエッチ
ングされない。
【００３３】次に、図６（ａ）に示す様に、２個のＮＭ
ＯＳトランジスタ１３で共有しているソース／ドレイン
領域であるＮ+ 型不純物領域５６に達するコンタクト孔
６５を、ＳｉＯ2 層５７、５８に形成する。
ＯＳトランジスタ１３で共有しているソース／ドレイン
領域であるＮ+ 型不純物領域５６に達するコンタクト孔
６５を、ＳｉＯ2 層５７、５８に形成する。
【００３４】次に、図６（ｂ）に示す様に、膜厚が５０
〜１００ｎｍ程度の多結晶Ｓｉ層６６を堆積させ、この
多結晶Ｓｉ層６６の全面にＡｓをイオン注入した後、膜
厚が５０〜１００ｎｍ程度のＷＳｉ層６７を更に堆積さ
せて、ポリサイド層６８を形成する。そして、このポリ
サイド層６８をパターニングして、ＮＰＮバイポーラト
ランジスタの形成領域ではエミッタ電極を形成し、ＮＭ
ＯＳトランジスタ１３ではＮ+ 型不純物領域５６からの
取り出し電極を形成する。
〜１００ｎｍ程度の多結晶Ｓｉ層６６を堆積させ、この
多結晶Ｓｉ層６６の全面にＡｓをイオン注入した後、膜
厚が５０〜１００ｎｍ程度のＷＳｉ層６７を更に堆積さ
せて、ポリサイド層６８を形成する。そして、このポリ
サイド層６８をパターニングして、ＮＰＮバイポーラト
ランジスタの形成領域ではエミッタ電極を形成し、ＮＭ
ＯＳトランジスタ１３ではＮ+ 型不純物領域５６からの
取り出し電極を形成する。
【００３５】次に、図７に示す様に、ＳｉＯ2 層７１、
７２等の層間絶縁膜を形成した後、アニールを行うこと
によって、多結晶Ｓｉ層６６からＳｉ基体２１中へＡｓ
を固相拡散させて、エミッタ領域としてのＮ+ 型不純物
領域７３を形成すると共に、多結晶Ｓｉ層２３からＳｉ
基体２１中へＢを固相拡散させて、外部ベース領域とし
てのＰ+ 型不純物領域７４を形成する。ここまでで、エ
ミッタ−ベース自己整合型のＮＰＮバイポーラトランジ
スタ１６が形成される。
７２等の層間絶縁膜を形成した後、アニールを行うこと
によって、多結晶Ｓｉ層６６からＳｉ基体２１中へＡｓ
を固相拡散させて、エミッタ領域としてのＮ+ 型不純物
領域７３を形成すると共に、多結晶Ｓｉ層２３からＳｉ
基体２１中へＢを固相拡散させて、外部ベース領域とし
てのＰ+ 型不純物領域７４を形成する。ここまでで、エ
ミッタ−ベース自己整合型のＮＰＮバイポーラトランジ
スタ１６が形成される。
【００３６】次に、ポリサイド層（図示せず）等で配線
を形成した後、図１に示す様に、ＳｉＯ2 層７５、７６
等の層間絶縁膜を形成し、コンタクト孔２７を選択的に
形成する。そして、バリアメタル層及び密着層としての
Ｔｉ／ＴｉＮ層７７等とＷ層３１とから成るプラグでコ
ンタクト孔２７を埋める。
を形成した後、図１に示す様に、ＳｉＯ2 層７５、７６
等の層間絶縁膜を形成し、コンタクト孔２７を選択的に
形成する。そして、バリアメタル層及び密着層としての
Ｔｉ／ＴｉＮ層７７等とＷ層３１とから成るプラグでコ
ンタクト孔２７を埋める。
【００３７】その後、バリアメタル層等としてのＴｉ／
ＴｉＮ層８１等、Ｃｕを含有するＡｌ層３２及び反射防
止層等としてのＴｉＮ層８２等をパターニングして、第
１層目の積層Ａｌ配線を形成する。そして、更に、層間
絶縁膜（図示せず）と第２層目の積層Ａｌ配線（図示せ
ず）とを形成した後、プラズマＣＶＤ法によってオーバ
コート膜としてのＳｉＮ層（図示せず）を形成して、本
実施例を完成させる。
ＴｉＮ層８１等、Ｃｕを含有するＡｌ層３２及び反射防
止層等としてのＴｉＮ層８２等をパターニングして、第
１層目の積層Ａｌ配線を形成する。そして、更に、層間
絶縁膜（図示せず）と第２層目の積層Ａｌ配線（図示せ
ず）とを形成した後、プラズマＣＶＤ法によってオーバ
コート膜としてのＳｉＮ層（図示せず）を形成して、本
実施例を完成させる。
【００３８】なお、以上の実施例では、ＮＰＮバイポー
ラトランジスタ１６がエミッタ−ベース自己整合型であ
るが、バイポーラトランジスタがエミッタ−ベース自己
整合型ではないＢｉＭＯＳ半導体装置及びその製造方法
にも、本願の発明を適用することができる。
ラトランジスタ１６がエミッタ−ベース自己整合型であ
るが、バイポーラトランジスタがエミッタ−ベース自己
整合型ではないＢｉＭＯＳ半導体装置及びその製造方法
にも、本願の発明を適用することができる。
【００３９】
【発明の効果】請求項１のＢｉＭＯＳ半導体装置では、
バイポーラトランジスタのエミッタ電極とベース電極と
を電気的に分離している絶縁膜を十分に厚くすることが
できるので、エミッタ電極とベース電極との間の配線間
容量を低減させてバイポーラトランジスタの動作を高速
にすることができると共に、エミッタ電極とベース電極
との間の層間耐圧を高くしてバイポーラトランジスタの
信頼性を高めることができる。
バイポーラトランジスタのエミッタ電極とベース電極と
を電気的に分離している絶縁膜を十分に厚くすることが
できるので、エミッタ電極とベース電極との間の配線間
容量を低減させてバイポーラトランジスタの動作を高速
にすることができると共に、エミッタ電極とベース電極
との間の層間耐圧を高くしてバイポーラトランジスタの
信頼性を高めることができる。
【００４０】請求項２のＢｉＭＯＳ半導体装置では、半
導体基体上の第２層目の導電層と第３層目の導電層との
間の層間絶縁膜がＭＯＳトランジスタに設けられていな
くても支障はないので、バイポーラトランジスタの高速
動作及び高信頼性を支障なく実現することができる。
導体基体上の第２層目の導電層と第３層目の導電層との
間の層間絶縁膜がＭＯＳトランジスタに設けられていな
くても支障はないので、バイポーラトランジスタの高速
動作及び高信頼性を支障なく実現することができる。
【００４１】請求項３のＢｉＭＯＳ半導体装置では、バ
イポーラトランジスタの高速動作及び高信頼性を実現し
ても、ＭＯＳトランジスタでは段差が小さいので、ＭＯ
Ｓトランジスタにおいても配線の段切れやアロイスパイ
ク等による信頼性の低下を防止することができる。
イポーラトランジスタの高速動作及び高信頼性を実現し
ても、ＭＯＳトランジスタでは段差が小さいので、ＭＯ
Ｓトランジスタにおいても配線の段切れやアロイスパイ
ク等による信頼性の低下を防止することができる。
【００４２】請求項４のＢｉＭＯＳ半導体装置の製造方
法では、ＭＯＳトランジスタの形成領域における絶縁膜
の膜厚が減少したり膜質が低下したりするのを防止する
ことができるので、高速動作及び高信頼性のバイポーラ
トランジスタと高信頼性のＭＯＳトランジスタとの両方
を含むＢｉＭＯＳ半導体装置を製造することができる。
法では、ＭＯＳトランジスタの形成領域における絶縁膜
の膜厚が減少したり膜質が低下したりするのを防止する
ことができるので、高速動作及び高信頼性のバイポーラ
トランジスタと高信頼性のＭＯＳトランジスタとの両方
を含むＢｉＭＯＳ半導体装置を製造することができる。
【図１】本願の発明の一実施例を示す側断面図である。
【図２】一実施例を製造するための最初の工程を順次に
示す側断面図である。
示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】図４に続く工程を順次に示す側断面図である。
【図６】図５に続く工程を順次に示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】本願の発明の一従来例を示す側断面図である。
１３ ＮＭＯＳトランジスタ １６ ＮＰＮバイポーラトランジスタ ２１ Ｓｉ基体 ２３ 多結晶Ｓｉ層 ３４ ＳｉＯ2 層 ３５ 開口部 ３６ ＳｉＯ2 層 ５３ ポリサイド層 ６８ ポリサイド層
Claims (4)
- 【請求項１】 バイポーラトランジスタとＭＯＳトラン
ジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装
置において、 前記バイポーラトランジスタのベース電極を覆う絶縁膜
上にエミッタ電極が設けられており、 前記ＭＯＳトランジスタには前記絶縁膜が設けられてい
ないことを特徴とするＢｉＭＯＳ半導体装置。 - 【請求項２】 前記半導体基体上の第１層目の導電層で
前記ＭＯＳトランジスタのゲート電極が形成されてお
り、 前記半導体基体上の第２層目の導電層で前記ベース電極
が形成されており、 前記半導体基体上の第３層目の導電層で前記ＭＯＳトラ
ンジスタの配線と前記エミッタ電極とが形成されてお
り、 前記絶縁膜が前記第２層目の導電層と前記第３層目の導
電層との間の層間絶縁膜になっていることを特徴とする
請求項１記載のＢｉＭＯＳ半導体装置。 - 【請求項３】 前記ベース電極とこのベース電極上の第
１の絶縁膜とを貫通する開口部の内側面に、第２の絶縁
膜から成る側壁が設けられており、 前記エミッタ電極が前記側壁の内側に広がっており、 前記ＭＯＳトランジスタには前記第１の絶縁膜が設けら
れていないことを特徴とする請求項１または２記載のＢ
ｉＭＯＳ半導体装置。 - 【請求項４】 前記ベース電極用の導電層とこの導電層
上の絶縁膜とを順次に全面に形成する工程と、 前記導電層をエッチング終点にして、少なくとも前記Ｍ
ＯＳトランジスタの形成領域における前記絶縁膜をエッ
チングする工程とを具備することを特徴とする請求項１
〜３の何れか１項に記載のＢｉＭＯＳ半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19776394A JP3282172B2 (ja) | 1994-07-29 | 1994-07-29 | ＢｉＭＯＳ半導体装置の製造方法 |
| KR1019950019234A KR960006066A (ko) | 1994-07-29 | 1995-07-01 | BiMOS반도체장치 및 그 제조방법 |
| EP95401792A EP0694972A3 (en) | 1994-07-29 | 1995-07-28 | Bimos semiconductor device and manufacturing process |
| SG1995000984A SG33439A1 (en) | 1994-07-29 | 1995-07-29 | BiMOS semiconductor device and manufacturing method thereof |
| US08/720,011 US5789285A (en) | 1899-07-29 | 1996-09-27 | Manufacturing method for BIMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19776394A JP3282172B2 (ja) | 1994-07-29 | 1994-07-29 | ＢｉＭＯＳ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846068A true JPH0846068A (ja) | 1996-02-16 |
| JP3282172B2 JP3282172B2 (ja) | 2002-05-13 |
Family
ID=16379953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19776394A Expired - Fee Related JP3282172B2 (ja) | 1899-07-29 | 1994-07-29 | ＢｉＭＯＳ半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5789285A (ja) |
| EP (1) | EP0694972A3 (ja) |
| JP (1) | JP3282172B2 (ja) |
| KR (1) | KR960006066A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6001701A (en) * | 1997-06-09 | 1999-12-14 | Lucent Technologies Inc. | Process for making bipolar having graded or modulated collector |
| JP2002509649A (ja) * | 1997-07-11 | 2002-03-26 | テレフオンアクチーボラゲツト エル エム エリクソン | 高周波で使用されるｉｃ部品を製造するためのプロセス |
| US6611044B2 (en) | 1998-09-11 | 2003-08-26 | Koninklijke Philips Electronics N.V. | Lateral bipolar transistor and method of making same |
| CN1215569C (zh) * | 1999-03-15 | 2005-08-17 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
| JP4056218B2 (ja) * | 2000-12-27 | 2008-03-05 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
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|---|---|---|---|---|
| US5093707A (en) * | 1988-04-27 | 1992-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device with bipolar and cmos transistors |
| US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US4994400A (en) * | 1989-01-27 | 1991-02-19 | Tektronix, Inc. | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls |
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2913785B2 (ja) * | 1990-07-12 | 1999-06-28 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2625602B2 (ja) * | 1991-01-18 | 1997-07-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 集積回路デバイスの製造プロセス |
| KR940003589B1 (ko) * | 1991-02-25 | 1994-04-25 | 삼성전자 주식회사 | BiCMOS 소자의 제조 방법 |
| US5324672A (en) * | 1991-10-24 | 1994-06-28 | Sony Corporation | Manufacturing method for bipolar transistor |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| JPH0677418A (ja) * | 1992-08-26 | 1994-03-18 | Hitachi Ltd | 集積回路装置とその製造方法 |
| JP3343968B2 (ja) * | 1992-12-14 | 2002-11-11 | ソニー株式会社 | バイポーラ型半導体装置およびその製造方法 |
| US5541124A (en) * | 1993-02-28 | 1996-07-30 | Sony Corporation | Method for making bipolar transistor having double polysilicon structure |
| JP3172031B2 (ja) * | 1994-03-15 | 2001-06-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US5439833A (en) * | 1994-03-15 | 1995-08-08 | National Semiconductor Corp. | Method of making truly complementary and self-aligned bipolar and CMOS transistor structures with minimized base and gate resistances and parasitic capacitance |
-
1994
- 1994-07-29 JP JP19776394A patent/JP3282172B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-01 KR KR1019950019234A patent/KR960006066A/ko not_active Abandoned
- 1995-07-28 EP EP95401792A patent/EP0694972A3/en not_active Withdrawn
-
1996
- 1996-09-27 US US08/720,011 patent/US5789285A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5789285A (en) | 1998-08-04 |
| KR960006066A (ko) | 1996-02-23 |
| JP3282172B2 (ja) | 2002-05-13 |
| EP0694972A3 (en) | 1997-01-08 |
| EP0694972A2 (en) | 1996-01-31 |
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