JPH0677418A - 集積回路装置とその製造方法 - Google Patents
集積回路装置とその製造方法Info
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- JPH0677418A JPH0677418A JP4226891A JP22689192A JPH0677418A JP H0677418 A JPH0677418 A JP H0677418A JP 4226891 A JP4226891 A JP 4226891A JP 22689192 A JP22689192 A JP 22689192A JP H0677418 A JPH0677418 A JP H0677418A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- electrode
- polycrystalline silicon
- type impurity
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高速バイポーラ素子と高信頼性ＭＩＳＦＥＴ素
子を集積した集積回路装置とその製造方法を提供する。 【構成】ＭＩＳ型半導体素子５０，５１のゲート電極２
１がゲート絶縁膜２０と選択Ｓｉ3Ｎ4デポジションを用
いて形成したＳｉ3Ｎ4膜２４で覆われており、さらに多
結晶シリコンを主たる材料とし基板表面に接触する、バ
イポーラ素子のベース電極３２の周囲が、基板側から順
番に該ゲート絶縁膜２０、Ｓｉ3Ｎ4膜２４で覆われてい
る。 【効果】バイポーラ素子のエミッタ拡散層を浅くできた
ため、従来に比べｈＦＥを大きくすることができる。ま
た、ＭＩＳＦＥＴのゲート絶縁膜は、エミッタ電極形成
に関連するレジスト他の汚染がなくなり、バイポーラＣ
ＭＩＳＦＥＴ集積回路装置のＭＩＳＦＥＴ用ゲート絶縁
膜の永久絶縁膜破壊耐圧が向上した。
子を集積した集積回路装置とその製造方法を提供する。 【構成】ＭＩＳ型半導体素子５０，５１のゲート電極２
１がゲート絶縁膜２０と選択Ｓｉ3Ｎ4デポジションを用
いて形成したＳｉ3Ｎ4膜２４で覆われており、さらに多
結晶シリコンを主たる材料とし基板表面に接触する、バ
イポーラ素子のベース電極３２の周囲が、基板側から順
番に該ゲート絶縁膜２０、Ｓｉ3Ｎ4膜２４で覆われてい
る。 【効果】バイポーラ素子のエミッタ拡散層を浅くできた
ため、従来に比べｈＦＥを大きくすることができる。ま
た、ＭＩＳＦＥＴのゲート絶縁膜は、エミッタ電極形成
に関連するレジスト他の汚染がなくなり、バイポーラＣ
ＭＩＳＦＥＴ集積回路装置のＭＩＳＦＥＴ用ゲート絶縁
膜の永久絶縁膜破壊耐圧が向上した。
Description
【０００１】
【産業上の利用分野】本発明は微細で、かつ集積規模の
大きな半導体集積回路素子に関し、特に、高速化に好適
なバイポーラＣＭＩＳ（Complementary Metal Insulato
r Semiconductor）型集積回路用の素子構造と製造方法
に関する。
大きな半導体集積回路素子に関し、特に、高速化に好適
なバイポーラＣＭＩＳ（Complementary Metal Insulato
r Semiconductor）型集積回路用の素子構造と製造方法
に関する。
【０００２】
【従来の技術】バイポーラＣＭＩＳ素子はバイポーラ素
子の高速性とＣＭＩＳ素子の低消費電力性を活かし、高
速かつ低消費電力な集積回路用素子として用いられてい
る。ただし、使われている素子の種類が多いため、製造
工程が複雑になる問題があり、工程簡略化が課題であ
る。
子の高速性とＣＭＩＳ素子の低消費電力性を活かし、高
速かつ低消費電力な集積回路用素子として用いられてい
る。ただし、使われている素子の種類が多いため、製造
工程が複雑になる問題があり、工程簡略化が課題であ
る。
【０００３】この工程簡略化に取り組んだ従来技術にイ
ンターナショナル・エレクトロン・デバイス・ミーティ
ング 予稿集 ２４頁、１９８７年、”ア・ハイ・スピ
ード・セルフアラインド・バイポーラＣＭＯＳ・テクノ
ロジー”第２図（本特許、図２）がある。
ンターナショナル・エレクトロン・デバイス・ミーティ
ング 予稿集 ２４頁、１９８７年、”ア・ハイ・スピ
ード・セルフアラインド・バイポーラＣＭＯＳ・テクノ
ロジー”第２図（本特許、図２）がある。
【０００４】
【発明が解決しようとする課題】上記従来技術ではバイ
ポーラ素子とＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor）素子の両方を短い工
程数で形成するために、ＭＩＳＦＥＴ素子のゲート電極
とバイポーラ素子のエミッタ電極を同じ多結晶シリコン
層で形成することが特徴となっている（図２（ａ）参
照）。この方法では、エミッタ電極が基板に接触してい
なければならないため、エミッタ用（ゲート用）多結晶
シリコンを被着する前にエミッタ領域のゲート絶縁膜を
取り除く必要がある（上記従来技術ではその詳細は開示
されていないが、ゲート絶縁膜除去の必然性は容易に類
推できる）。
ポーラ素子とＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor）素子の両方を短い工
程数で形成するために、ＭＩＳＦＥＴ素子のゲート電極
とバイポーラ素子のエミッタ電極を同じ多結晶シリコン
層で形成することが特徴となっている（図２（ａ）参
照）。この方法では、エミッタ電極が基板に接触してい
なければならないため、エミッタ用（ゲート用）多結晶
シリコンを被着する前にエミッタ領域のゲート絶縁膜を
取り除く必要がある（上記従来技術ではその詳細は開示
されていないが、ゲート絶縁膜除去の必然性は容易に類
推できる）。
【０００５】この従来構造並びに製造方法（図２（ａ）
〜（ｃ）参照）では、（１）極めて高品質を要求される
ゲート絶縁膜上でレジストパターンを用いたゲート絶縁
膜除去工程が必要になるため、該工程起因のゲート絶縁
膜質劣化が起きる、（２）エミッタ用砒素ドープ多結晶
シリコン６１を被着した後多くの工程を経るため、合計
の熱処理時間が増加しエミッタ拡散層の接合深さが深く
なるなどの問題がある。これらの問題点解決が課題であ
る。
〜（ｃ）参照）では、（１）極めて高品質を要求される
ゲート絶縁膜上でレジストパターンを用いたゲート絶縁
膜除去工程が必要になるため、該工程起因のゲート絶縁
膜質劣化が起きる、（２）エミッタ用砒素ドープ多結晶
シリコン６１を被着した後多くの工程を経るため、合計
の熱処理時間が増加しエミッタ拡散層の接合深さが深く
なるなどの問題がある。これらの問題点解決が課題であ
る。
【０００６】
【課題を解決するための手段】上記問題点を解決する構
造の１例を図１に示す。この構造ではバイポーラ素子の
エミッタ電極をＭＩＳＦＥＴのゲート電極とは異なる多
結晶シリコン層で形成することが特徴である。
造の１例を図１に示す。この構造ではバイポーラ素子の
エミッタ電極をＭＩＳＦＥＴのゲート電極とは異なる多
結晶シリコン層で形成することが特徴である。
【０００７】
【作用】この構造では、ゲート絶縁膜上でレジストを用
いた部分的ゲート絶縁膜除去を必要としないため、ゲー
ト絶縁膜の品質を高いレベルに維持できるほか、エミッ
タ電極用多結晶シリコン層を配線形成工程の直前に形成
するため、エミッタ電極からの不純物拡散を浅く制御で
きる。
いた部分的ゲート絶縁膜除去を必要としないため、ゲー
ト絶縁膜の品質を高いレベルに維持できるほか、エミッ
タ電極用多結晶シリコン層を配線形成工程の直前に形成
するため、エミッタ電極からの不純物拡散を浅く制御で
きる。
【０００８】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【０００９】（実施例１）図１は本発明第１の実施例で
ありＣＭＩＳＦＥＴ（Complementaly Metal Insulator
Semiconductor Field Effect Transistor）素子とバイ
ポーラ素子が集積された集積回路の断面構造図を示す。
また、この実施例の試作工程実施例を図３〜図１２に示
す。以下、図３〜図１２に本実施例の構造の特徴を工程
を追いながら開示する。
ありＣＭＩＳＦＥＴ（Complementaly Metal Insulator
Semiconductor Field Effect Transistor）素子とバイ
ポーラ素子が集積された集積回路の断面構造図を示す。
また、この実施例の試作工程実施例を図３〜図１２に示
す。以下、図３〜図１２に本実施例の構造の特徴を工程
を追いながら開示する。
【００１０】バイポーラＣＭＩＳの試作に当たっては、
図３に示すｐ型Ｓｉ基板１１を用いて行った。基板上に
は、まずｎチャネルＭＩＳＦＥＴ領域およびバイポーラ
素子の素子分離領域用に１×１０18ｃｍ-3の濃度のｐ型
不純物領域１２と、ｐチャネルＭＩＳＦＥＴ領域および
バイポーラ素子領域用に１×１０20ｃｍ-3のｎ型不純物
領域１３を形成する。
図３に示すｐ型Ｓｉ基板１１を用いて行った。基板上に
は、まずｎチャネルＭＩＳＦＥＴ領域およびバイポーラ
素子の素子分離領域用に１×１０18ｃｍ-3の濃度のｐ型
不純物領域１２と、ｐチャネルＭＩＳＦＥＴ領域および
バイポーラ素子領域用に１×１０20ｃｍ-3のｎ型不純物
領域１３を形成する。
【００１１】次に、厚さ２μｍのシリコン層１４をエピ
タキシャル成長させ（図４）、その表面上、ｎチャネル
ＭＩＳＦＥＴ領域およびバイポーラ素子の素子分離領域
用に０．５×１０17ｃｍ-3の濃度のｐ型不純物領域１５
を、ｐチャネルＭＩＳＦＥＴ領域およびバイポーラ素子
領域用に１×１０17ｃｍ-3のｎ型不純物領域１６を形成
する（図５）。
タキシャル成長させ（図４）、その表面上、ｎチャネル
ＭＩＳＦＥＴ領域およびバイポーラ素子の素子分離領域
用に０．５×１０17ｃｍ-3の濃度のｐ型不純物領域１５
を、ｐチャネルＭＩＳＦＥＴ領域およびバイポーラ素子
領域用に１×１０17ｃｍ-3のｎ型不純物領域１６を形成
する（図５）。
【００１２】基板表面の素子分離領域に、選択酸化法を
用いて厚さ４００ｎｍのフィールド酸化膜１７を形成す
る。偏析現象が問題となるｐ型不純物領域１５ではフィ
ールド直下のボロン濃度が低下するため、フィールド形
成直後にボロンの一価イオンを２００ｋｅＶで１×１０
13ｃｍ-2でイオン打ち込みし、ボロン濃度を高めた。こ
の部分のボロン濃度を高めるには選択酸化の直前に素子
分離領域表面に十分な濃度のボロン層を形成する従来方
法も可能である（図６）。
用いて厚さ４００ｎｍのフィールド酸化膜１７を形成す
る。偏析現象が問題となるｐ型不純物領域１５ではフィ
ールド直下のボロン濃度が低下するため、フィールド形
成直後にボロンの一価イオンを２００ｋｅＶで１×１０
13ｃｍ-2でイオン打ち込みし、ボロン濃度を高めた。こ
の部分のボロン濃度を高めるには選択酸化の直前に素子
分離領域表面に十分な濃度のボロン層を形成する従来方
法も可能である（図６）。
【００１３】素子分離領域を形成した後、イオン打ち込
み法を用いてピーク不純物濃度が１×１０18ｃｍ-3にな
るようにベース領域用ｐ型不純物層１９を形成する。ベ
ース領域形成後、厚さ１５ｎｍのゲート絶縁膜２０を熱
酸化法により形成した。（図７） ゲート絶縁膜上に化学気相成長法によりｎ型不純物を含
む多結晶シリコン層を１５０ｎｍの厚さで形成した後、
公知の光リソグラフィで形成したレジストパターンをマ
スクに用い、公知のドライエッチング技術を用いて多結
晶シリコン電極２１を形成する。この際、バイポーラ素
子のエミッタ電極形成領域上にもエミッタ電極寸法の多
結晶シリコンを形成する（図８）。
み法を用いてピーク不純物濃度が１×１０18ｃｍ-3にな
るようにベース領域用ｐ型不純物層１９を形成する。ベ
ース領域形成後、厚さ１５ｎｍのゲート絶縁膜２０を熱
酸化法により形成した。（図７） ゲート絶縁膜上に化学気相成長法によりｎ型不純物を含
む多結晶シリコン層を１５０ｎｍの厚さで形成した後、
公知の光リソグラフィで形成したレジストパターンをマ
スクに用い、公知のドライエッチング技術を用いて多結
晶シリコン電極２１を形成する。この際、バイポーラ素
子のエミッタ電極形成領域上にもエミッタ電極寸法の多
結晶シリコンを形成する（図８）。
【００１４】本実施例ではｎ型不純物を含んだ多結晶シ
リコンを電極材料に用いたが、化学気相成長時点では不
純物を添加せず、多結晶シリコン層を被着した後でイオ
ン打ち込み法等によりｎチャネル領域およびｐチャネル
領域上の多結晶シリコンにｎ型あるいはｐ型不純物を添
加してもよい。また多結晶シリコン上にタングステン、
モリブデン、チタン、あるいはこれらの高融点金属の珪
化物を一層ないし複数層積層することによって電極の抵
抗を減らすことも可能である。
リコンを電極材料に用いたが、化学気相成長時点では不
純物を添加せず、多結晶シリコン層を被着した後でイオ
ン打ち込み法等によりｎチャネル領域およびｐチャネル
領域上の多結晶シリコンにｎ型あるいはｐ型不純物を添
加してもよい。また多結晶シリコン上にタングステン、
モリブデン、チタン、あるいはこれらの高融点金属の珪
化物を一層ないし複数層積層することによって電極の抵
抗を減らすことも可能である。
【００１５】多結晶シリコン電極を形成した後、この電
極をマスクとしてＭＩＳＦＥＴ素子のソース及びドレイ
ン拡散層２２、２３を形成する。
極をマスクとしてＭＩＳＦＥＴ素子のソース及びドレイ
ン拡散層２２、２３を形成する。
【００１６】次に、多結晶シリコン電極表面に選択的に
５０ｎｍの厚さのＳｉ3Ｎ4膜２４を形成する。形成には
ＳｉＨ2Ｃｌ2ガス１に対しＮＨ3ガス２０の比率で加え
たガス雰囲気による化学気相成長法を用いた。成膜中の
圧力は６０Ｐａ、温度は７５０℃である。Ｓｉ3Ｎ4膜２
４の選択的化学気相成長法は、ＳｉＯ2表面でＳｉ3Ｎ4
膜成長が非常に遅く、シリコン、各種高融点金属珪化
物、および各種高融点金属表面で膜成長が起きる現象で
あるため、多結晶シリコン表面に高融点金属やその珪化
物が積層されていても問題はない（図９）。
５０ｎｍの厚さのＳｉ3Ｎ4膜２４を形成する。形成には
ＳｉＨ2Ｃｌ2ガス１に対しＮＨ3ガス２０の比率で加え
たガス雰囲気による化学気相成長法を用いた。成膜中の
圧力は６０Ｐａ、温度は７５０℃である。Ｓｉ3Ｎ4膜２
４の選択的化学気相成長法は、ＳｉＯ2表面でＳｉ3Ｎ4
膜成長が非常に遅く、シリコン、各種高融点金属珪化
物、および各種高融点金属表面で膜成長が起きる現象で
あるため、多結晶シリコン表面に高融点金属やその珪化
物が積層されていても問題はない（図９）。
【００１７】Ｓｉ3Ｎ4膜２４を形成した後、基板表面に
露出したゲート絶縁膜を取り除き、多結晶シリコンを化
学気相成長法で１５０ｎｍの厚さで被着し、パターニン
グして電極２６，２７を形成する。ｎチャネル型ＭＩＳ
ＦＥＴ領域ではこの多結晶シリコンにリンの一価イオン
を８０ｋｅＶのエネルギーで１×１０13ｃｍ-2イオン打
ち込みし、また、ｐチャネル型ＭＩＳＦＥＴ領域とバイ
ポーラ素子領域ではこの多結晶シリコンにボロンの一価
イオンを２０ｋｅＶのエネルギーで１×１０13ｃｍ-2イ
オン打ち込みすることによってそれぞれｎ型不純物を含
む多結晶シリコン電極２６とｐ型不純物を含む多結晶シ
リコン電極２７を形成する。
露出したゲート絶縁膜を取り除き、多結晶シリコンを化
学気相成長法で１５０ｎｍの厚さで被着し、パターニン
グして電極２６，２７を形成する。ｎチャネル型ＭＩＳ
ＦＥＴ領域ではこの多結晶シリコンにリンの一価イオン
を８０ｋｅＶのエネルギーで１×１０13ｃｍ-2イオン打
ち込みし、また、ｐチャネル型ＭＩＳＦＥＴ領域とバイ
ポーラ素子領域ではこの多結晶シリコンにボロンの一価
イオンを２０ｋｅＶのエネルギーで１×１０13ｃｍ-2イ
オン打ち込みすることによってそれぞれｎ型不純物を含
む多結晶シリコン電極２６とｐ型不純物を含む多結晶シ
リコン電極２７を形成する。
【００１８】多結晶シリコン電極２６と２７を形成した
後、多結晶シリコン電極の表面を熱酸化法により酸化し
て厚さ１００ｎｍのＳｉＯ2２５を形成する。
後、多結晶シリコン電極の表面を熱酸化法により酸化し
て厚さ１００ｎｍのＳｉＯ2２５を形成する。
【００１９】次に、図１０に示すように少なくともエミ
ッタ領域を開口するレジストパターン３０を形成しエミ
ッタ領域部多結晶シリコン電極２１表面のＳｉ3Ｎ4膜を
ドライエッチング法によりエッチングしエミッタ形成部
の穴３１を形成する。このエッチングでは基板表面のＳ
ｉＯ2膜削れを減らすためにＣＨ2Ｆ2ガスによる高選択
異方性エッチング技術を用いた。
ッタ領域を開口するレジストパターン３０を形成しエミ
ッタ領域部多結晶シリコン電極２１表面のＳｉ3Ｎ4膜を
ドライエッチング法によりエッチングしエミッタ形成部
の穴３１を形成する。このエッチングでは基板表面のＳ
ｉＯ2膜削れを減らすためにＣＨ2Ｆ2ガスによる高選択
異方性エッチング技術を用いた。
【００２０】引き続き等方性のＳｉエッチング技術を用
いてエミッタ領域上の多結晶シリコン電極２１を除去
し、さらにゲート絶縁膜２０のうち該電極の直下にあっ
た部分をエッチングする（図１１）。
いてエミッタ領域上の多結晶シリコン電極２１を除去
し、さらにゲート絶縁膜２０のうち該電極の直下にあっ
た部分をエッチングする（図１１）。
【００２１】次に、砒素を１×１０20ｃｍ-3含むベース
用多結晶シリコン電極３２を化学気相成長法で被着し、
公知の光リソグラフィ技術並びにドライエッチング技術
を用いてパターニングして形成する。パターニング後、
９００℃１０分のアニールを行ってベース用ｎ型不純物
層を形成した（図１２）。
用多結晶シリコン電極３２を化学気相成長法で被着し、
公知の光リソグラフィ技術並びにドライエッチング技術
を用いてパターニングして形成する。パターニング後、
９００℃１０分のアニールを行ってベース用ｎ型不純物
層を形成した（図１２）。
【００２２】この後、基板上に絶縁膜を形成し、コンタ
クト穴形成、配線形成を経て図１に示す構造を形成し
た。
クト穴形成、配線形成を経て図１に示す構造を形成し
た。
【００２３】本実施例で形成したバイポーラ素子は、従
来法で形成したバイポーラ素子に比較してエミッタ拡散
層を浅くできたため、従来比約２倍のｈＦＥを実現し
た。また、本実施例ではＭＩＳＦＥＴのゲート絶縁膜が
レジスト他の汚染にさらされる事がなくなったため、従
来の方法で形成したＭＩＳＦＥＴでは平均約８ＭＶ／ｃ
ｍしかなかった永久絶縁膜破壊耐圧が、１０ＭＶ／ｃｍ
以上に向上した。
来法で形成したバイポーラ素子に比較してエミッタ拡散
層を浅くできたため、従来比約２倍のｈＦＥを実現し
た。また、本実施例ではＭＩＳＦＥＴのゲート絶縁膜が
レジスト他の汚染にさらされる事がなくなったため、従
来の方法で形成したＭＩＳＦＥＴでは平均約８ＭＶ／ｃ
ｍしかなかった永久絶縁膜破壊耐圧が、１０ＭＶ／ｃｍ
以上に向上した。
【００２４】（実施例２）図１の実施例では、ＭＩＳＦ
ＥＴのソース及びドレイン拡散層の接合深さを浅くする
目的でソース及びドレイン上に多結晶シリコン電極を積
み上げる構造を使った。ところで、ＭＩＳＦＥＴ素子の
ゲート長が０．５μｍ程度を上回る場合、ソース及びド
レインの接合深さは０．１〜０．２μｍ程度で良い。こ
の場合、ソース及びドレイン拡散層はイオン打ち込みで
形成したものが使える。図１３の実施例はこのソース及
びドレイン拡散層３４、３５をイオン打ち込み法で形成
した実施例を示している。
ＥＴのソース及びドレイン拡散層の接合深さを浅くする
目的でソース及びドレイン上に多結晶シリコン電極を積
み上げる構造を使った。ところで、ＭＩＳＦＥＴ素子の
ゲート長が０．５μｍ程度を上回る場合、ソース及びド
レインの接合深さは０．１〜０．２μｍ程度で良い。こ
の場合、ソース及びドレイン拡散層はイオン打ち込みで
形成したものが使える。図１３の実施例はこのソース及
びドレイン拡散層３４、３５をイオン打ち込み法で形成
した実施例を示している。
【００２５】（実施例３）図９では多結晶シリコン表面
に熱酸化法によりＳｉＯ2層２５を形成したが、多結晶
シリコンを酸化して形成したＳｉＯ2層では電気的な耐
圧が１０Ｖ程度しか得られない。より大きな耐圧を実現
するためには厚さが同じ場合、多結晶シリコンを酸化し
た膜よりも、化学気相成長法で形成した膜の法が優れて
いる。この化学気相成長法によるＳｉＯ2膜を用いた実
施例が図１４（ａ）と（ｂ）である。
に熱酸化法によりＳｉＯ2層２５を形成したが、多結晶
シリコンを酸化して形成したＳｉＯ2層では電気的な耐
圧が１０Ｖ程度しか得られない。より大きな耐圧を実現
するためには厚さが同じ場合、多結晶シリコンを酸化し
た膜よりも、化学気相成長法で形成した膜の法が優れて
いる。この化学気相成長法によるＳｉＯ2膜を用いた実
施例が図１４（ａ）と（ｂ）である。
【００２６】本実施例では、厚さ１００ｎｍの化学気相
成長法ＳｉＯ2膜を積層した多結晶シリコン膜を電極に
用いる（図１４（ａ））。電極をパターニング後、厚さ
１００ｎｍのＳｉＯ2膜を化学気相成長法で形成し、異
方的にｓｉＯ2膜を１００ｎｍエッチングし多結晶電極
周囲を厚さ約１００ｎｍのＳｉＯ2膜２２で覆った。
成長法ＳｉＯ2膜を積層した多結晶シリコン膜を電極に
用いる（図１４（ａ））。電極をパターニング後、厚さ
１００ｎｍのＳｉＯ2膜を化学気相成長法で形成し、異
方的にｓｉＯ2膜を１００ｎｍエッチングし多結晶電極
周囲を厚さ約１００ｎｍのＳｉＯ2膜２２で覆った。
【００２７】
【発明の効果】本発明で示したバイポーラ素子は、従来
法で形成したバイポーラ素子に比較してエミッタ拡散層
を浅くできたため、従来比約２倍のｈＦＥを実現した。
また、本発明ではＭＩＳＦＥＴのゲート絶縁膜がレジス
ト他の汚染にさらされる事がなくなったため、従来の方
法で形成したＭＩＳＦＥＴでは平均約８ＭＶ／ｃｍしか
なかった永久絶縁膜破壊耐圧が、１０ＭＶ／ｃｍ以上に
向上した。
法で形成したバイポーラ素子に比較してエミッタ拡散層
を浅くできたため、従来比約２倍のｈＦＥを実現した。
また、本発明ではＭＩＳＦＥＴのゲート絶縁膜がレジス
ト他の汚染にさらされる事がなくなったため、従来の方
法で形成したＭＩＳＦＥＴでは平均約８ＭＶ／ｃｍしか
なかった永久絶縁膜破壊耐圧が、１０ＭＶ／ｃｍ以上に
向上した。
【図１】バイポーラＣＭＩＳ集積回路素子の断面構造図
である。
である。
【図２】従来バイポーラＣＭＩＳ形成工程である。
【図３】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図４】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図５】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図６】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図７】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図８】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図９】バイポーラＣＭＩＳ形成工程を示す断面図であ
る。
る。
【図１０】バイポーラＣＭＩＳ形成工程を示す断面図で
ある。
ある。
【図１１】バイポーラＣＭＩＳ形成工程を示す断面図で
ある。
ある。
【図１２】バイポーラＣＭＩＳ形成工程を示す断面図で
ある。
ある。
【図１３】ソース／ドレイン上に多結晶シリコン電極を
持たないバイポーラＣＭＩＳ集積回路素子の断面構造図
である。
持たないバイポーラＣＭＩＳ集積回路素子の断面構造図
である。
【図１４】多結晶シリコン電極形成工程を示す断面図で
ある。
ある。
１１…ｐ型シリコン基板、１２…ｐ型不純物層、１３…
ｎ型不純物層、１４…シリコンエピタキシャル層、１５
…ｐ型不純物層、１６…ｎ型不純物層、１７…フィール
ド酸化膜、１８…酸化膜、１９…ベース領域（ｐ型不純
物層）、２０…ゲート絶縁膜、２１…多結晶シリコン電
極、２２…ｎ型不純物層、２３…ｐ型不純物層、２４…
選択Ｓｉ3Ｎ4膜、２５…ＳｉＯ2、２６…多結晶シリコ
ン電極（ｎ型不純物含有）、２７…多結晶シリコン電極
（ｐ型不純物含有）、２８…ｎ型不純物層、２９…ｐ型
不純物層、３０…レジスト、３１…エミッタ形成部穴、
３２…ベース用多結晶シリコン電極、３３…ベース用ｎ
型不純物層、３４…ｎ型不純物層、３５…ｐ型不純物
層、４１…ＳｉＯ2膜、４２…ＳｉＯ2サイドウォール、
４３…ｎチャネルＭＩＳＦＥＴ用ソース電極、４４…ｎ
チャネルＭＩＳＦＥＴ用ドレイン電極、４５…ｐチャネ
ルＭＩＳＦＥＴ用ソース電極、４６…ｐチャネルＭＩＳ
ＦＥＴ用ドレイン電極、４７…ベース電極、４８…エミ
ッタ電極、４９…コレクタ電極、５０…ｎチャネルＭＩ
ＳＦＥＴ、５１…ｐチャネルＭＩＳＦＥＴ、５２…バイ
ポーラトランジスタ。
ｎ型不純物層、１４…シリコンエピタキシャル層、１５
…ｐ型不純物層、１６…ｎ型不純物層、１７…フィール
ド酸化膜、１８…酸化膜、１９…ベース領域（ｐ型不純
物層）、２０…ゲート絶縁膜、２１…多結晶シリコン電
極、２２…ｎ型不純物層、２３…ｐ型不純物層、２４…
選択Ｓｉ3Ｎ4膜、２５…ＳｉＯ2、２６…多結晶シリコ
ン電極（ｎ型不純物含有）、２７…多結晶シリコン電極
（ｐ型不純物含有）、２８…ｎ型不純物層、２９…ｐ型
不純物層、３０…レジスト、３１…エミッタ形成部穴、
３２…ベース用多結晶シリコン電極、３３…ベース用ｎ
型不純物層、３４…ｎ型不純物層、３５…ｐ型不純物
層、４１…ＳｉＯ2膜、４２…ＳｉＯ2サイドウォール、
４３…ｎチャネルＭＩＳＦＥＴ用ソース電極、４４…ｎ
チャネルＭＩＳＦＥＴ用ドレイン電極、４５…ｐチャネ
ルＭＩＳＦＥＴ用ソース電極、４６…ｐチャネルＭＩＳ
ＦＥＴ用ドレイン電極、４７…ベース電極、４８…エミ
ッタ電極、４９…コレクタ電極、５０…ｎチャネルＭＩ
ＳＦＥＴ、５１…ｐチャネルＭＩＳＦＥＴ、５２…バイ
ポーラトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 順 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小池 淳義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】ＭＩＳＦＥＴ（Metal Insulator Semicond
uctor Field Effect Transistor）素子と縦型バイポー
ラ素子が集積された集積回路において、該ＭＩＳ型半導
体素子のゲート電極がゲート絶縁膜とＳｉ3Ｎ4膜で覆わ
れており、さらに多結晶シリコンを主たる材料とし基板
表面に接触する、該バイポーラ素子のベース電極の周囲
が、基板側から順番に該ゲート絶縁膜、該Ｓｉ3Ｎ4膜で
覆われていることを特徴とする集積回路装置。 - 【請求項２】ＭＩＳＦＥＴ素子のソース拡散層、ドレイ
ン拡散層上及び、バイポーラ素子のベース拡散層上に多
結晶シリコン電極を積層していることを特徴とする請求
項１記載の集積回路装置。 - 【請求項３】ｐ型半導体基板上に、 第１の高濃度ｐ型不純物領域、第２の高濃度ｐ型不純物
領域及び高濃度ｎ型不純物領域を形成する工程と、 該半導体基板上にエピタキシャル層を形成する工程と、 該第１の高濃度ｐ型不純物領域、該第２の高濃度ｐ型不
純物領域及び該高濃度ｎ型不純物領域上の該エピタキシ
ャル層表面に、それぞれ、第１のｐ型不純物層、第２の
ｐ型不純物層、及びｎ型不純物層を形成する工程と、 該エピタキシャル層の表面に素子間分離用のＳｉＯ2層
領域を形成する工程と、 該第１のｐ型不純物層の表面にベース用ｐ型不純物領域
を形成する工程と、 該エピタキシャル層の表面にゲート絶縁膜を形成する工
程と、 第１の多結晶シリコンを被着しリソグラフィ技術及びエ
ッチング技術を用いて、ｎチャネルＭＩＳＦＥＴ用ゲー
ト電極、ｐチャネルＭＩＳＦＥＴ用ゲート電極、及びバ
イポーラ素子のエミッタ形成用ダミー電極を形成する工
程と、 ｎチャネルＭＩＳＦＥＴ用ゲート電極をマスクにｎチャ
ネルＭＩＳＦＥＴ用ソース及びドレインｎ型拡散層を形
成する工程と、 ｐチャネルＭＩＳＦＥＴ用ゲート電極をマスクにｐチャ
ネルＭＩＳＦＥＴ用ソース及びドレインｎ型拡散層を形
成する工程と、 該ｎチャネルＭＩＳＦＥＴ用ゲート電極、該ｐチャネル
ＭＩＳＦＥＴ用ゲート電極、及び該バイポーラ素子のエ
ミッタ形成用ダミー電極表面に選択的にＳｉ3Ｎ4膜を形
成する工程と、 基板表面に露出しているゲート絶縁膜をエッチングする
工程と、 基板表面に露出した該バイポーラ素子のベース用不純物
領域上に第２の多結晶シリコン電極を形成する工程と、 該第２の多結晶シリコン電極表面を酸化して、表面に第
２のＳｉＯ2膜を形成する工程と、 基板表面に露出している該Ｓｉ3Ｎ4膜のうち、バイポー
ラ素子のエミッタ領域上のＳｉ3Ｎ4膜を異方的にエッチ
ングする工程と、 バイポーラ素子上のエミッタ形成用該ダミー電極をエッ
チングする工程と、 該ダミー電極直下の該ゲート絶縁膜をエッチングする工
程と、 第３の多結晶Ｓｉを被着し、リソグラフィ技術及びエッ
チング技術を用いてエミッタ電極を形成する工程、 を有することを特徴とする、集積回路装置の製造方法。 - 【請求項４】バイポーラ素子ベース用不純物領域上の該
第２の多結晶シリコン電極と同層を用いて、ＭＩＳＦＥ
Ｔ用ソース拡散層、ドレイン拡散層表面上に多結晶シリ
コン電極を形成することを特徴とする請求項３の集積回
路装置の製造方法。 - 【請求項５】いくつかの多結晶シリコン層の代りにアモ
ルファスシリコン層を用いることを特徴とする請求項３
の集積回路装置の製造方法。 - 【請求項６】いくつかの多結晶シリコン層の表面にタン
グステンシリサイド層、モリブデンシリサイド層、チタ
ンシリサイド層、タングステン層、モリブデン層、チタ
ン層、チタンナイトライド層の一層ないしは複数の層を
積層することを特徴とする請求項３の集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226891A JPH0677418A (ja) | 1992-08-26 | 1992-08-26 | 集積回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4226891A JPH0677418A (ja) | 1992-08-26 | 1992-08-26 | 集積回路装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677418A true JPH0677418A (ja) | 1994-03-18 |
Family
ID=16852207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4226891A Pending JPH0677418A (ja) | 1992-08-26 | 1992-08-26 | 集積回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789285A (en) * | 1899-07-29 | 1998-08-04 | Sony Corporation | Manufacturing method for BIMOS |
-
1992
- 1992-08-26 JP JP4226891A patent/JPH0677418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789285A (en) * | 1899-07-29 | 1998-08-04 | Sony Corporation | Manufacturing method for BIMOS |
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