JPH0850562A - メモリの監視回路 - Google Patents
メモリの監視回路Info
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- JPH0850562A JPH0850562A JP6184808A JP18480894A JPH0850562A JP H0850562 A JPH0850562 A JP H0850562A JP 6184808 A JP6184808 A JP 6184808A JP 18480894 A JP18480894 A JP 18480894A JP H0850562 A JPH0850562 A JP H0850562A
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Abstract
(57)【要約】
【目的】 メモリの監視回路に関し、メモリがＡＬＬ
“０”又はＡＬＬ“１”に固定される故障の時にも、メ
モリの故障を正しく検出できるメモリの監視回路を提供
する。 【構成】 入力データに、スクランブルをかけた後に誤
り処理符号化を施してメモリに書き込まれたデータを読
み出す時に、該メモリから読み出したデータに対して誤
り処理復号化を施すと共に、該読み出したデータに対し
て同一符号検出を行ない、更に、該読み出したデータの
内、誤り処理ビットを除いたデータに対してデスクラン
ブルを行なうように構成する。
“０”又はＡＬＬ“１”に固定される故障の時にも、メ
モリの故障を正しく検出できるメモリの監視回路を提供
する。 【構成】 入力データに、スクランブルをかけた後に誤
り処理符号化を施してメモリに書き込まれたデータを読
み出す時に、該メモリから読み出したデータに対して誤
り処理復号化を施すと共に、該読み出したデータに対し
て同一符号検出を行ない、更に、該読み出したデータの
内、誤り処理ビットを除いたデータに対してデスクラン
ブルを行なうように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの監視回路に係
り、特に、入力データに誤り処理符号化をしてメモリに
書き込み、読み出し側で誤り処理復号化を行なうメモリ
監視回路において、メモリ内容がＡＬＬ“０”、ＡＬＬ
“１”に固定される故障時にもメモリを正しく監視でき
るメモリの監視回路に関する。
り、特に、入力データに誤り処理符号化をしてメモリに
書き込み、読み出し側で誤り処理復号化を行なうメモリ
監視回路において、メモリ内容がＡＬＬ“０”、ＡＬＬ
“１”に固定される故障時にもメモリを正しく監視でき
るメモリの監視回路に関する。
【０００２】システムの高機能化や大容量化に伴い、通
信装置においてもメモリの使用量が増大しており、メモ
リの故障がシステムに与える影響は多大なものになって
いる。従って、メモリの故障を監視する機能の重要性が
増している。
信装置においてもメモリの使用量が増大しており、メモ
リの故障がシステムに与える影響は多大なものになって
いる。従って、メモリの故障を監視する機能の重要性が
増している。
【０００３】
【従来の技術】図７は、従来のメモリの監視回路であ
る。図７において、１はランダムアクセスメモリ（ＲＡ
Ｍ）、２はパリティ発生回路、３はパリティチェック回
路、６は書込制御回路、８は読出制御回路である。
る。図７において、１はランダムアクセスメモリ（ＲＡ
Ｍ）、２はパリティ発生回路、３はパリティチェック回
路、６は書込制御回路、８は読出制御回路である。
【０００４】図７の構成においては、ｎビットの入力デ
ータにパリティ演算を行なって１ビットのパリティビッ
トを付加してＲＡＭに書き込み、ＲＡＭから読み出した
ｎビットのデータビットにパリティ演算をしてパリティ
ビットを生成し、ＲＡＭから読みだしたパリティビット
と比較してパリティチェックを行なっている。そして、
双方のパリティビットが一致すればメモリが正常である
と判断し、双方のパリティビットが一致しない時にはメ
モリに故障があると判断する。
ータにパリティ演算を行なって１ビットのパリティビッ
トを付加してＲＡＭに書き込み、ＲＡＭから読み出した
ｎビットのデータビットにパリティ演算をしてパリティ
ビットを生成し、ＲＡＭから読みだしたパリティビット
と比較してパリティチェックを行なっている。そして、
双方のパリティビットが一致すればメモリが正常である
と判断し、双方のパリティビットが一致しない時にはメ
モリに故障があると判断する。
【０００５】
【発明が解決しようとする課題】入力データの時系列的
な発生方法としては、例えば、アイドル時にはＡＬＬ
“０”又はＡＬＬ“１”を発生し、有意な時のみバース
ト的にデータを発生する方法がある。このような場合、
メモリ内容がＡＬＬ“０”又はＡＬＬ“１”に固定され
る故障が発生しても、アイドル時にはメモリの故障を検
出できず、バースト的な有意なデータを発生している時
間においてしかメモリの故障検出を行なうことができな
い。
な発生方法としては、例えば、アイドル時にはＡＬＬ
“０”又はＡＬＬ“１”を発生し、有意な時のみバース
ト的にデータを発生する方法がある。このような場合、
メモリ内容がＡＬＬ“０”又はＡＬＬ“１”に固定され
る故障が発生しても、アイドル時にはメモリの故障を検
出できず、バースト的な有意なデータを発生している時
間においてしかメモリの故障検出を行なうことができな
い。
【０００６】一般的に、故障の判断は、雑音等による誤
判断を防止するために、ある一定時間（保護時間）以上
故障を示す状態が継続した時に初めて故障であると判断
する。従って、バースト的な有意なデータを発生してい
る時間が保護時間より短いと故障検出ができないことに
なる。
判断を防止するために、ある一定時間（保護時間）以上
故障を示す状態が継続した時に初めて故障であると判断
する。従って、バースト的な有意なデータを発生してい
る時間が保護時間より短いと故障検出ができないことに
なる。
【０００７】本発明は、かかる問題に対処して、メモリ
内容がＡＬＬ“０”、ＡＬＬ“１”に固定される故障時
にもメモリを正しく監視できるメモリの監視回路を提供
することを目的とする。
内容がＡＬＬ“０”、ＡＬＬ“１”に固定される故障時
にもメモリを正しく監視できるメモリの監視回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】図１は，本発明の原理で
ある。図１において、１はＲＡＭ、２はパリティ発生回
路、３はパリティチェック回路、４はスクランブラ、５
はデスクランブラ、６は書込制御回路、７は微分回路、
８は読出制御回路、９は同一符号検出回路である。
ある。図１において、１はＲＡＭ、２はパリティ発生回
路、３はパリティチェック回路、４はスクランブラ、５
はデスクランブラ、６は書込制御回路、７は微分回路、
８は読出制御回路、９は同一符号検出回路である。
【０００９】図１の構成の特徴は、入力データにスクラ
ンブル処理をした後にパリティビットを付加してＲＡＭ
に書き込み、読み出し側でパリティビットを除いたデー
タに対してデスクランブル処理をして元のデータに復元
すると共に、読み出しデータに対してパリティチェック
と同一符号検出を行なう点にある。
ンブル処理をした後にパリティビットを付加してＲＡＭ
に書き込み、読み出し側でパリティビットを除いたデー
タに対してデスクランブル処理をして元のデータに復元
すると共に、読み出しデータに対してパリティチェック
と同一符号検出を行なう点にある。
【００１０】図３は，本発明の第二の原理である。図３
において、１はＲＡＭ、２はパリティ発生回路、３はパ
リティチェック回路、４はスクランブラ、５はデスクラ
ンブラ、６は書込制御回路、７は微分回路、８は読出制
御回路、９は同一符号検出回路である。
において、１はＲＡＭ、２はパリティ発生回路、３はパ
リティチェック回路、４はスクランブラ、５はデスクラ
ンブラ、６は書込制御回路、７は微分回路、８は読出制
御回路、９は同一符号検出回路である。
【００１１】図３の構成は、図１の構成においてパリテ
ィ演算とスクランブル／デスクランブルの処理の順序を
逆にしたものである。図４は，本発明の第三の原理であ
る。
ィ演算とスクランブル／デスクランブルの処理の順序を
逆にしたものである。図４は，本発明の第三の原理であ
る。
【００１２】図４において、１はＲＡＭ、２は第一のパ
リティ発生回路、２ａは第二のパリティ発生回路、３は
第一のパリティチェック回路、３ａは第二のパリティチ
ェック回路、４はスクランブラ、５はデスクランブラ、
６は書込制御回路、７は微分回路、８は読出制御回路、
９は同一符号検出回路である。
リティ発生回路、２ａは第二のパリティ発生回路、３は
第一のパリティチェック回路、３ａは第二のパリティチ
ェック回路、４はスクランブラ、５はデスクランブラ、
６は書込制御回路、７は微分回路、８は読出制御回路、
９は同一符号検出回路である。
【００１３】図４の構成は、図１の構成においてスクラ
ンブルする前の入力データに対して第二のパリティ発生
回路でパリティビットを発生して書き込み、第二のパリ
ティチェック回路で、第二のパリティ発生回路が発生し
たパリティビットを使ってデスクランブルされたデータ
に対してパリティチェックを行なうのが特徴である。
ンブルする前の入力データに対して第二のパリティ発生
回路でパリティビットを発生して書き込み、第二のパリ
ティチェック回路で、第二のパリティ発生回路が発生し
たパリティビットを使ってデスクランブルされたデータ
に対してパリティチェックを行なうのが特徴である。
【００１４】図５は，本発明の第四の原理である。図５
において、１はＲＡＭ、２は第一のパリティ発生回路、
２ａは第二のパリティ発生回路、３は第一のパリティチ
ェック回路、３ａは第二のパリティチェック回路、４は
スクランブラ、５はデスクランブラ、６は書込制御回
路、７は微分回路、８は読出制御回路、９は同一符号検
出回路である。
において、１はＲＡＭ、２は第一のパリティ発生回路、
２ａは第二のパリティ発生回路、３は第一のパリティチ
ェック回路、３ａは第二のパリティチェック回路、４は
スクランブラ、５はデスクランブラ、６は書込制御回
路、７は微分回路、８は読出制御回路、９は同一符号検
出回路である。
【００１５】図５の構成は、図１の構成において、書き
込み側で入力データに対して第二のパリティ発生回路で
パリティビットを付加した後にスクランブルし、読み出
し側で第二のパリティチェック回路でデスクランブルさ
れたデータに対してパリティチェックを行なうのが特徴
である。
込み側で入力データに対して第二のパリティ発生回路で
パリティビットを付加した後にスクランブルし、読み出
し側で第二のパリティチェック回路でデスクランブルさ
れたデータに対してパリティチェックを行なうのが特徴
である。
【００１６】
【作用】図１、図３の構成については、書き込み側でス
クランブルするので、アイドル時にＡＬＬ“０”又はＡ
ＬＬ“１”が発生しても、必ず“０”、“１”が混合さ
れて書き込まれる。従って、ＲＡＭがＡＬＬ“０”又は
ＡＬＬ“１”に固定される故障がない限り、読み出し側
でＡＬＬ“０”又はＡＬＬ“１”になることはない。従
って、同一符号検出回路がＡＬＬ“０”またはＡＬＬ
“１”を検出した時には、ＲＡＭはＡＬＬ“０”又はＡ
ＬＬ“１”に固定される故障を引き起こしていると判定
できる。しかも、ＲＡＭが上記の故障を引き起こした場
合にはアイドル時にも有意なデータを発生している時に
も同一符号が検出されるので、故障の判断に保護時間を
設定している場合でも必ず故障を検出できる。
クランブルするので、アイドル時にＡＬＬ“０”又はＡ
ＬＬ“１”が発生しても、必ず“０”、“１”が混合さ
れて書き込まれる。従って、ＲＡＭがＡＬＬ“０”又は
ＡＬＬ“１”に固定される故障がない限り、読み出し側
でＡＬＬ“０”又はＡＬＬ“１”になることはない。従
って、同一符号検出回路がＡＬＬ“０”またはＡＬＬ
“１”を検出した時には、ＲＡＭはＡＬＬ“０”又はＡ
ＬＬ“１”に固定される故障を引き起こしていると判定
できる。しかも、ＲＡＭが上記の故障を引き起こした場
合にはアイドル時にも有意なデータを発生している時に
も同一符号が検出されるので、故障の判断に保護時間を
設定している場合でも必ず故障を検出できる。
【００１７】図４、図５の構成については、ＲＡＭがＡ
ＬＬ“０”またはＡＬＬ“１”に固定される故障の他
に、第一のパリティチェック回路がアラームを出さない
時に第二のパリティチェック回路がアラームを出せば、
スクランブラ又はデスクランブラが故障していると判定
できる。
ＬＬ“０”またはＡＬＬ“１”に固定される故障の他
に、第一のパリティチェック回路がアラームを出さない
時に第二のパリティチェック回路がアラームを出せば、
スクランブラ又はデスクランブラが故障していると判定
できる。
【００１８】
【実施例】図２は、図１の構成の書き込み側のタイムチ
ャートである。入力データはｎビットの並列形式で並列
クロックと同期して送られてくる。この並列データにス
クランブル処理をするが、ＲＡＭにおいては書き込みと
読み出しの順序が固定されてはいないので、スクランブ
ル処理は記憶単位となるワードごとに行なう必要があ
る。従って、並列クロックを微分した信号でスクランブ
ラを一旦リセットしてからスクランブルをかける。スク
ランブルされたデータは１並列クロック遅れてスクラン
ブラから出力される。これと同時にパリティビットが付
加されるので、このタイミングに合わせて書込制御回路
からライトイネーブル信号を出してＲＡＭに書き込む。
読み出し側のタイムチャートは図示を省略するが、読出
制御回路が出力するリードイネーブル信号によって（ｎ
＋１）ビットのデータを読み出し、（ｎ＋１）ビット全
てを使ってパリティチェックすると共に、この（ｎ＋
１）ビットについて同一符号の検出を行なう。パリティ
ビットを除いたｎビットはデスクランブラに導き、並列
クロックを微分した信号で一旦デスクランブラをリセッ
トした後にデスクランブル処理を行なって出力する。
ャートである。入力データはｎビットの並列形式で並列
クロックと同期して送られてくる。この並列データにス
クランブル処理をするが、ＲＡＭにおいては書き込みと
読み出しの順序が固定されてはいないので、スクランブ
ル処理は記憶単位となるワードごとに行なう必要があ
る。従って、並列クロックを微分した信号でスクランブ
ラを一旦リセットしてからスクランブルをかける。スク
ランブルされたデータは１並列クロック遅れてスクラン
ブラから出力される。これと同時にパリティビットが付
加されるので、このタイミングに合わせて書込制御回路
からライトイネーブル信号を出してＲＡＭに書き込む。
読み出し側のタイムチャートは図示を省略するが、読出
制御回路が出力するリードイネーブル信号によって（ｎ
＋１）ビットのデータを読み出し、（ｎ＋１）ビット全
てを使ってパリティチェックすると共に、この（ｎ＋
１）ビットについて同一符号の検出を行なう。パリティ
ビットを除いたｎビットはデスクランブラに導き、並列
クロックを微分した信号で一旦デスクランブラをリセッ
トした後にデスクランブル処理を行なって出力する。
【００１９】尚、図２においては、並列クロックを微分
した信号でスクランブラ／デスクランブラをリセットし
てから入力データ／読み出しデータをスクランブル／デ
スクランブルするように説明したが、実際にはクロック
の位相マージンを確保するために、微分信号を生成する
ためのクロックはスクランブル／デスクランブルするた
めの並列クロックより位相を進めておくのがよい。
した信号でスクランブラ／デスクランブラをリセットし
てから入力データ／読み出しデータをスクランブル／デ
スクランブルするように説明したが、実際にはクロック
の位相マージンを確保するために、微分信号を生成する
ためのクロックはスクランブル／デスクランブルするた
めの並列クロックより位相を進めておくのがよい。
【００２０】図６は、本発明の実施例である。図６の構
成は、図１に示した本発明の原理に基づいており、１は
ＲＡＭ、２はパリティ発生回路、３はパリティチェック
回路である。４１は第一の擬似ランダムパターン発生回
路、４２は第一の排他的論理和回路で、スクランブラを
構成する。又、５１は第二の擬似ランダムパターン発生
回路、５２は第二の排他的論理わう回路で、デスクラン
ブラを構成する。更に、６は書込制御回路、７は微分回
路、８は読出制御回路、９は同一符号検出回路である。
成は、図１に示した本発明の原理に基づいており、１は
ＲＡＭ、２はパリティ発生回路、３はパリティチェック
回路である。４１は第一の擬似ランダムパターン発生回
路、４２は第一の排他的論理和回路で、スクランブラを
構成する。又、５１は第二の擬似ランダムパターン発生
回路、５２は第二の排他的論理わう回路で、デスクラン
ブラを構成する。更に、６は書込制御回路、７は微分回
路、８は読出制御回路、９は同一符号検出回路である。
【００２１】紙面の関係で微分回路と同一符号検出回路
の具体的構成を図示していないが、簡単な回路であるの
で以下に文章で説明する。微分回路は、データ・フリッ
プフロップ（Ｄ−ＦＦ）と論理積回路で構成し、Ｄ−Ｆ
Ｆのデータ入力端子に並列クロックを供給し、Ｄ−ＦＦ
のデータ入力端子と論理積回路の一方の入力端子を接続
し、論理積回路のもう一方の入力端子にはＤ−ＦＦの反
転出力端子を接続し、Ｄ−ＦＦのクロック端子に直列ク
ロックを供給すれば、並列クロックの立ち上がりにおい
て直列クロックの周期に等しい長さの微分信号が得られ
る。
の具体的構成を図示していないが、簡単な回路であるの
で以下に文章で説明する。微分回路は、データ・フリッ
プフロップ（Ｄ−ＦＦ）と論理積回路で構成し、Ｄ−Ｆ
Ｆのデータ入力端子に並列クロックを供給し、Ｄ−ＦＦ
のデータ入力端子と論理積回路の一方の入力端子を接続
し、論理積回路のもう一方の入力端子にはＤ−ＦＦの反
転出力端子を接続し、Ｄ−ＦＦのクロック端子に直列ク
ロックを供給すれば、並列クロックの立ち上がりにおい
て直列クロックの周期に等しい長さの微分信号が得られ
る。
【００２２】又、同一符号検出回路は、ＲＡＭから読み
だされたデータを一方では第一の論理積回路の（ｎ＋
１）の入力端子に供給し、もう一方では読みだされたデ
ータを反転して第二の論理積回路の（ｎ＋１）の入力端
子に供給し、双方の論理積回路の出力の論理和をとるよ
うに構成する。即ち、ＡＬＬ“０”に対しては第二の論
理積回路が“１”を出力し、ＡＬＬ“１”に対しては第
一の論理積回路が“１”を出力し、“０”と“１”が混
在する時にはどちらの論理積回路も“１”を出力しない
ので、同一符号の検出が可能である。
だされたデータを一方では第一の論理積回路の（ｎ＋
１）の入力端子に供給し、もう一方では読みだされたデ
ータを反転して第二の論理積回路の（ｎ＋１）の入力端
子に供給し、双方の論理積回路の出力の論理和をとるよ
うに構成する。即ち、ＡＬＬ“０”に対しては第二の論
理積回路が“１”を出力し、ＡＬＬ“１”に対しては第
一の論理積回路が“１”を出力し、“０”と“１”が混
在する時にはどちらの論理積回路も“１”を出力しない
ので、同一符号の検出が可能である。
【００２３】尚、その他の回路は汎用のＩＣで実現さ
れ、入手も容易であるので、構成の詳細は説明を省略す
る。ここでは、本発明の原理に対応する実施例を説明し
た。第二乃至第四の原理に対しても、全く同様に実施例
を構成できるので、一々の説明は省略する。
れ、入手も容易であるので、構成の詳細は説明を省略す
る。ここでは、本発明の原理に対応する実施例を説明し
た。第二乃至第四の原理に対しても、全く同様に実施例
を構成できるので、一々の説明は省略する。
【００２４】さて、以上においては、メモリとしてＲＡ
Ｍを取り上げ、書き込み側でパリティビットの付加とス
クランブルを行ない、読み出し側でパリティチェックと
デスクランブル及び同一符号検出を行なう例を説明した
が、この考え方を適用できるメモリはＲＡＭに限定され
るものではない。
Ｍを取り上げ、書き込み側でパリティビットの付加とス
クランブルを行ない、読み出し側でパリティチェックと
デスクランブル及び同一符号検出を行なう例を説明した
が、この考え方を適用できるメモリはＲＡＭに限定され
るものではない。
【００２５】読み出し専用メモリ（ＲＯＭ）において
は、パリティビットの付加とスクランブルを行ったデー
タを書き込んでおき、読み出す時にパリティチェックと
同一符号検出とデスクランブルを行えば、ＲＯＭにおい
ても上記と全く同じ効果を得ることができるのはいうま
でもない。
は、パリティビットの付加とスクランブルを行ったデー
タを書き込んでおき、読み出す時にパリティチェックと
同一符号検出とデスクランブルを行えば、ＲＯＭにおい
ても上記と全く同じ効果を得ることができるのはいうま
でもない。
【００２６】更に、上記では誤り検出方式としてパリテ
ィチェック方式を採用するものとして説明したが、様々
な誤り検出符号や誤り訂正符号を採用することも可能で
ある。この意味で一般的には、上記のパリティ発生回路
は誤り処理符号化回路、パリティチェック回路は誤り処
理復号化回路とすべきものである。
ィチェック方式を採用するものとして説明したが、様々
な誤り検出符号や誤り訂正符号を採用することも可能で
ある。この意味で一般的には、上記のパリティ発生回路
は誤り処理符号化回路、パリティチェック回路は誤り処
理復号化回路とすべきものである。
【００２７】
【発明の効果】以上述べた如く、本発明により、ＲＡＭ
がＡＬＬ“０”又はＡＬＬ“１”に固定される故障を引
き起こしても、確実に検出できる回路が実現できる。
又、そのために付加したスクランブラ／デスクランブラ
の故障も、いずれかは特定できないが、検出可能な回路
が実現される。しかも、本発明の考え方はＲＡＭに限ら
ずＲＯＭにも適用することができる。
がＡＬＬ“０”又はＡＬＬ“１”に固定される故障を引
き起こしても、確実に検出できる回路が実現できる。
又、そのために付加したスクランブラ／デスクランブラ
の故障も、いずれかは特定できないが、検出可能な回路
が実現される。しかも、本発明の考え方はＲＡＭに限ら
ずＲＯＭにも適用することができる。
【図１】 本発明の原理。
【図２】 図１の構成の書き込み側のタイムチャート。
【図３】 本発明の第二の原理。
【図４】 本発明の第三の原理。
【図５】 本発明の第四の原理。
【図６】 本発明の実施例。
【図７】 従来のメモリの監視回路
１ ランダムアクセスメモリ（ＲＡＭ） ２ パリティ発生回路 ３ パリティチェック回路 ４ スクランブラ ５ デスクランブラ ６ 書込制御回路 ７ 微分回路 ８ 読出制御回路 ９ 同一符号検出回路
Claims (5)
- 【請求項１】 入力データに、スクランブルをかけた後
に誤り処理符号化を施してメモリにデータを書き込み、 該書き込んだデータを読み出す時に、 該メモリから読み出したデータに対して誤り処理復号化
を施すと共に、該読み出したデータに対して同一符号検
出を行ない、 更に、該読み出したデータの内、誤り処理ビットを除い
たデータに対してデスクランブルを行なうことを特徴と
するメモリの監視回路。 - 【請求項２】 入力データに、誤り処理符号化を施した
後にスクランブルしてメモリにデータを書き込み、 該書き込んだデータを読み出す時に、 該メモリから読み出したデータに対して同一符号検出を
すると共に、該読み出したデータに対してデスクランブ
ルを行ない、 該デスクランブルされたデータに対して誤り処理復号化
を行なうことを特徴とするメモリの監視回路。 - 【請求項３】 入力データにスクランブルをかけた後に
誤り処理符号化を施して第一の誤り処理ビットを付加し
たデータに、該入力データに誤り処理符号化を施して第
二の誤り処理ビットを付加してメモリにデータを書き込
み、 該書き込んだデータを読みだす時に、 スクランブルされたデータに第一の誤り処理ビットを付
加したデータに対して誤り処理復号化を施すと共に、該
スクランブルされたデータに第一の誤り処理ビットを付
加したデータに対して同一符号検出を行ない、 スクランブルされたデータに対してデスクランブルを行
ない、 該デスクランブルされたデータに第二の誤り処理ビット
を付加して誤り処理復号化を行なうことを特徴とするメ
モリの監視回路。 - 【請求項４】 入力データに誤り処理符号化を施して第
二の誤り処理ビットを付加したデータをスクランブル
し、該スクランブルされたデータに誤り処理符号化を施
して第一の誤り処理ビットを付加してメモリにデータを
書き込み、 該書き込んだデータを読み出す時に、 該メモリから読み出したデータに誤り処理復号化を行な
うと共に、該メモリから読み出したデータに対して同一
符号検出を行ない、 該メモリから読み出したデータから第一の誤り処理ビッ
トを除いたデータに対してデスクランブルを行ない、 該デスクランブルされたデータに対して誤り処理復号化
を行なうことを特徴とするメモリの監視回路。 - 【請求項５】 請求項１乃至４記載のメモリの監視回路
において、 スクランブラは、データのワードを示す並列クロックを
微分した信号によってリセットされた後にデータをスク
ランブルするスクランブラであり、 デスクランブラは、データのワードを示す並列クロック
を微分した信号によっリセットされた後にデータをデス
クランブルするデスクランブラであることを特徴とする
メモリの監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184808A JPH0850562A (ja) | 1994-08-05 | 1994-08-05 | メモリの監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6184808A JPH0850562A (ja) | 1994-08-05 | 1994-08-05 | メモリの監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0850562A true JPH0850562A (ja) | 1996-02-20 |
Family
ID=16159658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6184808A Withdrawn JPH0850562A (ja) | 1994-08-05 | 1994-08-05 | メモリの監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0850562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217857A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
| JP2009104598A (ja) * | 2007-09-28 | 2009-05-14 | Intel Corp | Ｄｄｒメモリーシステムにおいてデータの攪拌を用いる電源雑音の低減 |
| JP2009284024A (ja) * | 2008-05-19 | 2009-12-03 | Fujitsu Ltd | フレーム伝送装置およびフレーム伝送方法 |
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1994
- 1994-08-05 JP JP6184808A patent/JPH0850562A/ja not_active Withdrawn
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