JPH08507177A - Ｊｆｅｔを備えたｃｍｏｓデバイスの製造プロセス - Google Patents

Abstract

(57)【要約】 JFETデバイスを含むベースラインCMOSにおいて具体化された差動増幅器、及び標準CMOS製造プロセスより１つだけ多いマスクを使用する、前記差動増幅器を製造するためのプロセスである。前記差動増幅器は低入力電流、低オフセット電圧、及び低オフセット・ドリフトを有する。

Description

【発明の詳細な説明】 ＪＦＥＴを備えたＣＭＯＳデバイスの製造プロセス 発明の技術分野 本発明は、一般的には半導体デバイス、及びその製造の分野に関する。より詳 しくは、本発明は１つ余分なマスクを用い、極めて低いオフセット・ドリフトを 有するベースライン相補形金属酸化膜半導体（CMOS）技術で、デバイスを製造す ることに関する。 発明の背景 CMOSデバイス、およびその製造技術は、多年にわたってよく知られている。CM OSデバイスは極めて低い電力消費等の多くの非常に望ましい特性を有しており、 従ってCMOSデバイスはデジタル回路への使用に非常に適していると共に、集積回 路において広く利用されている。 しかし、半導体産業においては、デジタル、及びアナログ技術の両方を含む混 合信号回路を使用する傾向が高まりつつある。線形、及びデジタル回路を用いた データ収集、及びデータ処理システム全てが、今や単一チップ上で稼働している 。これらの混合信号回路においては、電圧の安定性がしばしば非常に重要になる 。しかし、電圧の安定性を考慮することが重要である場合にCMOSデバイスは、そ の高いオフセット・ドリフトによる問題のために、他のトランジスタ技術の競争 相手とはなっていない。 CMOSデバイスは、全てのCMOSデバイスの表面、及びそのすぐ近くを電流が流れ るため、高いオフセット・ドリフトを被る。従って、表面近くのシリコン基板の 格子構造内の欠陥は、電流に悪影響を及ぼしうる。こうした欠陥は、界面準位、 又は表面準位と呼ばれ、集積回路上の、二酸化シリコン膜とシリコン基板が接触 するところで生じる。界面準位は、異なる格子構造を有するシリコンと二酸化シ リコン膜の直接の結果である。これら２つの材料の異なる格子構造は、シリコン 、及び二酸化シリコン膜の間で完全な結合を形成することを阻害し、結果的に界 面準位を形成する。この界面準位によって正味の電荷がその界面において形成さ れ、電流の流れを抑止し、しきい値電圧の予測を困難にする。 オフセット・ドリフトは、回路が単に高電圧レベルと低電圧レベルの区別しか 必要としていないため、純粋なデジタル技術においては厳しい問題ではない。し かし、オフセット・ドリフトは、差動増幅器、及びアナログ−デジタル変換器の ような多くのアナログ・アプリケーションにおいてはかなり重要な問題である。 従って歴史的に見て、差動増幅器、及びCMOS内に実装された同様の回路は、バイ ポーラ技術、又は接合形電界効果トランジスタ（JFET）についての技術のような 他の技術で実装された同様の回路に比べて、不十分な動作となる。 逆に言えば、チップ処理における技術的な進歩の結果、技術的に 世代が進歩するにつれて、界面準位の問題をより多く抱えたCMOSデバイスが生じ ることとなった。技術的な進歩によって、ますますチップの面積を小さくするこ とが可能になってきたため、界面準位の問題がより多く生じている。より小さい 面積を達成するために、様々なベースラインCMOSプロセス・ステップの間に、非 常に高いエネルギー・レベルを使用する高度な装置を用いなければならない。こ の増加したエネルギー・レベルは、より多くの高エネルギー粒子が存在し、プラ ズマによるより大きなダメージがチップに与えられる結果となる。従って、より 小さい形状サイズでチップを製造するのに必要な、高エネルギーの装置が使用さ れた場合、二酸化シリコン膜とシリコン基板の間の界面がダメージを受ける傾向 がより強くなる。 第二の問題はCMOSデバイス内の表面準位が予測不能で、かつ制御困難なことで ある。表面準位が形成される理由の多くは、十分に理解されていない。多くの場 合、製造段階における、小さく、表面上は取るに足らない変更が、表面準位の変 更を引き起こす結果となる。製造のパイロット段階では、表面準位を制御するこ とは容易であるが、一度製造が始められると、表面準位は重大な問題となってく る。 発明の概要 本発明は、生産性が高く、極めて良好なオフセット・ドリフトを有する、ベー スラインCMOS技術で具体化されたデバイスを作成することによって、上述の問題 を克服しようとするものである。本発明 は、ドリフトを減少させるためのJFETトランジスタを含み、ベースラインCMOSの プロセスに対して標準でない１つのマスクのみを用いてCMOSプロセスを作成する ことによって、上述の問題を解決する。 本発明のCMOSデバイスの製造は、Ｎウエル、Ｐウエル、フィールド酸化膜領域 、多結晶相互接続、及びＮ⁺とＰ⁺ドレイン領域を、ベースラインCMOSプロセスの 標準マスクを使用して、半導体基板上に構成することを含む。デバイスの選択さ れた表面を露出させる非標準マスクが、JFETトランジスタの一部として利用され るＮ^-領域を形成するのに用いられ、イオンは、これらの選択された表面を介し て注入され、JFETトランジスタの一部を形成する。本発明のCMOSデバイスの製造 は、最後に、ベースラインCMOSプロセスの標準マスクを用いて完成される。 結果的に本発明のCMOS回路を形成する、ベースラインCMOSプロセスに対する修 正は最小で、１つだけ多いマスクを使用することを要求する。従って、本発明は 、CMOS構造の一部としてJFETデバイスを作成するために、多くの余分なプロセス ・ステップを必要とする従来技術によるデバイスに対し、より簡単な製造プロセ スと、大幅なコスト削減を考慮している。 本発明に従うCMOSデバイスの特徴、及び利点は、添付の図面に関して行われる 以下の説明によって、一層明確に理解される。 図面の簡単な説明 図１ａないし図１ｐは、JFETトランジスタを含むデバイスの製造、 及び一般的なCMOSデバイスの製造プロセスにも適合可能なデバイスの製造を示す 図である。 図２は、図１ａないし図１ｐで例示されたプロセスに従って製造された差動増 幅器の１実施例の回路図である。 図３は、図２に示した回路の１実施例の平面図である。 好適実施例の説明 内容 Ｉ． CMOSデバイスの製造順序 II． デバイスの詳細Ｉ． CMOSデバイスの製造順序 図１ａないし図１ｐは、JFETトランジスタを含むデバイスの製造、及び一般的 なCMOSデバイスの製造プロセスにも適合可能なデバイスの製造を示している。図 １ａないし図１ｐに示されたマスク、及びステップの全ては、NJFETトランジス タを製造するために既に形成されたＰウエル内のＮチャネルの構成を示す図１ｎ に例示された製造順序を除き、標準のCMOS製造順序において使用される標準のマ スク、及びステップである。 図１ａは、デバイスの製造の第１段階におけるデバイスの断面を示している。 この段階の前に、Ｐ形ウエハがスクライビングされ、洗浄され、ゲッタリングさ れる。そこでパッド酸化膜、及び窒化膜がウエハの表面上に形成される。この窒 化膜は次に、Ｎウエルが注入 される領域を露出させるため、エッチングによって取り除かれる。 次に、図１ａに示すようにマスクが選択的にチップ上に配置され、注入Ｎウエ ル60がリンをドーパントとして用いて、そのマスクで覆われていない領域に形成 される。図１ｂを参照すると、ウエハは次に洗浄され、選択的酸化膜64が、Ｎウ エル領域上で幾分厚くなるように成長される。窒化膜が次にはがされ、注入Ｐウ エル66が、図１ｃに示すようにBF₂をドーパントとして用いて形成される。 図１ｄに示すように、酸化膜64は次に選択的にエッチングにより削られる。複 合パッド酸化膜68、及び窒化膜70が次にデバイス上に形成される。この膜は次に 、エッチングによって、図１ｅに示すような所望の領域から取り除かれ、デバイ スは洗浄される。 次に図１ｆに示すように、チャネル・ストッパー形成がデバイス上で、PMOS領 域を覆うマスクを用い、ホウ素のようなＰ形フィールド物質を注入することによ り行われる。このことは、酸化膜の下に形成される寄生トランジスタのしきい値 電圧を上昇させる。 次にこのデバイスは洗浄され、フィールド酸化膜（F0X）72を図１ｇのように ウエハ上で成長させる酸化が行われる。その後、図示されていないが、しきい値 電圧注入が基板上に形成されたトランジスタのしきい値を調節するのに用いられ る。 図１ｈを参照すると、多結晶シリコン膜（Poly）74、及びその多結晶シリコン を覆っているマスク76が形成され、NMOSゲート、及びPMOSゲートを画定する。多 結晶シリコンのエッチングは、所望のNMOS、及びPMOSゲート領域を覆う領域を除 いた全ての基板の領域から、望 ましくない多結晶シリコンを除去する。このデバイスは次に洗浄される。 次に、酸化ステップによりデバイス上に酸化膜のキャップが成長され、図１ｉ に示すように、Ｐ形の僅かにドープされたドレイン（LDD）の注入が、BF₂のよう なドーパントを用いて行われる。この注入は、注入が望ましくない全ての領域を マスクすることによって、デバイスのPMOS領域全体、かつ他の選択された領域に わたって行われる。この注入によって、PMOSトランジスタのソース領域78とドレ イン領域80、及びNJFETトランジスタのゲート領域90が構成される。 このデバイスは、次に再び洗浄され、リンのようなドーパントを使用して、図 １ｊに示すようにＮ形LDDの注入が行われる。この注入は、PMOS領域及び他の選 択された領域をマスクして、デバイスのNMOS領域上で行われる。この注入によっ て、NJFETトランジスタのソース領域92とドレイン領域94が構成される。 図示されていないが、デバイスが洗浄された後で、スペーサ層がウエハ上に形 成され、当業者に周知の手段でエッチングされる。スペーサ層がエッチングされ て取り除かれた後に、スペーサ酸化膜はソース・コンタクト、及びドレイン・コ ンタクトの露出された側の上だけに残り、そしてウエハは洗浄される。次にマス クがデバイス上に配置され、NJFETトランジスタのソース領域、及びドレイン領 域だけを露出する。次にNJFETのソース領域92、及びドレイン領域94が、それぞ れ更に形成され、図１ｋに示すようにヒ素の注入によってそれらの抵抗が小さく される。次にウエハは洗浄され、再び、図１Ｌに示 すように多結晶シリコン膜上に酸化膜を成長させる酸化が行われる。 図１ｍにおいて、マスクがデバイスを覆って配置され、PMOSトランジスタのソ ース領域78、ドレイン領域80、及びNJFETのゲート領域90だけを露出させる。露 出された領域はそこで更に形成され、BF₂などの注入によってそれらの抵抗が小 さくされる。 図１ｎは製造プロセスの、より広い範囲を示す図であり、NMOS、PMOS、ラテラ ルPNP、及びNJFETトランジスタを示している。この図は、これが標準CMOSプロセ スの中でNJFETデバイスを形成するのに重要なステップであるため、図１ｎとし て示されている。図１ｎでは、NJFETブロッキング・マスク95が、ＮチャネルJFE T 96が形成されるＰウエル領域66を除く全てのシリコン・チップにわたって配置 される。ＮチャネルJFET 96は、リンのようなＮ^-元素の注入によって形成される 。このステップで使用されるNJFETマスク95は、標準CMOS製造プロセスで使用さ れていない唯一のマスクである。NJFETブロッキング・マスク95は、Ｐウエル66 にＮ^-領域96を形成することを可能にし、Ｎ^-注入から他の全てのトランジスタ領 域を保護する。 この段階におけるＰウエル66へのＮチャネルJFET96の形成は、Pウエル66内に 既に形成されているＮ⁺領域92及び94、又はＰ⁺領域90に有害な影響を与えない。 本発明の好適実施例においては、NJFETの注入は、濃度レベル約9×10¹²cm^-2、及 びエネルギー・レベル約150keVでリンをドーパントとして用い、濃度レベル約10¹⁶ cm^-3のＮ^-領域96を形成する。 Ｎチャネル96が形成された後、デバイスが洗浄され、図１ｏに示す ように、当業者に周知の方法で、第１の絶縁層100がチップ上に形成される。次 に金属から成る第１層が、当業者に周知の手段でデバイス上に堆積され、図１ｐ に示すように所望の位置でエッチングによって取り除かれる。その後、更に金属 化膜が形成され、デバイスが表面保護膜で覆われる。II． デバイスの詳細 図２は、図１ａないし図１ｐで例示されたプロセスに従って製造された差動増 幅器の一実施例の回路図である。図２に示される差動増幅器は一対のバイポーラ ・トランジスタ120及び122、一対のNJFETトランジスタ124及び126、及びNMOSト ランジスタ128から成る。図２の差動増幅器はまた、２つの入力140及び142、出 力144、及びバイアス入力146をも備える。図２は単に、差動増幅器を構成するた めの、当業者に周知の多くの方法のうちの１つを例示したにすぎない。図２で示 されている単一の例に本発明を制限することを意図したものでは決してない。 図２の回路は、それぞれの入力140及び142で入力電圧を受け取り、入力140及 び142から受け取った電圧の差である出力電圧を出力144に生成する。これらの入 力はNJFETトランジスタ124及び126のそれぞれのベースに結合される。差動増幅 器の入力段にNJFETトランジスタ124及び126を使用することにより、極めて低い オフセット電圧が実現され、従って非常に正確な差動出力が得られる。 NJFETトランジスタ124及び126のドレインは、NMOSトランジスタ1 28のドレインに接続されている。NM0Sトランジスタ128のゲートは、バイアス電 圧をバイアス入力146から受け取るよう結合されている。バイポーラ・トランジ スタ120及び122のコレクタは、NJFETトランジスタ124及び126のソースにそれぞ れ接続されている。一方、バイポーラ・トランジスタ120のエミッタ及びベース はそれぞれ、バイポーラ・トランジスタ122のエミッタ及びベースに結合される 。トランジスタ122のコレクタは、カレント・ミラー方式で、トランジスタ122の ベースに接続され、差動増幅器の出力は、トランジスタ120のコレクタとトラン ジスタ124のソース間の出力144で取られる。最後に、NMOSトランジスタ128のソ ースがＶss148に接続され、Ｖcc150がバイポーラ・トランジスタ120及び122の間 のノードにおいて差動増幅器に接続される。 図３は、図２で示した差動増幅回路の一実施例の平面図である。簡便のため、 図２で使用されたものと同じ参照符号が図３で使用され、同じ要素を指している 。図３では、128がNM0Sトランジスタで、120及び122が一対のバイポーラ・トラ ンジスタで、124及び126が一対のNJFETトランジスタである。 NJFETトランジスタ124及び126は、機能的構成要素としてソース領域90、ゲー ト領域92、及びドレイン領域94を備えている。基板接触領域160はNJFETトランジ スタ124及び126の両方を取り囲む。ピン140及び142はそれぞれJFETトランジスタ 124及び126のゲートへの入力であり、差動増幅器の出力はピン144で取られる。 ピン146はNMOSトランジスタ128のゲートに結合され、バイアス入力を受け取る。 一方、 Ｖssはピン148で入力され、Ｖccはピン150で入力される。 図１ａないし図１ｐの製造順序、及び本明細書において説明された内容によっ て、図２及び図３で具体化された差動増幅器と同様のものを0.5ミクロンのプロ セスで作成することができ、このものはマイクロボルトのオーダーのオフセット ・ドリフトを有する。更に、この差動増幅器を、１ボルトのしきい値電圧、１に 対するｗの比が５であるデバイスの場合200マイクロアンペア／ボルトの相互コ ンダクタンス、及び20ボルト程度の降伏電圧を備えるものとして製造可能である 。 上述の製造順序は差動増幅器に限られるものではない。当業者は、マイクロボ ルトのオーダーのオフセット・ドリフトを有するJFETデバイスをも製造するCMOS プロセスを有することによって恩恵を受ける多くの適用例を認識するであろう。 例えば、電流合計を出力するために重み付けられたトランジスタを使用するデジ タル−アナログ変換器は、適当な比率を有するトランジスタを含んでいることが 重要である。本発明のCMOSプロセスでデジタル−アナログ変換器を具体化するこ とは、トランジスタが一度適当な比率で製造され、調整されると、その比率は、 オフセット・ドリフトが非常に低いので、ある期間にわたって不変のままである という点で有利である。従って、本発明に従って製造されたCMOSデジタル−アナ ログ変換器は、他のCMOSデジタル−アナログ変換器より正確である。 上述の説明は例示を意図するものであって、これに制限されるものではないと いうことが理解されよう。当業者には、この開示を吟 味することによって、本発明に関する多くの変更が明らかになろう。単に例示と して、ここで示したデバイスの特定の領域をＰ形、又はＮ形として例示したが、 当業者には、Ｎ形ドーパントとＰ形ドーパントの役割を容易に逆にできることが 理解されよう。更に本発明は、いくつかの例において、特定のドーパント濃度、 及びエネルギー・レベルに関して例示されたが、本発明の範囲から逸脱すること なしに、広範なドーパント濃度とエネルギー・レベルが、本発明のデバイスの多 くの造作に関して使用可能であることも明らかである。従って、本発明の範囲は 上記説明に関して決定されるのではなく、代わりに、請求の範囲に関してその均 等の全範囲と共に決定されなければならない。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ Ｈ０１Ｌ 29/808 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｃ

Claims (1)

1. 【特許請求の範囲】 １．CMOSマスクの標準ベースライン・セットを使用して、主表面を有する半導体 基板に製造されるJFETトランジスタを含むCMOS混合信号デバイスを形成するため の改良された方法であって、 ベースラインCMOSプロセスの標準マスクを使用して、前記CMOSデバイスに含ま れる、Ｎウエル、Ｐウエル、フィールド酸化膜領域、多結晶シリコン相互接続、 並びにＮ⁺及びＰ⁺ドレイン領域を形成するステップ、 非標準マスクを使用して、JFETトランジスタの一部として使用されるＮ^-領域 上にある、半導体基板の選択された表面だけを露出させるステップ、 前記選択された表面を介してイオンを注入し、前記JFETトランジスタの一部を 形成するステップ、及び ベースラインCMOSプロセスの標準マスクを使用して、CMOSデバイスの製造を完 了させるステップを含むことを特徴とする、前記方法。 ２．前記選択された表面が、前記Ｎ^-領域の形成されるＰウエルを含むことを特 徴とする、請求項１に記載の方法。 ３．Ｎ⁺JFETソース及びドレイン領域、及びＰ⁺JFETゲート領域が、ベースライン CMOSプロセスの標準マスクを使用して、前記Ｎ^-領域に形成されることを特徴と する、請求項２に記載の方法。 ４．前記CMOSデバイスが、入力信号を受け取るためのＮチャネルJFETトランジス タを有する差動増幅器であることを特徴とする、請求 項１に記載の方法。 ５．前記選択された表面を介して注入され、前記JFETトランジスタの前記一部を 形成する前記イオンが、リンイオンであることを特徴とする、請求項１に記載の 方法。 ６．半導体基板上の電界効果形デバイスを製造する方法であって、 （a）半導体基板の表面上に絶縁領域を形成するステップ、 （b）前記半導体基板の一部にマスクを形成するステップであって、前記マス クが前記基板上にＮウエル領域を画定する前記ステップ、 （c）前記半導体デバイスにＮ^-ドーパントを注入し、Ｎウエルを形成するステ ップ、 （d）前記半導体基板の一部にマスクを形成するステップであって、前記マス クが前記基板上にＰウエル領域を画定するステップ、 （e）前記半導体デバイスにＰ^-ドーパントを注入してＰウエルを形成するステ ップ、 （f）多結晶シリコン膜を前記絶縁領域上に形成するステップ、 （g）前記多結晶シリコン膜の一部にマスクを形成するステップであって、前 記部分が電界効果形デバイスのゲート領域を画定するステップ、 （h）前記半導体デバイスにＮ⁺ドーパントを注入して、前記ＰウエルにＮ⁺領 域を形成するステップ、 （i）前記半導体デバイスにＰ⁺ドーパントを注入して、前記ＮウエルにＰ⁺領 域を形成し、前記ＰウエルにＰ⁺領域を形成するステップ、 （j）前記半導体デバイスにＮ^-ドーパントを注入して、前記Ｐウエ ルの前記Ｎ⁺領域がＮチャネル内にあり、前記Ｐウエルの前記Ｐ⁺領域がＮチャネ ル内にあるように、前記ＰウエルにＮチャネルを形成するステップ、 （k）前記表面に沿って導電領域を形成するステップ、及び （l）前記導電領域をエッチングし、所望のコンタクトを形成するステップか ら成ることを特徴とする前記方法。 ７．主表面を有する半導体基板に製造された差動増幅器であって、 前記差動増幅器がCMOSマスクの標準ベースライン・セットとプロセス・ステップ を使用することによって製造され、前記差動増幅器が、NJFETトランジスタの一 部として使用される選択されたNJFET領域を除いて半導体基板を全てマスクする 非標準マスクを付加し、及び前記NJFETトランジスタの一部を形成するために前 記選択されたNJFET領域を介してイオンを注入することによって、半導体基板の 主表面上に構成されたNJFETトランジスタであって、前記差動増幅器に対する入 力信号を受け取るためのNJFETトランジスタを含むことを特徴とする前記差動増 幅器。