JPH0851200A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0851200A JPH0851200A JP18712794A JP18712794A JPH0851200A JP H0851200 A JPH0851200 A JP H0851200A JP 18712794 A JP18712794 A JP 18712794A JP 18712794 A JP18712794 A JP 18712794A JP H0851200 A JPH0851200 A JP H0851200A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極とソース電極間の寄生抵抗および
寄生容量を低減して低雑音化を図る。 【構成】 高濃度エピタキシャル層２の表面に薄い絶縁
酸化膜３を形成し、その上に導電性の第１ゲート電極４
および第２ゲート電極５を形成し、第１ゲート電極４お
よび第２ゲート電極５をマスクとしてドーピングにより
不純物領域６ａを形成する。つぎに、絶縁膜７を形成
し、それぞれソースコンタクト窓１２、ドレインコンタ
クト窓１３、第１ゲート電極コンタクト窓１４、第２ゲ
ート電極コンタクト窓１５をエッチングして開口する。
つぎに、高温下の蒸着により高濃度不純物領域１０を形
成すると同時に、第１ゲート電極４および第２ゲート電
極５の両側の不純物領域６ａを拡散成長させ、浅い拡散
層６ｂを形成する。つぎに、各コンタクト窓１２〜１５
上にソース電極１６、ドレイン電極１７、第１ゲート電
極上電極１８および第２ゲート電極上電極１９を形成す
る。
寄生容量を低減して低雑音化を図る。 【構成】 高濃度エピタキシャル層２の表面に薄い絶縁
酸化膜３を形成し、その上に導電性の第１ゲート電極４
および第２ゲート電極５を形成し、第１ゲート電極４お
よび第２ゲート電極５をマスクとしてドーピングにより
不純物領域６ａを形成する。つぎに、絶縁膜７を形成
し、それぞれソースコンタクト窓１２、ドレインコンタ
クト窓１３、第１ゲート電極コンタクト窓１４、第２ゲ
ート電極コンタクト窓１５をエッチングして開口する。
つぎに、高温下の蒸着により高濃度不純物領域１０を形
成すると同時に、第１ゲート電極４および第２ゲート電
極５の両側の不純物領域６ａを拡散成長させ、浅い拡散
層６ｂを形成する。つぎに、各コンタクト窓１２〜１５
上にソース電極１６、ドレイン電極１７、第１ゲート電
極上電極１８および第２ゲート電極上電極１９を形成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴからな
る半導体装置の製造方法に関するものである。
る半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳＦＥＴは高周波特性の向上
（特に高利得（高ＰＧ）、低雑音（ＮＦ低減）化）がさ
らに要求されるようになり、高利得、低雑音を達成する
ために浅い拡散技術、マスクパターンの微細化が必要に
なってきた。以下に、従来の半導体装置の製造方法につ
いて説明する。
（特に高利得（高ＰＧ）、低雑音（ＮＦ低減）化）がさ
らに要求されるようになり、高利得、低雑音を達成する
ために浅い拡散技術、マスクパターンの微細化が必要に
なってきた。以下に、従来の半導体装置の製造方法につ
いて説明する。
【０００３】図２（ａ）〜（ｅ）は、従来のデュアルゲ
ートＭＯＳＦＥＴの場合の製造方法における工程断面図
である。まず、一導電型（Ｐ型）の半導体基板（例えば
シリコン基板）１の表面に一導電型（Ｐ+ 型）の高不純
物濃度エピタキシャル層２を設け、半導体基板１の表面
にゲート絶縁膜となる薄い絶縁酸化膜３を熱酸化により
形成し、さらにその上にアルミ、ＭｏＳｉ2 （高融点金
属のシリサイド）等で導電性の第１ゲート電極４、第２
ゲート電極５を形成し、上記第１ゲート電極４、第２ゲ
ート電極５をマスクとして例えばイオン注入によるドー
ピングを行うことにより他導電型（Ｎ+ 型）の不純物領
域６ａを形成する（図２（ａ）参照）。
ートＭＯＳＦＥＴの場合の製造方法における工程断面図
である。まず、一導電型（Ｐ型）の半導体基板（例えば
シリコン基板）１の表面に一導電型（Ｐ+ 型）の高不純
物濃度エピタキシャル層２を設け、半導体基板１の表面
にゲート絶縁膜となる薄い絶縁酸化膜３を熱酸化により
形成し、さらにその上にアルミ、ＭｏＳｉ2 （高融点金
属のシリサイド）等で導電性の第１ゲート電極４、第２
ゲート電極５を形成し、上記第１ゲート電極４、第２ゲ
ート電極５をマスクとして例えばイオン注入によるドー
ピングを行うことにより他導電型（Ｎ+ 型）の不純物領
域６ａを形成する（図２（ａ）参照）。
【０００４】つぎに、表面に酸化シリコン膜等の絶縁膜
７を堆積により形成し、その後高温で不純物領域６ａの
拡散層６ｂを成長させる（図２（ｂ）参照）。このとき
に、ＣＶＤテンパーとゲート材料であるＭｏＳｉ2 のア
ニール（特性上、必要不可欠）が行われる。なお、この
処理は、ある一定の温度が必要である。つぎに、第１ゲ
ート電極４の左側と第２ゲート電極５の右側に位置する
絶縁膜７の部位をエッチングし、それぞれ、ソース窓
８、ドレイン窓９を形成し、その後高温下で、ソース窓
８、ドレイン窓９を通して高濃度エピタキシャル層２に
他導電型の不純物を蒸着することにより、高不純物濃度
エピタキシャル層２の表層部に高濃度不純物領域１０を
拡散形成する。このときの熱により、拡散層６ｂもさら
に拡散する（図２（ｃ）参照）。
７を堆積により形成し、その後高温で不純物領域６ａの
拡散層６ｂを成長させる（図２（ｂ）参照）。このとき
に、ＣＶＤテンパーとゲート材料であるＭｏＳｉ2 のア
ニール（特性上、必要不可欠）が行われる。なお、この
処理は、ある一定の温度が必要である。つぎに、第１ゲ
ート電極４の左側と第２ゲート電極５の右側に位置する
絶縁膜７の部位をエッチングし、それぞれ、ソース窓
８、ドレイン窓９を形成し、その後高温下で、ソース窓
８、ドレイン窓９を通して高濃度エピタキシャル層２に
他導電型の不純物を蒸着することにより、高不純物濃度
エピタキシャル層２の表層部に高濃度不純物領域１０を
拡散形成する。このときの熱により、拡散層６ｂもさら
に拡散する（図２（ｃ）参照）。
【０００５】つぎに、例えば酸化シリコン膜からなる絶
縁膜（ＮＳＧ膜またはＰＳＧ膜等）１１を堆積により形
成し、ソース窓８、ドレイン窓９、第１ゲート電極４お
よび第２ゲート電極５上をエッチングし、それぞれソー
スコンタクト窓１２、ドレインコンタクト窓１３、第１
ゲート電極コンタクト窓１４、第２ゲート電極コンタク
ト窓１５を開口する（図２（ｄ）参照）。
縁膜（ＮＳＧ膜またはＰＳＧ膜等）１１を堆積により形
成し、ソース窓８、ドレイン窓９、第１ゲート電極４お
よび第２ゲート電極５上をエッチングし、それぞれソー
スコンタクト窓１２、ドレインコンタクト窓１３、第１
ゲート電極コンタクト窓１４、第２ゲート電極コンタク
ト窓１５を開口する（図２（ｄ）参照）。
【０００６】つぎに、各コンタクト窓１２〜１５上に導
電性の配線用電極を用いたソース電極１６、ドレイン電
極１７、第１ゲート電極上電極１８および第２ゲート電
極上電極１９を形成する（図２（ｅ）参照）。
電性の配線用電極を用いたソース電極１６、ドレイン電
極１７、第１ゲート電極上電極１８および第２ゲート電
極上電極１９を形成する（図２（ｅ）参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、まず、導電性の配
線用電極であるソース電極１６、ドレイン電極１７、第
１ゲート電極上電極１８および第２ゲート電極上電極１
９を形成する前にエッチング工程を２度実施するため、
第１ゲート電極４とソース電極１６の間隔が広くなり、
第１ゲート電極４とソース電極１６間の寄生抵抗が大き
くなり、低雑音化を実現することが困難である。
た従来の半導体装置の製造方法では、まず、導電性の配
線用電極であるソース電極１６、ドレイン電極１７、第
１ゲート電極上電極１８および第２ゲート電極上電極１
９を形成する前にエッチング工程を２度実施するため、
第１ゲート電極４とソース電極１６の間隔が広くなり、
第１ゲート電極４とソース電極１６間の寄生抵抗が大き
くなり、低雑音化を実現することが困難である。
【０００８】また、高温での拡散を２度実施するため
に、第１ゲート電極４および第２ゲート電極５の両側の
拡散層６ｂが、第１ゲート電極４および第２ゲート電極
５の下に回り込み、第１および第２ゲート電極４、５と
拡散層との間に寄生容量が増大し、低雑音化の実現が困
難になる。したがって、この発明の目的は、寄生抵抗お
よび寄生容量を低減して低雑音化を実現できる半導体の
製造方法を提供することである。
に、第１ゲート電極４および第２ゲート電極５の両側の
拡散層６ｂが、第１ゲート電極４および第２ゲート電極
５の下に回り込み、第１および第２ゲート電極４、５と
拡散層との間に寄生容量が増大し、低雑音化の実現が困
難になる。したがって、この発明の目的は、寄生抵抗お
よび寄生容量を低減して低雑音化を実現できる半導体の
製造方法を提供することである。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、まず半導体基板の表面に一導電型の高不純
物濃度エピタキシャル層を形成し、その表面にゲート絶
縁膜となる薄い絶縁酸化膜を形成し、さらにその表面に
導電性のゲート電極を形成し、このゲート電極をマスク
として高不純物濃度エピタキシャル層の表面に他導電型
の不純物領域を形成する。つぎに、表面に絶縁膜を形成
し、それぞれソースコンタクト窓、ドレインコンタクト
窓、ゲート電極コンタクト窓を開口する。つぎに、ソー
スコンタクト窓およびドレインコンタクト窓を通してソ
ースおよびドレインのオーミックコンタクトを得るため
の高不純物濃度エピタキシャル層の表面に他導電型の高
濃度不純物領域を形成すると同時に、ゲート電極の両側
の不純物領域を拡散成長させて浅い拡散層を形成する。
つぎに、各コンタクト窓上にソース電極、ドレイン電
極、ゲート電極上電極を形成する。
製造方法は、まず半導体基板の表面に一導電型の高不純
物濃度エピタキシャル層を形成し、その表面にゲート絶
縁膜となる薄い絶縁酸化膜を形成し、さらにその表面に
導電性のゲート電極を形成し、このゲート電極をマスク
として高不純物濃度エピタキシャル層の表面に他導電型
の不純物領域を形成する。つぎに、表面に絶縁膜を形成
し、それぞれソースコンタクト窓、ドレインコンタクト
窓、ゲート電極コンタクト窓を開口する。つぎに、ソー
スコンタクト窓およびドレインコンタクト窓を通してソ
ースおよびドレインのオーミックコンタクトを得るため
の高不純物濃度エピタキシャル層の表面に他導電型の高
濃度不純物領域を形成すると同時に、ゲート電極の両側
の不純物領域を拡散成長させて浅い拡散層を形成する。
つぎに、各コンタクト窓上にソース電極、ドレイン電
極、ゲート電極上電極を形成する。
【００１０】
【作用】この発明の半導体装置の製造方法は、ソースコ
ンタクト窓およびドレインコンタクト窓を高濃度不純物
領域の形成に用いた後、コンタクト窓として再利用する
ことにより、ゲート電極とソース領域の間隔を狭め、ゲ
ート電極とソース領域間の寄生抵抗を低減することがで
きる。また、ゲート電極の両側の不純物と、ソースおよ
びドレインのオーミックコンタクトを得るための不純物
を１回で拡散することにより、浅い拡散層が形成される
とともにゲート電極下への拡散層の回り込みが抑えら
れ、ゲート電極と拡散層間の寄生容量が少なくなる。
ンタクト窓およびドレインコンタクト窓を高濃度不純物
領域の形成に用いた後、コンタクト窓として再利用する
ことにより、ゲート電極とソース領域の間隔を狭め、ゲ
ート電極とソース領域間の寄生抵抗を低減することがで
きる。また、ゲート電極の両側の不純物と、ソースおよ
びドレインのオーミックコンタクトを得るための不純物
を１回で拡散することにより、浅い拡散層が形成される
とともにゲート電極下への拡散層の回り込みが抑えら
れ、ゲート電極と拡散層間の寄生容量が少なくなる。
【００１１】
【実施例】以下、この発明の実施例について図面を参照
しながら説明する。図１（ａ）〜（ｂ）は、この発明の
実施例におけるデュアルゲートＭＯＳＦＥＴの場合の製
造工程を示す工程断面図である。まず、一導電型（Ｐ
型）の半導体基板（例えばシリコン基板）１の表面に高
不純物濃度エピタキシャル層２を設け、半導体基板１の
表面にゲート絶縁膜となる薄い絶縁酸化膜３を熱酸化に
より形成し、さらにその上にアルミ等で導電性の第１ゲ
ート電極４、第２ゲート電極５を形成し、上記第１ゲー
ト電極４、第２ゲート電極５をマスクとして例えばイオ
ン注入によるドーピングを行うことにより他導電型（Ｎ
+ 型）の不純物領域６ａを形成する（図１（ａ）参
照）。
しながら説明する。図１（ａ）〜（ｂ）は、この発明の
実施例におけるデュアルゲートＭＯＳＦＥＴの場合の製
造工程を示す工程断面図である。まず、一導電型（Ｐ
型）の半導体基板（例えばシリコン基板）１の表面に高
不純物濃度エピタキシャル層２を設け、半導体基板１の
表面にゲート絶縁膜となる薄い絶縁酸化膜３を熱酸化に
より形成し、さらにその上にアルミ等で導電性の第１ゲ
ート電極４、第２ゲート電極５を形成し、上記第１ゲー
ト電極４、第２ゲート電極５をマスクとして例えばイオ
ン注入によるドーピングを行うことにより他導電型（Ｎ
+ 型）の不純物領域６ａを形成する（図１（ａ）参
照）。
【００１２】つぎに、表面に酸化シリコン膜等の絶縁膜
７（膜厚は図２（ｄ）に示す絶縁膜７，１１を合わせた
分）を堆積により形成し、それぞれソースコンタクト窓
１２、ドレインコンタクト窓１３、第１ゲート電極コン
タクト窓１４、第２ゲート電極コンタクト窓１５をエッ
チングして開口する（図１（ｂ）参照）。つぎに、高温
下で、ソース窓８、ドレイン窓９を通して高濃度エピタ
キシャル層２に他導電型の不純物を蒸着する。このとき
の熱で、不純物が拡散して高不純物濃度エピタキシャル
層２の表層部に高濃度不純物領域１０が拡散形成され
る。また、このときの熱により、第１ゲート電極４、第
２ゲート電極５の両側の拡散層６ｂを拡散成長させ、従
来より浅い拡散層６ｂを形成する（図１（ｃ）参照）。
７（膜厚は図２（ｄ）に示す絶縁膜７，１１を合わせた
分）を堆積により形成し、それぞれソースコンタクト窓
１２、ドレインコンタクト窓１３、第１ゲート電極コン
タクト窓１４、第２ゲート電極コンタクト窓１５をエッ
チングして開口する（図１（ｂ）参照）。つぎに、高温
下で、ソース窓８、ドレイン窓９を通して高濃度エピタ
キシャル層２に他導電型の不純物を蒸着する。このとき
の熱で、不純物が拡散して高不純物濃度エピタキシャル
層２の表層部に高濃度不純物領域１０が拡散形成され
る。また、このときの熱により、第１ゲート電極４、第
２ゲート電極５の両側の拡散層６ｂを拡散成長させ、従
来より浅い拡散層６ｂを形成する（図１（ｃ）参照）。
【００１３】つぎに、各コンタクト窓１２〜１５上に導
電性膜の配線用電極を用いた、ソース電極１６、ドレイ
ン電極１７、第１ゲート電極上電極１８および第２ゲー
ト電極上電極１９を形成する。（図１（ｄ）参照） この実施例では、絶縁膜７の形成後にすぐにソースコン
タクト窓１２、ドレインコンタクト窓１３を同時に開口
することにより、第１ゲート電極４とソース電極１６と
の間隔を狭め、ゲート電極４とソース電極１６間の寄生
抵抗を低減することができる。また、第１ゲート電極
４、第２ゲート電極５の両端の不純物領域６ａとソース
コンタクト窓１２およびドレインコンタクト窓１３のオ
ーミックコンタクトを得るための不純物領域１０の拡散
を同時に行うことにより、浅い拡散層６ｂが得られ、第
１ゲート電極４および第２ゲート電極５とその両側の浅
い拡散層６ｂとの間の寄生容量を低減することができ
る。その結果、低雑音化が実現できる。
電性膜の配線用電極を用いた、ソース電極１６、ドレイ
ン電極１７、第１ゲート電極上電極１８および第２ゲー
ト電極上電極１９を形成する。（図１（ｄ）参照） この実施例では、絶縁膜７の形成後にすぐにソースコン
タクト窓１２、ドレインコンタクト窓１３を同時に開口
することにより、第１ゲート電極４とソース電極１６と
の間隔を狭め、ゲート電極４とソース電極１６間の寄生
抵抗を低減することができる。また、第１ゲート電極
４、第２ゲート電極５の両端の不純物領域６ａとソース
コンタクト窓１２およびドレインコンタクト窓１３のオ
ーミックコンタクトを得るための不純物領域１０の拡散
を同時に行うことにより、浅い拡散層６ｂが得られ、第
１ゲート電極４および第２ゲート電極５とその両側の浅
い拡散層６ｂとの間の寄生容量を低減することができ
る。その結果、低雑音化が実現できる。
【００１４】なお、実施例ではデュアルゲートＭＯＳＦ
ＥＴについて説明したが、この発明はシングルゲートＭ
ＯＳＦＥＴについても適用することができる。
ＥＴについて説明したが、この発明はシングルゲートＭ
ＯＳＦＥＴについても適用することができる。
【００１５】
【発明の効果】この発明の半導体装置の製造方法によれ
ば、ソースコンタクト窓およびドレインコンタクト窓を
高濃度不純物領域の形成に用いた後、コンタクト窓とし
て再利用することにより、ゲート電極とソース領域の間
隔を狭め、ゲート電極とソース領域間の寄生抵抗を低減
することができる。また、ゲート電極の両側の不純物
と、ソースおよびドレインのオーミックコンタクトを得
るための不純物を１回で拡散することにより、浅い拡散
層が形成されるとともにゲート電極下への拡散層の回り
込みが抑えられ、ゲート電極と拡散層間の寄生容量が少
なくなる。その結果、低雑音化を実現できる。さらに、
製造工程を減らすことができ、製造コストの低減を図る
ことができる。
ば、ソースコンタクト窓およびドレインコンタクト窓を
高濃度不純物領域の形成に用いた後、コンタクト窓とし
て再利用することにより、ゲート電極とソース領域の間
隔を狭め、ゲート電極とソース領域間の寄生抵抗を低減
することができる。また、ゲート電極の両側の不純物
と、ソースおよびドレインのオーミックコンタクトを得
るための不純物を１回で拡散することにより、浅い拡散
層が形成されるとともにゲート電極下への拡散層の回り
込みが抑えられ、ゲート電極と拡散層間の寄生容量が少
なくなる。その結果、低雑音化を実現できる。さらに、
製造工程を減らすことができ、製造コストの低減を図る
ことができる。
【図１】この発明の実施例であるデュアルゲートＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【図２】従来のデュアルゲートＭＯＳＦＥＴの製造方法
を示す工程断面図である。
を示す工程断面図である。
１ 半導体基板 ２ 高不純物濃度エピタキシャル層 ３ 絶縁酸化膜 ４ 第１ゲート電極 ５ 第２ゲート電極 ６ａ 不純物領域 ６ｂ 拡散層 ７ 絶縁膜 ８ ソース窓 ９ ドレイン窓 １０ 不純物領域 １１ 絶縁膜 １２ ソースコンタクト窓 １３ ドレインコンタクト窓 １４ 第１ゲート電極コンタクト窓 １５ 第２ゲート電極コンタクト窓 １６ ソース電極 １７ ドレイン電極 １８ 第１ゲート電極上電極 １９ 第２ゲート電極上電極
Claims (1)
- 【請求項１】 半導体基板の表面に一導電型の高不純物
濃度エピタキシャル層を形成し、その表面にゲート絶縁
膜となる薄い絶縁酸化膜を形成し、さらにその表面に導
電性のゲート電極を形成し、このゲート電極をマスクと
して前記高不純物濃度エピタキシャル層の表面に他導電
型の不純物領域を形成する工程と、 ついで、表面に絶縁膜を形成し、それぞれソースコンタ
クト窓、ドレインコンタクト窓、ゲート電極コンタクト
窓を開口する工程と、 ついで、前記ソースコンタクト窓および前記ドレインコ
ンタクト窓を通して前記高不純物濃度エピタキシャル層
の表面に他導電型の高濃度不純物領域を形成すると同時
に、前記ゲート電極の両側の前記不純物領域を拡散成長
させて浅い拡散層を形成する工程と、 ついで、各コンタクト窓上にソース電極、ドレイン電
極、ゲート電極上電極を形成する工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18712794A JPH0851200A (ja) | 1994-08-09 | 1994-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18712794A JPH0851200A (ja) | 1994-08-09 | 1994-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851200A true JPH0851200A (ja) | 1996-02-20 |
Family
ID=16200596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18712794A Pending JPH0851200A (ja) | 1994-08-09 | 1994-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851200A (ja) |
-
1994
- 1994-08-09 JP JP18712794A patent/JPH0851200A/ja active Pending
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