JPH08512191A - 電界効果トランジスタを用いた保護デバイス - Google Patents

Abstract

(57)【要約】 回路または装置を過大負荷あるいは過渡現象から保護するデバイスが開示されている。該デバイスは、電導チャネルが連続し、各トランジスタのゲートが他のトランジスタのドレイン端子に接続したｐチャネルＦＥＴ（７）およびｎチャネルＦＥＴ（６）からなるユニット（５）を備える。

Description

【発明の詳細な説明】 電界効果トランジスタを用いた保護デバイス発明分野 本発明は、保護デバイスに関する。特に本発明は、所望でない過渡現象の流れ （the flow of undesirable transients）を防止し、または所望でない高電圧あ るいは過電流から負荷を絶縁する機能を有する保護デバイスに関する。発明の背景 本発明のデバイスはヒューズの代替品として使用されてもよい。制御を行うた めの温度エレメントあるいは磁気エレメントを採用したヒューズは知られている 。 本発明の目的は、これらの知られたタイプのヒューズの代わりとして動作し、 あるいは過渡現象の流れを抑制するヒューズを提供することである。発明の開示 １つの態様において、本発明は、電源と負荷の間であるいは回路中において、 接続可能な保護デバイスを提供する。上記保護デバイスは、少なくとも２つの、 一方はｎチャネルＦＥＴで、他方はｐチャネルＦＥＴであり、一方のトランジス タのゲート端子が他方のトランジスタのドレイン端子に接続され、ソース端子が 互いに接続されたディプレッションモード（depletion mode）の電界効果トラン ジスタ（ＦＥＴ）を有するユニットからなる。 ディプレションモード接合電界効果トランジスタ（ＪＦＥＴ）、静電誘導型Ｊ ＦＥＴあるいはディプレションモード金属酸化物半導体電界効果トランジスタ（ ＭＯＳＦＥＴ）のような任意の適当なディプレッションモードのトランジスタが 本発明のデバイスとして提供されてもよいが、ＪＦＥＴを使用するのが好ましい 。 本発明のデバイスはその動作において、ユニポーラあるいはバイポーラのどち らでもよい。ユニポーラ動作が必要な場合においては、デバイスは前述のタイプ の１つのユニットのみを有する。デバイスが接続した回路中での電流の流れの方 向に依存するため、ｐチャネルあるいはｎチャネルＪＦＥＴトランジスタのどち らかは、他方のＪＦＥＴトランジスタよりも電源に近い所にあり、そのドレイン 端子は電源に接続されている。 バイポーラ動作に対しては、上記のタイプの２つのユニットが、２つのｎチャ ネルＪＦＥＴトランジスタにより分離されたｐチャネルＪＦＥＴトランジスタと 共に、負荷と直列に互いにミラー対称に接続されるのが好ましい。そのような構 成に対して、ｎチャネルＪＦＥＴトランジスタのゲート端子と各ｐチャネルＪＦ ＥＴトランジスタのドレイン端子との間に延在するそれぞれのポーリングダイオ ード（polling diode）を使用することにより、ｎチャネルＪＦＥＴトランジス タの１つを除いてもよい。このようにして、ＪＦＥＴの数を最小にしてもよい。 ダイオードは、ｎチャネルＪＦＥＴゲートに順方向と逆方向の電流極性に対して 適切に接続する。このようにして、ＪＦＥＴの１つを取り除くことにより、デバ イスの電導状態抵抗が低減される。バイポーラ保護デバイスを提供する前述のタ イプの２つのユニットを使用する代わりに、１つのユニットが使用されてもよく 、またブリッジ整流回路に組み込まれてもよい。 必要であれば、より高いブレークダウン性能を達成するために、追加のｎチャ ネルＪＦＥＴトランジスタが、ｎチャネルと直列に、また２つのｐチャネルＪＦ ＥＴトランジスタの間で、それらのドレイン／ソース経路に接続されてもよい。図面の説明 特に、本発明の好ましい実施の形態について、以下の図面を参照して説明する ： 図１は、本発明の実施の形態に係る最も基礎的な形態の保護デバイスの回路図 である； 図２は、本発明のもう１つの実施の形態に係るバイポーラ保護デバイスの回路 図である； 図３は、動作する構成要素の数を最小にしたことを除いて図２のデバイスに類 似した動作を示すバイポーラ保護デバイスの回路図である； 図４は、図３に示されるデバイスよりも高いブレークダウン性能を有するバイ ポーラ保護デバイスの回路図である； 図５は、バイポーラ動作に利用される本発明のデバイスのもう１つの実施の形 態である； 図６は、ユニポーラ動作に利用される本発明のデバイスの更なる実施の形態で ある； 図７は、ユニポーラ動作に利用され、図３の実施形態の構成に類似した本発明 に係るデバイスの更なる実施の形態である。発明の詳細な説明 図１に示されるように、電源即ち供給電圧（a source or supply voltage）は 、端子１および２間に対して図示された極性で接続される。負荷（図示せず）は 回路の端子３および４間に対して接続される。デバイス内の動作する構成要素は 、負荷と直列に接続されたユニット５のようになる。ユニット５は２つのディプ レッションモード接合電界効果トランジスタ（ＪＦＥＴ）６および７からなる。 ＪＦＥＴ６はｎチャネルデバイスであり、ＪＦＥＴ７はｐチャネルデバイスであ る。ＪＦＥＴ６および７は接続されており、ソース端子が互いに接続され、ＪＦ ＥＴ６のドレイン端子がＪＦＥＴ７のゲート端子に接続され、ＪＦＥＴ７のドレ イン端子がＪＦＥＴ６のゲート端子に接続されている。この回路では、ＪＦＥＴ トランジスタが示されているが、任意のディプレッションモード電界効果トラン ジスタを使用してもよい。例えば、図示されているＪＦＥＴトランジスタをディ プレッションモードＭＯＳＦＥＴトランジスタに置き換えてもよい。 図１に示された回路の動作は以下のようになる。図示された極性で端子１およ び２に接続された供給電圧に対して、図１の保護デバイスは、ユニポーラデバイ スであり、また端子１から端子３へ正の電流の流れに対してのみヒューズとして 、あるいは、端子１から端子２へ過渡現象の流れを抑制するために動作しうる。 ＪＦＥＴトランジスタ６および７の小さな接合抵抗のために、端子３および４間 に接続された負荷に対して生ずる大きな電位降下に対し、小さな電位降下が端子 １および３で生じる。ＪＦＥＴ７に対する電圧降下はＪＦＥＴ６をオフにし、Ｊ ＦＥＴ６に対する小さい電圧降下はＪＦＥＴ７をオフにする。しきい値電圧に達 するまで、ＪＦＥＴ６および７は小さな抵抗として機能する。チャネル間の電位 が 使用されたＪＦＥＴトランジスタのピンチオフ電圧特性に依存するため、チャネ ル間の電位が所定の大きさに達するまで上記状態が保たれ、また、しきい値電流 において、この動作は、両ＪＦＥＴトランジスタが確実に遮断位相（the cut-of f phase）にある安定点までアバランシェを起こし、結果として、ユニット５は 負荷を電源から絶縁する。しきい値電流を供給する駆動電位を除去することによ り、デバイスをトリガされる前の完全な電導状態にリセットする。 図１のデバイスは、端子１から端子３へ流れる正の電流に対するヒューズとし ての上記機能を説明している。 図２は、その動作においてバイポーラであるデバイスを示している。図２の動 作するヒューズは、端子１０および１１に印加するバイポーラ電源電圧を有し、 また負荷（図示せず）は端子１２および１３に接続する。ユニット１４および１ ５は、過大な正および負のそれぞれの偏位（excursion）に対応して、電源と負 荷を絶縁する。ユニット１４は、図１のユニット５と同じ構成である。ユニット １４は、ｎチャネルＪＦＥＴトランジスタ１６と、ソース端子を互いに接続し、 一方のトランジスタのゲート端子を他方のトランジスタのドレイン端子に接続し たｐチャネルＪＦＥＴトランジスタ１７とを有する。ユニット１４は、その動作 において正の偏位を制限する機能において、図１のユニット５に類似する。ユニ ット１５は、一方のトランジスタのゲートが他方のドレインに接続し、ソース端 子が互いに接続したｐチャネルＪＦＥＴトランジスタ１８およびｎチャネルＪＦ ＥＴトランジスタ１９からなる。ユニット１５は、電源から負荷への電流の負の 偏位を制限するために反応する点を除いて、ユニット１４と同様に動作する。図 ２において、ユニット１４は負荷と直列に接続され、電源端子１０に対しより近 くにあるが、ユニット１５を負荷に直列にし、ユニット１４よりも端子１０によ り近くなるように、ユニット１４および１５を置き換えた相対的位置でも、回路 は同様に機能する。 図３で示されるデバイスは、図２のバイポーラ保護デバイスにおいて使用され ている、動作するＪＦＥＴトランジスタの数を最小にすることにより実現される 。前述の方法で置き換えられた図２のユニット１４および１５に対して、ｎチャ ネ ルＦＥＴトランジスタ１６および１９は隣接しており、結果として、これらＪＦ ＥＴトランジスタの１つを、取り除いてもよい。このようにして、図３の構成が 得られる。図３のユニット２０は中央に位置したｎチャネルＪＦＥＴトランジス タ２１を備える。供給電位即ち電源は、端子２２および２３の間に接続し、負荷 （図示せず）は端子２４、２５間に接続される。ユニット２０はまた、２つのダ イオード２８および２９と同様に、２つのｐチャネルＪＦＥＴトランジスタ２６ および２７を備える。ＪＦＥＴトランジスタ２６は、そのゲート端子をＪＦＥＴ トランジスタ２７のソース端子に接続し、そのドレイン端子を端子２２に接続し ている。ＪＦＥＴトランジスタ２７のドレイン端子は、負荷端子２４に接続し、 そのトランジスタのゲート端子はＪＦＥＴトランジスタ２６のソース端子に接続 している。ダイオード２８および２９はＪＦＥＴトランジスタ２１の所望のポー リング（poling）を与える。 図３のデバイスは以下のように動作する。端子２２から端子２４への正の電流 の流れに対して、ダイオード２８、２９、２６Ａ、２６Ｂ、２７Ａは、トランジ スタ２１のゲートをトランジスタ２７のドレインに、トランジスタ２７のゲート をトランジスタ２６のソースに、ＦＥＴ２６のドレイン端子をＦＥＴ２６のゲー ト端子に、効果的に接続するように切り換える。これにより、ユニット１４（図 ２）と同じ電気的機能を持つ回路が生じる。端子２２から端子２４への負の電流 の流れ（negative current flowing）に対して、ダイオード２８、２９、２６Ａ 、２６Ｂ、２７Ａは、トランジスタ２１のゲートをトランジスタ２６のドレイン に、トランジスタ２６のゲートをトランジスタ２７のソースに、ＦＥＴ２７のド レイン端子をＦＥＴ２７のゲート端子に、効果的に接続するように切り換える。 これにより、ユニット１５（図２）と同じ電気的機能を持つ回路が生じる。ダイ オード２６Ｂは、トランジスタ２６および２７のドレインおよびゲート端子間に 接続され、各トランジスタ２６、２７のドレインからゲートへの正の電流の流れ を保証する。これにより、デバイスは電流反転後リセットする。ダイオード２６ Ｂは整流ダイオードである。 図２の実施形態は、またｐチャネルＪＦＥＴの１つを取り除くことにより縮小 されてもよく、それにより、図７で示されるデバイスが得られる。図７において 、３つのＪＦＥＴ４０、４１、４２の全ての電導チャネルは連続している。ダイ オード４３、４４および４５、４６は、トランジスタの適当なバイアスおよびポ ーリングに対して必要となる。 図３のデバイスは、商業的に利用できるディプレッションモードのＪＦＥＴト ランジスタが相対的に低いブレークダウン強度を持つという点において制限があ る。この特性は、低い電圧ブロック動作（blocking oprerations）に対する図３ のデバイスの基礎的な実行を制限する。 図４の保護デバイスは図３のデバイスの低いブレークダウン強度の制限を解決 するものである。図４において、電源電位が端子３０および３１に印加され、負 荷が端子３２および３３に接続している。ｐチャネルＪＦＥＴトランジスタ３４ は、ドレイン端子が端子３０に接続される。ｐチャネルＪＦＥＴトランジスタ３ ５は、ドレイン端子が端子３２に接続されている。複数のｎチャネルＪＦＥＴト ランジスタ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３６Ｅは図示されたようにはしご 網状に配置されてもよい。ＮチャネルＪＦＥＴトランジスタ３６は、図３のＪＦ ＥＴ２１と同様に機能する。ダイオード３７からなるダイオード網は、ｎチャネ ルＦＥＴトランジスタ３６Ａ、３６Ｂ、３６Ｃ、３６Ｄ、３６Ｅのゲート端子が 、正負の電流の動作に対して適当にバイアスされることを保証するために提供さ れる。整流ダイオード３８は、各トランジスタ３４、３５と接続され、また、図 ３のダイオード２６Ｂと同様の機能を有する。破線Ａ内の構成要素をブロックと して考てもよく、もし、より高いブレークダウン保護が必要であれば、これを実 現するために、ＪＦＥＴ３６Ａおよび３６Ｅと直列に、ブロックのようなものを さらに備えてもよい。もしブロックＡを取り除いた場合、残りの回路は、追加の ダイオードが存在するという点以外において、図２の回路と類似となる。 図５は別の方法の回路図を示し、そこでは、本発明に係るバイポーラ保護デバ イスを実現するために図１の基礎ユニット５が使用されてもよい。図５において 、ユニット５０は、それぞれｎおよびｐチャネルＪＦＥＴであるＪＦＥＴ５１、 ５２からなる。上記ユニットは、図１のユニット５と全く同様に機能する。ダイ オ ード５３、５４、５５、５６からなるダイオードブリッジは電源と負荷に直列に 接続されている。ユニット５０は、接合点５７、５８間に接続され、また、ダイ オードは、正の電流がユニット５０の中を常時同じ方向に流れることを保証する 。ユニット５０が電導性のとき、電流は電源と負荷間を流れてもよい。ユニット ５０が非電導性のとき、電流は流れない。 図５に示されたようなデバイスは電源電圧が、回路中の２つのダイオードの接 合電圧降下よりも大きい時にのみ使用されるであろう。 図６は、図１のユニット５と同一のユニット６０を備えるデバイスを示す。ユ ニット６０は、その電導チャネルが、図のように接続されたｎチャネルＪＦＥＴ ６２の電導チャネルと直列なｐチャネルＪＦＥＴ６１を備える。ＪＦＥＴ６３は 、高いブレークダウン電圧のｎチャネルＪＦＥＴであり、そのようなＪＦＥＴは 、典型的に低いブレークダウン電圧のＪＦＥＴ６１、６２よりも高価である。Ｊ ＦＥＴ６１、６２を、ＪＦＥＴ６３およびユニットとして構成されたそれら２つ のＪＦＥＴと同じブレークダウン電圧特性を有する１つのｐチャネルＪＦＥＴに より置き換えられてもよいが、図６に示されている回路は、より経済的である。 図６の回路は、ユニポーラである。必要ならば、高電圧保護回路を実現するため に、ユニット６０および直列に接続されたＪＦＥＴ６３が、図５の回路において ユニット５０の代わりに使用されてもよい。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９４年１２月９日 【補正内容】 請求の範囲 １．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって 、 上記デバイスは、少なくとも２つのディプレッションモード電界効果トランジ スタを有するユニットを備え、 上記トランジスタの一方はｎチャネルＦＥＴであり、上記トランジスタの他方 はｐチャネルＦＥＴであり、上記一方のトランジスタのゲート端子を上記他方の トランジスタのドレイン端子に直接に接続し、上記他方のトランジスタのゲート 端子を上記一方のトランジスタのドレイン端子に直接に接続し、互いにソース端 子を直接に接続し、 上記デバイスは、トランジスタのドレインおよびソース端子間に、少なくとも 所定の大きさのしきい値電圧が加わった時に、効果的な開回路を与えることを特 徴とする保護デバイス。 ２．請求項１に記載のデバイスにおいて、上記ユニットに連続した導電チャ ネルを有し、高電圧保護ユニットを提供する、高ブレークダウン電圧ＦＥＴを備 える保護デバイス。 ３．請求項２に記載のデバイスにおいて、上記高ブレークダウン電圧ＦＥＴ はｎチャネルＦＥＴである保護デバイス。 ４．請求項１に記載のデバイスにおいて、 陽極を入力端子に直接に接続した第１ダイオードと、 陰極を第１中間端子に直接に接続し、陽極を出力端子に接続した第２ダイオー ドと、 陰極を入力端子に直接に接続し、陽極を第２中間端子に直接に接続した第３ダ イオードと、 陰極を出力端子に直接に接続し、陽極を上記第２中間端子に接続した第４ダイ オードと、 上記中間端子間に接続したユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ５．請求項２に記載のデバイスにおいて、 陽極を入力端子に直接に接続し、陰極を第１中間端子に直接に接続した第１ダ イオードと、 陰極を第１中間端子に直接に接続し、陽極を出力端子に直接に接続した第２ダ イオードと、 陰極を入力端子に直接に接続し、陽極を第２中間端子に直接に接続した第３ダ イオードと、 陰極を出力端子に直接に接続し、陽極を上記第２中間端子に直接に接続した第 ４ダイオードと、 上記中間端子間に接続した上記高電圧保護ユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ６．請求項１に記載のデバイスにおいて、ミラー対称に接続され、回路中あ るいは電源と負荷間で直列に接続可能な２つの上記ユニットを備える保護デバイ ス。 ７．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって 、上記デバイスは、 第１ｐチャネルＦＥＴと、 第２ｐチャネルＦＥＴと、 上記ｐチャネルＦＥＴの電導チャネルの間に直列に電導チャネルを有するｎチ ャネルＦＥＴと、 上記ｎチャネルＦＥＴのゲート端子と上記各ｐチャネルＦＥＴの間に直接に接 続し、陽極をｎチャネルＦＥＴのゲート端子に直接に接続し、陰極を上記各ｐチ ャネルＦＥＴのドレインに直接に接続したそれぞれのダイオードと、 上記ｐチャネルＦＥＴのソースおよびゲート端子間に直接に接続したそれぞれ のダイオードと を備え、 上記ＦＥＴはディプレッションモードＦＥＴであり、上記デバイスが、上記Ｆ ＥＴの電導チャネルに、少なくとも所定の大きさのしきい値電圧が加わった時に 、 効果的な開放された回路を形成することを特徴とする保護デバイス。 ８．請求項７に記載のデバイスにおいて、上記各ｐチャネルＦＥＴの上記ド レインおよびゲート端子間に直接に接続したそれぞれのダイオードを備える保護 デバイス。 ９．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって 、上記デバイスは、 第１ｎチャネルＦＥＴと、 第２ｎチャネルＦＥＴと、 上記ｎチャネルＦＥＴの電導チャネルの間に直列に導電チャネルを有するｐチ ャネルＦＥＴと、 上記ｐチャネルＦＥＴのゲート端子と上記各ｎチャネルＦＥＴの間に直接に接 続し、陰極をｐチャネルＦＥＴのゲート端子に接続し、陽極を上記ｐチャネルＦ ＥＴのドレイン端子に接続したそれぞれのダイオードと、 上記ｎチャネルＦＥＴのソース端子およびゲート端子に直接に接続したそれぞ れのダイオードと を備え、上記ＦＥＴはディプレッションモードＦＥＴであることを特徴とする保 護デバイス。 １０．請求項９に記載のデバイスにおいて、上記各ｎチャネルＦＥＴの上記 ドレインおよび上記ゲート間に直接に接続したそれぞれのダイオードを備える保 護デバイス。 １１．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 ｐチャネルＦＥＴと、後段のｎチャネルＦＥＴとからなり、それらの導電チャ ネルは連続し、上記ｐチャネルＦＥＴのゲート端子が上記ｎチャネルＦＥＴのド レイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニット と、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｐチャネルＦＥＴとｎチャネルＦＥＴとを有し、それらの導電チャネルが負荷と 接続可能な後段ユニットの上記ｐチャネルＦＥＴと連続である、後段ユニットと 、 上記デバイスのブレークダウン性能を増大するために、上記前段ユニットと上 記後段ユニットとの間に直列に配置された少なくとも１つの回路ブロックと を備え、 上記デバイスは、上記ＦＥＴの導電チャネルに、少なくとも所定の大きさのし きい値電圧が加わった時に、効果的な開回路を与えることを特徴とする保護デバ イス。 １２．請求項１１に記載のデバイスであって、上記回路ブロックは、３つの ｎチャネルＦＥＴトランジスタを備え、それらの電導チャネルは連続し、それら のゲート端子と、上記ブロックの上記３つのＦＥＴのうちの隣接した１つと、上 記前段と上記後段ユニットの隣接したＦＥＴとの間に直接に接続する整流ダイオ ードを備える保護デバイス。 １３．請求項１２に記載のデバイスにおいて、前段および後段ユニットそれ ぞれのｐチャネルＦＥＴのゲートは、上記前段および上記後段ユニットそれぞれ のｎチャネルＦＥＴのドレイン端子にダイオードを介して直接に接続される保護 デバイス。 １４．請求項１３に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｐチャネルＦＥＴのゲートおよびドレイン端子間に直接に接続した それぞれのダイオードを備える保護デバイス。 １５．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 ｎチャネルＦＥＴと、後段のｐチャネルＦＥＴとからなり、それらの導電チャ ネルは連続し、上記ｎチャネルＦＥＴのゲート端子が上記ｐチャネルＦＥＴのド レイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニット と、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｎチャネルＦＥＴとｐチャネルＦＥＴとを有し、それらの電導チャネルが上記負 荷と接続可能な上記後段ユニットの上記ｎチャネルＦＥＴと連続である、後段ユ ニットと、 上記デバイスのブレークダウン性能を増大するために、上記前段および後段ユ ニットの間に直列に配置された少なくとも１つの回路ブロックと を備え、 上記ＦＥＴはディプレッションモードＦＥＴであり、上記デバイスは、上記Ｆ ＥＴの導電チャネルに、少なくとも所定の大きさのしきい値電圧が加わった時に 、効果的な開回路を与えることを特徴とする保護デバイス。 １６．請求項１５に記載のデバイスであって、上記回路ブロックは、３つの ｐチャネルＦＥＴトランジスタを備え、それらの電導チャネルは連続し、それら のゲート端子と、上記ブロックの上記３つのＦＥＴのうちの隣接した１つと、上 記前段と上記後段ユニットの隣接したＦＥＴとの間に直接に接続する整流ダイオ ードを有する保護デバイス。 １７．請求項１６に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｎチャネルＦＥＴのゲートおよびドレイン端子間に直接に接続され るそれぞれのダイオードを備える保護デバイス。 １８．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＦｅｔである保護デバイス。 １９．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＭＯＳＦＥＴである保護デバイス。 ２０．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴが静電誘導ＦＥＴである保護デバイス。 【手続補正書】特許法第１８４条の８ 【提出日】１９９５年４月２１日 【補正内容】 請求の範囲 １．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであって 、 上記デバイスは、少なくとも２つのディプレッションモード電界効果トランジ スタを有するユニットを備え、 上記トランジスタの一方はｎチャネルＦＥＴであり、上記トランジスタの他方 はｐチャネルＦＥＴであり、上記一方のトランジスタのゲート端子を上記他方の トランジスタのドレイン端子に接続し、上記他方のトランジスタのゲート端子を 上記一方のトランジスタのドレイン端子に接続し、互いにソース端子を接続し、 上記デバイスは、トランジスタのドレインおよびソース端子間に、少なくとも 所定の大きさのしきい値電圧が加わった時に、効果的な開回路を与えることを特 徴とする保護デバイス。 ２．請求項１に記載のデバイスにおいて、上記一方のトランジスタの上記ゲ ート端子は、上記他方のトランジスタの上記ドレイン端子に直接に接続され、上 記他方のトランジスタの上記ゲート端子は、上記一方のトランジスタの上記ドレ イン端子に直接に接続され、上記トランジスタの上記ソース端子が互いに直接に 接続された保護デバイス。 ３．請求項２に記載のデバイスにおいて、上記ユニットに連続した導電チャ ネルを有し、高電圧保護ユニットを提供する、高ブレークダウン電圧ＦＥＴを備 える保護デバイス。 ４．請求項３に記載のデバイスにおいて、上記高ブレークダウン電圧ＦＥＴ はｎチャネルＦＥＴである保護デバイス。 ５．請求項１に記載のデバイスにおいて、 陽極を入力端子に接続し、陰極を第１中間端子に接続した第１ダイオードと、 陰極を上記第１中間端子に接続し、陽極を出力端子に接続した第２ダイオード と、 陰極を入力端子に接続し、陽極を第２中間端子に接続した第３ダイオードと、 陰極を上記出力端子に直接に接続し、陽極を上記第２中間端子に接続した第４ ダイオードと、 上記中間端子間に接続した上記ユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ６．請求項５に記載のデバイスにおいて、上記第１ダイオードの陽極は上記 入力端子に直接に接続し、上記第２ダイオードの陰極は上記第１中間端子に直接 に接続し、上記第３ダイオードの陰極は上記入力端子に直接に接続し、その陽極 は第２中間端子に直接に接続し、上記第４ダイオードの陰極は上記出力端子に直 接に接続する保護デバイス。 ７．請求項３に記載のデバイスにおいて、 陽極を入力端子に接続し、陰極を第１中間端子に接続した第１ダイオードと、 陰極を第１中間端子に接続し、陽極を出力端子に接続した第２ダイオードと、 陰極を入力端子に接続し、陽極を第２中間端子に接続した第３ダイオードと、 陰極を出力端子に接続し、陽極を上記第２中間端子に接続した第４ダイオード と、 上記中間端子間に接続した上記高電圧保護ユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ８．請求項７に記載のデバイスにおいて、上記ブリッジの第１ダイオードの 陽極は上記入力端子に直接に接続し、その陰極は上記第１中間端子に直接に接続 し、上記ブリッジの第２ダイオードの陰極は上記第１中間端子に直接に接続し、 上記ブリッジの第３ダイオードの陰極は上記入力端子に直接に接続し、その陽極 は第２中間端子に直接に接続し、上記ブリッジの第４ダイオードの陰極は上記出 力端子に直接に接続し、その陽極は上記第２中間端子に直接に接続する保護デバ イス。 ９．請求項１に記載のデバイスにおいて、ミラー対称に接続され、回路中あ るいは電源と負荷間で直列に接続可能な２つの上記ユニットを備える保護デバイ ス。 １０．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 第１ｐチャネルＦＥＴと、 第２ｐチャネルＦＥＴと、 上記ｐチャネルＦＥＴの電導チャネルの間に直列に電導チャネルを有するｎチ ャネルＦＥＴと、 上記ｎチャネルＦＥＴのゲート端子と上記各ｐチャネルＦＥＴの間に接続し、 陽極をｎチャネルＦＥＴのゲート端子に接続し、陰極を上記各ｐチャネルＦＥＴ のドレインに接続したそれぞれのダイオードと、 上記第２ｐチャネルＦＥＴのソースおよび第１ｐチャネルＦＥＴのゲート間、 並びに、上記第１ｐチャネルＦＥＴのソースおよび第２ｐチャネルＦＥＴのゲー ト間に接続したそれぞれのダイオードと を備え、 上記ＦＥＴはディプレッションモードＦＥＴであり、上記デバイスが、上記Ｆ ＥＴの電導チャネルに、少なくとも所定の大きさのしきい値電圧が加わった時に 、効果的な開回路を与えることを特徴とする保護デバイス。 １１．請求項１０に記載のデバイスにおいて、上記ダイオードは直接に接続 されている保護デバイス。 １２．請求項１１に記載のデバイスにおいて、上記各ｐチャネルＦＥＴの上 記ドレインおよびゲート端子間に直接に接続したそれぞれのダイオードを備える 保護デバイス。 １３．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 第１ｎチャネルＦＥＴと、 第２ｎチャネルＦＥＴと、 上記ｎチャネルＦＥＴの電導チャネルの間に直列に導電チャネルを有するｐチ ャネルＦＥＴと、 上記ｐチャネルＦＥＴのゲート端子と上記各ｎチャネルＦＥＴの間に接続し、 陰極をｐチャネルＦＥＴのゲート端子に接続し、陽極を上記ｐチャネルＦＥＴの ドレイン端子に接続したそれぞれのダイオードと、 上記第２ｎチャネルＦＥＴのソースおよび上記第１ｎチャネルＦＥＴのゲート 間、並びに、上記第１ｎチャネルＦＥＴのソースおよび上記第２ｎチャネルＦＥ Ｔのゲート間に接続したそれぞれのダイオードと を備え、 上記ＦＥＴはディプレッションモードＦＥＴであることを特徴とする保護デバ イス。 １４．請求項１３に記載のデバイスにおいて、上記ダイオードは直接に接続 されている保護デバイス。 １５．請求項１３に記載のデバイスにおいて、上記各ｎチャネルＦＥＴの上 記ドレインおよび上記ゲート間に直接に接続したそれぞれのダイオードを備える 保護デバイス。 １６．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 ｐチャネルＦＥＴと、後段のｎチャネルＦＥＴとからなり、それらの導電チャ ネルは連続し、上記ｐチャネルＦＥＴのゲート端子が上記ｎチャネルＦＥＴのド レイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニット と、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｐチャネルＦＥＴとｎチャネルＦＥＴとを有し、それらの導電チャネルが負荷と 接続可能な後段ユニットの上記ｐチャネルＦＥＴと連続である、後段ユニットと 、 上記デバイスのブレークダウン性能を増大するために、上記前段ユニットと上 記後段ユニットとの間に直列に配置された少なくとも１つの回路ブロックと を備え、 上記デバイスは、上記ＦＥＴの導電チャネルに、少なくとも所定の大きさのし きい値電圧が加わった時に、効果的な開回路を与えることを特徴とする保護デバ イス。 １７．請求項１６に記載のデバイスであって、上記回路ブロックは、電導チ ャネルが連続する３つのｎチャネルＦＥＴトランジスタ、および、上記回路ブロ ッ クの各ＦＥＴのゲート端子と、隣接する上記ブロックの上記ＦＥＴと、上記前段 と上記後段ユニットの隣接するＦＥＴにゲート端子を接続する上記回路ブロック の２つのＦＥＴとの間に接続する整流ダイオードを備える保護デバイス。 １８．請求項１７に記載のデバイスにおいて、前段および後段ユニットそれ ぞれのｐチャネルＦＥＴのゲートは、上記前段および上記後段ユニットそれぞれ のｎチャネルＦＥＴのドレイン端子にダイオードを介して接続される保護デバイ ス。 １９．請求項１８に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｐチャネルＦＥＴのゲートおよびドレイン端子間に接続したそれぞ れのダイオードを備える保護デバイス。 ２０．請求項１８または１９に記載のデバイスにおいて、上記ダイオードは 直接に接続されている保護デバイス。 ２１．電源と負荷との間あるいは回路の中で接続可能な絶縁デバイスであっ て、上記デバイスは、 ｎチャネルＦＥＴと、後段のｐチャネルＦＥＴとからなり、それらの導電チャ ネルは連続し、上記ｎチャネルＦＥＴのゲート端子が上記ｐチャネルＦＥＴのド レイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニット と、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｎチャネルＦＥＴとｐチャネルＦＥＴとを有し、それらの電導チャネルが上記負 荷と接続可能な上記後段ユニットの上記ｎチャネルＦＥＴと連続である、後段ユ ニットと、 上記デバイスのブレークダウン性能を増大するために、上記前段および後段ユ ニットの間に直列に配置された少なくとも１つの回路ブロックと を備え、 上記ＦＥＴはディプレッションモードＦＥＴであり、上記デバイスは、上記Ｆ ＥＴの導電チャネルに、少なくとも所定の大きさのしきい値電圧が加わった時に 、効果的な開回路を与えることを特徴とする保護デバイス。 ２２．請求項２１に記載のデバイスであって、上記回路ブロックは、電導チ ャネルが連続する３つのｐチャネルＦＥＴトランジスタ、および、上記回路ブロ ックの各ＦＥＴのゲート端子と、隣接する上記ブロックの上記ＦＥＴと、上記前 段と上記後段ユニットの隣接するＦＥＴにゲート端子を接続する上記回路ブロッ クの２つのＦＥＴとの間に接続する整流ダイオードを備える保護デバイス。 ２３．請求項２２に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｎチャネルＦＥＴのゲートおよびドレイン端子間に接続されるそれ ぞれのダイオードを備える保護デバイス。 ２４．請求項１ないし２３のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＪＦＥＴである保護デバイス。 ２５．請求項１ないし２３のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＭＯＳＦＥＴである保護デバイス。 ２６．請求項１ないし２３のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴが静電誘導ＦＥＴである保護デバイス。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ， ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，Ｓ Ｅ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．電源と負荷との間あるいは回路の中で接続可能な保護デバイスであって 、 上記デバイスは、少なくとも２つのディプレッションモード電界効果トランジ スタを有するユニットを備え、 上記トランジスタの一方はｎチャネルＦＥＴであり、他方はｐチャネルＦＥＴ であり、上記一方のトランジスタのゲート端子を上記他方のトランジスタのドレ イン端子に接続し、上記他方のトランジスタのゲート端子を上記一方のトランジ スタのドレイン端子に接続し、互いにソース端子を接続した保護デバイス。 ２．請求項１に記載のデバイスにおいて、上記ユニットに直列に電導チャネ ルを有し、高電圧保護ユニットを与える、高ブレークダウン電圧ＦＥＴを備える 保護デバイス。 ３．請求項２に記載のデバイスにおいて、高ブレークダウン電圧ＦＥが、ｎ チャネルＦＥＴである保護デバイス。 ４．請求項１に記載のデバイスにおいて、 陽極を入力端子に接続した第１ダイオードと、 陰極を第１中間端子に接続し、陽極を出力端子に接続した第２ダイオードと、 陰極を入力端子に接続し、陽極を第２中間端子に接続した第３ダイオードと、 陰極を出力端子に接続し、陽極を上記第２中間端子に接続した第４ダイオード と、上記中間端子間に接続したユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ５．請求項２に記載のデバイスにおいて、 陽極を入力端子に接続し、陰極を第１中間端子に接続した第１ダイオードと、 陰極を第１中間端子に接続し、陽極を出力端子に接続した第２ダイオードと、 陰極を入力端子に接続し、陽極を第２中間端子に接続した第３ダイオードと、 陰極を出力端子に接続し、陽極を上記第２中間端子に接続した第４ダイオード と、上記中間端子間に接続した上記高電圧保護ユニットと からなるダイオードブリッジ回路を備える保護デバイス。 ６．請求項１に記載のデバイスにおいて、ミラー対称に接続され、上記回路 に直列に、あるいは、上記電源と上記負荷の間に接続可能な２つの上記ユニット を備える保護回路。 ７．電源と負荷との間あるいは回路の中で接続可能な保護デバイスであって 、上記デバイスは、 第１ｐチャネルＦＥＴと、 第２ｐチャネルＦＥＴと、 上記ｐチャネルＦＥＴの電導チャネルの間に直列に導電チャネルを有するｎチ ャネルＦＥＴと、 上記ｎチャネルＦＥＴのゲート端子と上記各ｐチャネルＦＥＴとの間に延在し 、陽極をｎチャネルＦＥＴのゲート端子に接続し、陰極を上記各ｐチャネルＦＥ Ｔのドレインに接続したそれぞれのダイオードと、 上記ｐチャネルＦＥＴのソースおよびゲート端子間に接続したそれぞれのダイ オードと を備え、上記ＦＥＴはディプレッションモードＦＥＴであることを特徴とする保 護デバイス。 ８．請求項７に記載のデバイスにおいて、上記各ｐチャネルＦＥＴのドレイ ンおよびゲート端子間に接続するそれぞれのダイオードを備える保護デバイス。 ９．電源と負荷との間あるいは回路の中で接続可能な保護デバイスであって 、上記デバイスは、 第１ｎチャネルＦＥＴと、 第２ｎチャネルＦＥＴと、 上記ｎチャネルＦＥＴの電導チャネルの間に直列に導電チャネルを有するｐチ ャネルＦＥＴと、 上記ｐチャネルＦＥＴのゲート端子と上記各ｎチャネルＦＥＴの間に延在し、 陰極をｐチャネルＦＥＴのゲート端子に接続し、陽極を上記ｐチャネルＦＥＴの ドレイン端子に接続したそれぞれのダイオードと、 上記ｎチャネルＦＥＴのソース端子およびゲート端子に接続したそれぞれのダ イオードと を備え、上記ＦＥＴはディプレッションモードＦＥＴであることを特徴とする保 護デバイス。 １０．請求項９に記載のデバイスにおいて、上記各ｎチャネルＦＥＴの上記 ドレインおよび上記ゲート間に接続したそれぞれのダイオードを備える保護デバ イス。 １１．電源と負荷との間あるいは回路の中で接続可能な保護デバイスであっ て、上記デバイスは、 ｐチャネルＦＥＴと、その後段のｎチャネルＦＥＴとからなり、それらの導電 チャネルは連続し、上記ｐチャネルＦＥＴのゲート端子が上記ｎチャネルＦＥＴ のドレイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニ ットと、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｐチャネルＦＥＴとｎチャネルＦＥＴとを有し、それらの導電チャネルが、負荷 と接続可能な上記後段ユニットの上記ｐチャネルＦＥＴと連続である、後段ユニ ットと 上記デバイスのブレークダウン性能を増大するために上記前段ユニットと上記 後段ユニットとの間に直列に配置された少なくとも１つの回路ブロックと を備える保護デバイス。 １２．請求項１１に記載のデバイスであって、上記回路ブロックは、３つの ｎチャネルＦＥＴトランジスタを備え、それらの導電チャネルは連続し、それら のゲート端子と、上記ブロックの上記３つのＦＥＴのうちの隣接した１つとの間 および上記前段と上記後段ユニットの隣接したＦＥＴとの間に接続する整流ダイ オードを有する保護デバイス。 １３．請求項１２に記載のデバイスにおいて、前段および後段ユニットそれ ぞれのｐチャネルＦＥＴのゲートは、それぞれ上記前段および上記後段ユニット において、ダイオードを介して、ｎチャネルＦＥＴのドレイン端子に接続される 保護デバイス。 １４．請求項１３に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｐチャネルＦＥＴのゲートおよびドレイン端子間に接続されている それぞれのダイオードを備える保護デバイス。 １５．電源と負荷との間あるいは回路の中で接続可能な保護デバイスであっ て、上記デバイスは、 ｎチャネルＦＥＴと、後段のｐチャネルＦＥＴとからなり、それらの導電チャ ネルは連続し、上記ｎチャネルＦＥＴのゲート端子が上記ｐチャネルＦＥＴのド レイン端子に接続し、上記ＦＥＴのソース端子が互いに接続した、前段ユニット と、 ミラー対称であること以外は前段ユニットと同じ構成の後段ユニットであり、 ｎチャネルＦＥＴとｐチャネルＦＥＴとを有し、負荷と接続可能な上記後段ユニ ットの上記ｎチャネルＦＥＴとそれらの導電チャネルが連続である、後段ユニッ トと 上記デバイスのブレークダウン性能を増大するために上記前段ユニットと上記 後段ユニットとの間に直列に配置された少なくとも１つの回路ブロックと を備える保護デバイス。 １６．請求項１５に記載のデバイスであって、上記回路ブロックが、３つの ｐチャネルＦＥＴトランジスタを備え、それらの導電チャネルは連続し、それら のゲート端子と、上記ブロックの上記３つのＦＥＴのうちの隣接した１つとの間 に、および上記前段と上記後段ユニットの隣接したＦＥＴとの間に接続する整流 ダイオードを有する保護デバイス。 １７．請求項１６に記載のデバイスにおいて、上記前段および上記後段ユニ ットの上記各ｎチャネルＦＥＴのゲートおよびドレイン端子間に延在するそれぞ れのダイオードを備える保護デバイス。 １８．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＪＦＥＴである保護デバイス。 １９．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴがＭＯＳＦＥＴである保護デバイス。 ２０．請求項１ないし１７のいずれか１つに記載のデバイスにおいて、上記 ＦＥＴが静電誘導ＦＥＴである保護デバイス。