JPH0851358A - 計数回路 - Google Patents
計数回路Info
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- JPH0851358A JPH0851358A JP6183235A JP18323594A JPH0851358A JP H0851358 A JPH0851358 A JP H0851358A JP 6183235 A JP6183235 A JP 6183235A JP 18323594 A JP18323594 A JP 18323594A JP H0851358 A JPH0851358 A JP H0851358A
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Abstract
(57)【要約】
【目的】 計数回路に関し、計数対象データのパルスと
計数の初期値を設定するロードパルスが一致した時にも
正しく計数することや、他の計数回路の結果を加算して
計数することが可能で、且つ、小規模な回路で上記の機
能を実現できる計数回路を提供する。 【構成】 計数対象のデータから該計数対象のデータを
１ビットシフトしたデータを生成し、該計数対象のデー
タに出現するパルスがカウンタのロードパルスと一致し
ない時には、該計数対象のデータを選択し、該計数対象
のデータに出現するパルスがカウンタのロードパルスと
一致する時には、該１ビットシフトしたデータを選択
し、該計数対象のデータと該１ビットシフトしたデータ
が共に“０”になる時には、該計数対象のデータを選択
するカウントデータ選択回路を備え、該カウントデータ
選択回路の出力を計数するように構成する。
計数の初期値を設定するロードパルスが一致した時にも
正しく計数することや、他の計数回路の結果を加算して
計数することが可能で、且つ、小規模な回路で上記の機
能を実現できる計数回路を提供する。 【構成】 計数対象のデータから該計数対象のデータを
１ビットシフトしたデータを生成し、該計数対象のデー
タに出現するパルスがカウンタのロードパルスと一致し
ない時には、該計数対象のデータを選択し、該計数対象
のデータに出現するパルスがカウンタのロードパルスと
一致する時には、該１ビットシフトしたデータを選択
し、該計数対象のデータと該１ビットシフトしたデータ
が共に“０”になる時には、該計数対象のデータを選択
するカウントデータ選択回路を備え、該カウントデータ
選択回路の出力を計数するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、計数回路に係り、特
に、計数対象データのパルスと計数の初期値を設定する
ロードパルスが一致した時にも正しく計数することや、
当該計数回路とは異なる計数回路の計数結果を加算して
計数することが可能で、且つ、小規模な回路で上記の機
能を実現できる計数回路に関する。
に、計数対象データのパルスと計数の初期値を設定する
ロードパルスが一致した時にも正しく計数することや、
当該計数回路とは異なる計数回路の計数結果を加算して
計数することが可能で、且つ、小規模な回路で上記の機
能を実現できる計数回路に関する。
【０００２】図８は、新同期通信システムにおける伝送
誤り監視システムの概略である。新同期通信システムに
おいては、フレーム中の特定の演算範囲のビットに対し
てビット・インターリーブド・パリティ（ＢＩＰ）演算
を行ない、オーバーヘッドの所定の位置に挿入して通信
情報を伝送路に送出する。受信側では、受信情報にＢＩ
Ｐ演算をした結果と、受信情報から抽出したパリティビ
ットを比較して、一致しない個数をフレームごとに計数
している。そして、計数された誤り個数をシステム監視
制御部に品質情報として提供し、通信品質の確保を行な
うようにしている。従って、伝送路における誤りパルス
の計数は正確に行われなけれはならない。即ち、１個の
誤りを複数回計数したり、誤りを欠落して計数すること
は許容されない。
誤り監視システムの概略である。新同期通信システムに
おいては、フレーム中の特定の演算範囲のビットに対し
てビット・インターリーブド・パリティ（ＢＩＰ）演算
を行ない、オーバーヘッドの所定の位置に挿入して通信
情報を伝送路に送出する。受信側では、受信情報にＢＩ
Ｐ演算をした結果と、受信情報から抽出したパリティビ
ットを比較して、一致しない個数をフレームごとに計数
している。そして、計数された誤り個数をシステム監視
制御部に品質情報として提供し、通信品質の確保を行な
うようにしている。従って、伝送路における誤りパルス
の計数は正確に行われなけれはならない。即ち、１個の
誤りを複数回計数したり、誤りを欠落して計数すること
は許容されない。
【０００３】
【従来の技術】図示は省略するが、最も単純には、フレ
ームパルスに同期して生成されるロードパルスによって
カウンタの初期値を設定し、データパルスをカウンタの
キャリーイン（ＣＩ）端子に供給すれば、ロードパルス
間のデータパルスの累計が得られる。しかし、これだけ
では、ロードパルスと計数対象データのパルスが一致し
た時には、カウンタはロード優先で動作するために、ロ
ードパルスと一致したデータパルスの計数が行われなく
なる。即ち、計数に欠落が生じて、計数結果は信頼でき
ないものになる。
ームパルスに同期して生成されるロードパルスによって
カウンタの初期値を設定し、データパルスをカウンタの
キャリーイン（ＣＩ）端子に供給すれば、ロードパルス
間のデータパルスの累計が得られる。しかし、これだけ
では、ロードパルスと計数対象データのパルスが一致し
た時には、カウンタはロード優先で動作するために、ロ
ードパルスと一致したデータパルスの計数が行われなく
なる。即ち、計数に欠落が生じて、計数結果は信頼でき
ないものになる。
【０００４】図４は、上記の欠点を改善した従来の計数
回路（その１）である。図４において、１ａは計数回
路、２は比較回路である。そして、計数回路は、並列−
直列変換回路（Ｐ／Ｓ）１１、カウンタ１２、ラッチ回
路１３とによって構成される。尚、図４においては、カ
ウンタとして４ビットカウンタを使用する例を示してい
る。
回路（その１）である。図４において、１ａは計数回
路、２は比較回路である。そして、計数回路は、並列−
直列変換回路（Ｐ／Ｓ）１１、カウンタ１２、ラッチ回
路１３とによって構成される。尚、図４においては、カ
ウンタとして４ビットカウンタを使用する例を示してい
る。
【０００５】比較回路の出力は直列データに変換されて
カウンタのＣＩ端子に供給されると共に、最低桁のデー
タ入力端子（Ｄ０）にも供給される。その他のデータ入
力端子（Ｄ１乃至Ｄ３）はアースに接続する。このよう
にしておけば、ロードパルスが入力された時にデータに
パルスがなければＤ０＝“０”であるので、“０”がロ
ードされて、以降データパルスの入力に応じてカウント
が進む。一方、ロードパルスと同時にデータパルスも入
力される時には、Ｄ０＝“１”となるので、カウンタに
は“１”がロードされ、“１”を初期値にカウントが進
む。
カウンタのＣＩ端子に供給されると共に、最低桁のデー
タ入力端子（Ｄ０）にも供給される。その他のデータ入
力端子（Ｄ１乃至Ｄ３）はアースに接続する。このよう
にしておけば、ロードパルスが入力された時にデータに
パルスがなければＤ０＝“０”であるので、“０”がロ
ードされて、以降データパルスの入力に応じてカウント
が進む。一方、ロードパルスと同時にデータパルスも入
力される時には、Ｄ０＝“１”となるので、カウンタに
は“１”がロードされ、“１”を初期値にカウントが進
む。
【０００６】図５は、従来の計数回路のタイムチャート
（その１）である。図５中に実線の矢印でロード値が決
まる様子を表示している。このように計数された結果が
ラッチされ（破線の矢印）、監視区間中の誤り数がラッ
チされる。
（その１）である。図５中に実線の矢印でロード値が決
まる様子を表示している。このように計数された結果が
ラッチされ（破線の矢印）、監視区間中の誤り数がラッ
チされる。
【０００７】図４の構成においては、ロードパルスとデ
ータのパルスが一致した時にも計数結果は正しい値にな
っている。しかし、図４の構成には下記のような制約が
ある。即ち、図４の構成では、図４中に図示されている
比較回路の出力パルスしか計数することができず、装置
内に備えられている他の計数回路の計数結果を加算する
には、例えば、図４の構成の出力側に加算回路を設ける
必要がある。
ータのパルスが一致した時にも計数結果は正しい値にな
っている。しかし、図４の構成には下記のような制約が
ある。即ち、図４の構成では、図４中に図示されている
比較回路の出力パルスしか計数することができず、装置
内に備えられている他の計数回路の計数結果を加算する
には、例えば、図４の構成の出力側に加算回路を設ける
必要がある。
【０００８】図６は、従来の計数回路（その２）であ
る。図６において、１ｂは計数回路、２は比較回路であ
る。そして、計数回路は、Ｓ／Ｐ１１、カウンタ１２、
ラッチ回路１３、加算回路１４とによって構成される。
る。図６において、１ｂは計数回路、２は比較回路であ
る。そして、計数回路は、Ｓ／Ｐ１１、カウンタ１２、
ラッチ回路１３、加算回路１４とによって構成される。
【０００９】比較回路の出力は直列データに変換されて
カウンタのＣＩ端子に供給されると共に、加算回路の第
一のデータ入力端子にも供給される。そして、ロード値
は加算回路の第二のデータ入力端子に供給されて、加算
回路で加算される。この結果はロード値としてカウンタ
のデータ端子に供給される。従って、図４の構成と同様
に、ロードパルスとデータ中ののパルスが一致しても正
しい計数結果を得ることが可能である。
カウンタのＣＩ端子に供給されると共に、加算回路の第
一のデータ入力端子にも供給される。そして、ロード値
は加算回路の第二のデータ入力端子に供給されて、加算
回路で加算される。この結果はロード値としてカウンタ
のデータ端子に供給される。従って、図４の構成と同様
に、ロードパルスとデータ中ののパルスが一致しても正
しい計数結果を得ることが可能である。
【００１０】図７は、従来の計数回路のタイムチャート
（その２）である。ロード値として与えられている数
は、他の計数回路の計数結果である。直列データとロー
ド値とから、ロードパルスによってカウンタにロードさ
れる様子は図７の実線を矢印が示す。そして、ロードさ
れた値から始めてデータパルスの計数が進む。それをラ
ッチする様子を破線の矢印で示す。従って、例えば、監
視区間１については、２にロードされて計数し、ラッチ
された結果が４なので、４−２＝２として誤り数が判
る。他の監視区間についても同様である。
（その２）である。ロード値として与えられている数
は、他の計数回路の計数結果である。直列データとロー
ド値とから、ロードパルスによってカウンタにロードさ
れる様子は図７の実線を矢印が示す。そして、ロードさ
れた値から始めてデータパルスの計数が進む。それをラ
ッチする様子を破線の矢印で示す。従って、例えば、監
視区間１については、２にロードされて計数し、ラッチ
された結果が４なので、４−２＝２として誤り数が判
る。他の監視区間についても同様である。
【００１１】しかし、図６の構成では、ロード値として
与えられる値のビット数が多い時には加算回路の規模が
大きくなると共に、加算回路における遅延時間が大きく
なって、正しい計数ができる速度に制約が生ずる。
与えられる値のビット数が多い時には加算回路の規模が
大きくなると共に、加算回路における遅延時間が大きく
なって、正しい計数ができる速度に制約が生ずる。
【００１２】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、計数対象データのパルスと計数の初期値を
設定するロードパルスが一致した時にも正しく計数する
ことや、他の計数回路の結果を加算して計数することが
可能で、且つ、小規模な回路で上記の機能を実現できる
計数回路を提供することを目的とする。
に対処して、計数対象データのパルスと計数の初期値を
設定するロードパルスが一致した時にも正しく計数する
ことや、他の計数回路の結果を加算して計数することが
可能で、且つ、小規模な回路で上記の機能を実現できる
計数回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１は、本発明の実施例
である。図１において、１は計数回路、２は比較回路で
ある。そして、計数回路は、Ｐ／Ｓ１１、カウンタ１
２、ラッチ回路１３、カウントデータ選択回路１５によ
って構成される。
である。図１において、１は計数回路、２は比較回路で
ある。そして、計数回路は、Ｐ／Ｓ１１、カウンタ１
２、ラッチ回路１３、カウントデータ選択回路１５によ
って構成される。
【００１４】
【作用】図１の構成においては、カウントデータ選択回
路において、Ｐ／Ｓの出力である直列データから１ビッ
ト遅延したデータを生成し、直列データのパルスとロー
ドパルスが一致しない時には直列データを選択してカウ
ンタに供給し、直列データのパルスとロードパルスが一
致したことを検出した後には１ビット遅延したデータを
選択してカウンタに供給し、直列データと１ビット遅延
したデータとが共に“０”になることを検出した後には
再び直列データを選択してカウンタに供給する。これに
よってロードパルスとデータのパルスが一致しても計数
結果は正しいものとなる。又、両方のデータが共に
“０”の時に元の直列データを選択するようにしている
ので、カウンタは常に直列データか１ビット遅延したデ
ータを計数すればよく、ロードパルスとデータパルスが
一致するたびに直列データを遅延させる必要がないのが
特徴である。
路において、Ｐ／Ｓの出力である直列データから１ビッ
ト遅延したデータを生成し、直列データのパルスとロー
ドパルスが一致しない時には直列データを選択してカウ
ンタに供給し、直列データのパルスとロードパルスが一
致したことを検出した後には１ビット遅延したデータを
選択してカウンタに供給し、直列データと１ビット遅延
したデータとが共に“０”になることを検出した後には
再び直列データを選択してカウンタに供給する。これに
よってロードパルスとデータのパルスが一致しても計数
結果は正しいものとなる。又、両方のデータが共に
“０”の時に元の直列データを選択するようにしている
ので、カウンタは常に直列データか１ビット遅延したデ
ータを計数すればよく、ロードパルスとデータパルスが
一致するたびに直列データを遅延させる必要がないのが
特徴である。
【００１５】又、装置内に備えられている他の計数回路
の計数結果は、カウンタのデータ入力端子にロード値と
して供給できるので、加算回路を用いなくとも他の計数
回路の計数結果も加算することができる。
の計数結果は、カウンタのデータ入力端子にロード値と
して供給できるので、加算回路を用いなくとも他の計数
回路の計数結果も加算することができる。
【００１６】
【実施例】図２は、本発明の実施例におけるカウントデ
ータ選択回路の構成である。図２において、１５１は第
一の論理積回路、１５２は第一の論理和回路、１５３は
第二の論理和回路、１５４は第二の論理積回路、１５５
は第一のデータフリップフロップ（Ｄ−ＦＦ）、１５６
は第二のデータフリップフロップ（Ｄ−ＦＦ）、１５７
は２：１選択回路である。
ータ選択回路の構成である。図２において、１５１は第
一の論理積回路、１５２は第一の論理和回路、１５３は
第二の論理和回路、１５４は第二の論理積回路、１５５
は第一のデータフリップフロップ（Ｄ−ＦＦ）、１５６
は第二のデータフリップフロップ（Ｄ−ＦＦ）、１５７
は２：１選択回路である。
【００１７】データ入力が２：１選択回路の第一の入力
端子に導かれ、該データ入力を第一のＤ−ＦＦで１ビッ
ト遅延されたデータが２：１選択回路の第二の入力端子
に導かれ、第二のＤ−ＦＦの出力によって選択されて出
力される。このための選択信号を第一、第二の論理積回
路と第一、第二の論理和回路及び第二のＤ−ＦＦで生成
する。
端子に導かれ、該データ入力を第一のＤ−ＦＦで１ビッ
ト遅延されたデータが２：１選択回路の第二の入力端子
に導かれ、第二のＤ−ＦＦの出力によって選択されて出
力される。このための選択信号を第一、第二の論理積回
路と第一、第二の論理和回路及び第二のＤ−ＦＦで生成
する。
【００１８】図３は、本発明の実施例のタイムチャート
であるが、主としてカウントデータ選択回路の動作につ
いて説明する図である。先ず、データ入力のパルスとロ
ードパルスとが一致しない（イ）の場合には、ロード信
号とデータ入力の論理積は連続した“０”である（「第
一のＡＮＤの出力」）。第二のＤ−ＦＦのＱ出力の初期
値は“０”であるので、この場合には第二の論理和回路
の出力も連続した“０”になる（図示してはいない）。
一方、データ入力と１ビット遅延されたデータの論理和
は、「第一のＯＲの出力」のようになるが、第二の論理
和回路の出力が連続した“０”のため、第二の論理積回
路の出力も連続した“０”になる（図示はしていな
い）。従って、「第二のＤ−ＦＦの出力」も連続した
“０”になり、これが２：１選択回路に選択信号として
供給されるので、この場合にはデータ入力が選択されて
「データ出力」となる。これをカウンタがカウントした
結果が「カウント値」、ラッチした結果が「ラッチ出
力」である。尚、カウンタに供給されるロード値はβで
あるとしている。
であるが、主としてカウントデータ選択回路の動作につ
いて説明する図である。先ず、データ入力のパルスとロ
ードパルスとが一致しない（イ）の場合には、ロード信
号とデータ入力の論理積は連続した“０”である（「第
一のＡＮＤの出力」）。第二のＤ−ＦＦのＱ出力の初期
値は“０”であるので、この場合には第二の論理和回路
の出力も連続した“０”になる（図示してはいない）。
一方、データ入力と１ビット遅延されたデータの論理和
は、「第一のＯＲの出力」のようになるが、第二の論理
和回路の出力が連続した“０”のため、第二の論理積回
路の出力も連続した“０”になる（図示はしていな
い）。従って、「第二のＤ−ＦＦの出力」も連続した
“０”になり、これが２：１選択回路に選択信号として
供給されるので、この場合にはデータ入力が選択されて
「データ出力」となる。これをカウンタがカウントした
結果が「カウント値」、ラッチした結果が「ラッチ出
力」である。尚、カウンタに供給されるロード値はβで
あるとしている。
【００１９】一方、データのパルスとロードパルスとが
一致する（ロ）の場合には、ロード信号とデータ入力の
論理積は「第一のＡＮＤ出力」のように、ロード信号と
同じ波形になる。第二のＤ−ＦＦのＱ出力の初期値は
“０”であるが、「第一のＡＮＤの出力」のワンパルス
があるために、第二の論理和回路の出力が“１”に上が
り、第二の論理和回路の出力と「第一のＯＲの出力」と
の論理積は“１”に上がる。これが第二のＤ−ＦＦで１
ビット遅延されて第二の論理和回路にフィードバックさ
れるので、第二のＤ−ＦＦのＱ出力は、「第一のＯＲの
出力」が“０”に下がるまでは“１”を継続し、「第一
のＯＲの出力」が“０”に下がった以降は“０”となる
「第二のＤ−ＦＦの出力」のような波形になる。そし
て、「第二のＤ−ＦＦの出力」が“０”の時には２：１
選択回路で「データ入力」が選択され、「第二のＤ−Ｆ
Ｆの出力」が“１”の時には「第一のＤ−ＦＦの出力」
が選択されるので、２：１選択回路の出力は「データ出
力」のようになる。これをカウントするので、カウンタ
の出力は「カウント値」のようになり、ロード値βがロ
ードされた後（β＋４）までカウントが進む。即ち、ロ
ードパルスとデータのパルスが一致しても、「データ入
力」にある４個の誤りパルスを正確に計数している。
一致する（ロ）の場合には、ロード信号とデータ入力の
論理積は「第一のＡＮＤ出力」のように、ロード信号と
同じ波形になる。第二のＤ−ＦＦのＱ出力の初期値は
“０”であるが、「第一のＡＮＤの出力」のワンパルス
があるために、第二の論理和回路の出力が“１”に上が
り、第二の論理和回路の出力と「第一のＯＲの出力」と
の論理積は“１”に上がる。これが第二のＤ−ＦＦで１
ビット遅延されて第二の論理和回路にフィードバックさ
れるので、第二のＤ−ＦＦのＱ出力は、「第一のＯＲの
出力」が“０”に下がるまでは“１”を継続し、「第一
のＯＲの出力」が“０”に下がった以降は“０”となる
「第二のＤ−ＦＦの出力」のような波形になる。そし
て、「第二のＤ−ＦＦの出力」が“０”の時には２：１
選択回路で「データ入力」が選択され、「第二のＤ−Ｆ
Ｆの出力」が“１”の時には「第一のＤ−ＦＦの出力」
が選択されるので、２：１選択回路の出力は「データ出
力」のようになる。これをカウントするので、カウンタ
の出力は「カウント値」のようになり、ロード値βがロ
ードされた後（β＋４）までカウントが進む。即ち、ロ
ードパルスとデータのパルスが一致しても、「データ入
力」にある４個の誤りパルスを正確に計数している。
【００２０】しかも、他の計数回路の計数結果を合算す
ることができ、他の計数回路の計数結果を合算する場合
にはその計数結果をロード値としてカウンタのデータ端
子に入力するだけでよいので、従来の計数回路（その
１）、従来の計数回路（その２）において問題になった
点は全て解決される。
ることができ、他の計数回路の計数結果を合算する場合
にはその計数結果をロード値としてカウンタのデータ端
子に入力するだけでよいので、従来の計数回路（その
１）、従来の計数回路（その２）において問題になった
点は全て解決される。
【００２１】尚、上記ではデータパルスをカウンタのＣ
Ｉ端子に入力する例を説明したが、カウンタのクロック
端子に供給してもカウントすることができる。
Ｉ端子に入力する例を説明したが、カウンタのクロック
端子に供給してもカウントすることができる。
【００２２】
【発明の効果】以上述べた如く、本発明により、計数対
象データのパルスと計数の初期値を設定するロードパル
スが一致した時にも正しく計数することや、他の計数回
路の結果を加算して計数することが可能で、且つ、小規
模な回路で上記の機能を実現できる計数回路を提供する
ことが可能になる。
象データのパルスと計数の初期値を設定するロードパル
スが一致した時にも正しく計数することや、他の計数回
路の結果を加算して計数することが可能で、且つ、小規
模な回路で上記の機能を実現できる計数回路を提供する
ことが可能になる。
【図１】 本発明の実施例。
【図２】 カウントデータ選択回路の構成。
【図３】 本発明の実施例のタイムチャート。
【図４】 従来の計数回路（その１）。
【図５】 従来の計数回路のタイムチャート（その
１）。
１）。
【図６】 従来の計数回路（その２）。
【図７】 従来の計数回路のタイムチャート（その
２）。
２）。
【図８】 伝送誤り監視システムの概略。
１ 計数回路 ２ 比較回路 １１ 並列直列変換回路 １２ カウンタ １３ ラッチ回路 １５ カウントデータ選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 雅之 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内
Claims (3)
- 【請求項１】 計数対象のデータから該計数対象のデー
タを１ビットシフトしたデータを生成し、 該計数対象のデータに出現するパルスがカウンタのロー
ドパルスと一致しない時には、該計数対象のデータを選
択し、 該計数対象のデータに出現するパルスがカウンタのロー
ドパルスと一致した後には、該１ビットシフトしたデー
タを選択し、 該計数対象のデータと該１ビットシフトしたデータが共
に“０”になった後には、再び該計数対象のデータを選
択するカウントデータ選択回路を備え、 該カウントデータ選択回路の出力をカウンタによって計
数することを特徴とする計数回路。 - 【請求項２】 請求項１記載の計数回路であって、 該計数回路とは異なる計数回路が計数した結果をロード
値として前記カウンタのデータ端子に供給することを特
徴とする計数回路。 - 【請求項３】 請求項１記載の計数回路であって、 前記カウントデータ選択回路は、 データ入力を１ビットシフトする第一のデータフリップ
フロップと、 該データ入力とカウンタのロード信号の論理積をとる第
一の論理積回路と、 該データ入力と該第一のデータフリップフロップの出力
との論理和をとる第一の論理和回路と、 該第一の論理積回路の出力と、後述する第二のデータフ
リップフロップとの出力の論理和をとる第二の論理和回
路と、 該第一の論理和回路の出力と、該第二の論理和回路の出
力との論理積をとる第二の論理積回路と、 該第二の論理積回路の出力をラッチする第二のデータフ
リップフロップと、 該データ入力を第一の入力端子に受け、該１ビットシフ
トしたデータを第二の入力端子に受け、該第二のデータ
フリップフロップの出力を選択信号とする２：１選択回
路とを備えるカウントデータ選択回路であることを特徴
とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18323594A JP3341475B2 (ja) | 1994-08-04 | 1994-08-04 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18323594A JP3341475B2 (ja) | 1994-08-04 | 1994-08-04 | 計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851358A true JPH0851358A (ja) | 1996-02-20 |
| JP3341475B2 JP3341475B2 (ja) | 2002-11-05 |
Family
ID=16132147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18323594A Expired - Fee Related JP3341475B2 (ja) | 1994-08-04 | 1994-08-04 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341475B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098649A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | カウンタ回路 |
-
1994
- 1994-08-04 JP JP18323594A patent/JP3341475B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098649A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | カウンタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3341475B2 (ja) | 2002-11-05 |
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