JPH0851462A - ２相ｐｓｋ信号復調装置 - Google Patents
２相ｐｓｋ信号復調装置Info
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- JPH0851462A JPH0851462A JP18743894A JP18743894A JPH0851462A JP H0851462 A JPH0851462 A JP H0851462A JP 18743894 A JP18743894 A JP 18743894A JP 18743894 A JP18743894 A JP 18743894A JP H0851462 A JPH0851462 A JP H0851462A
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- circuit
- signal
- phase psk
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Abstract
(57)【要約】
【目的】安価な部品や素子を使用して実現できる遅延検
波方式による２相ＰＳＫ信号復調装置を提供することに
ある。 【構成】受信２相ＰＳＫ信号を全波整流する全波整流回
路２と、全波整流された信号を波形整形し、搬送波の２
倍の周波数のクロック信号を生成する波形整形回路３
と、この回路３で生成されたクロック信号を用いて受信
２相ＰＳＫ信号をラッチするラッチ回路４と、この回路
にラッチされた信号を受信２相ＰＳＫ信号の変調信号シ
ンボル長だけ遅延させる遅延回路５と、この回路５で遅
延させられた信号とラッチ回路４にラッチされた信号の
排他的論理和演算を行う排他的論理和演算回路６とを具
備し、前記全波整流回路以外は２値のディジタル処理回
路で構成するようにしたことを特徴とする。
波方式による２相ＰＳＫ信号復調装置を提供することに
ある。 【構成】受信２相ＰＳＫ信号を全波整流する全波整流回
路２と、全波整流された信号を波形整形し、搬送波の２
倍の周波数のクロック信号を生成する波形整形回路３
と、この回路３で生成されたクロック信号を用いて受信
２相ＰＳＫ信号をラッチするラッチ回路４と、この回路
にラッチされた信号を受信２相ＰＳＫ信号の変調信号シ
ンボル長だけ遅延させる遅延回路５と、この回路５で遅
延させられた信号とラッチ回路４にラッチされた信号の
排他的論理和演算を行う排他的論理和演算回路６とを具
備し、前記全波整流回路以外は２値のディジタル処理回
路で構成するようにしたことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、安価な送受信装置で
構成される無線通信システム、例えば無線カード通信シ
ステムなどに利用される２相ＰＳＫ信号復調装置に関す
る。
構成される無線通信システム、例えば無線カード通信シ
ステムなどに利用される２相ＰＳＫ信号復調装置に関す
る。
【０００２】
【従来の技術】周知のように２相ＰＳＫ方式は、ＡＳＫ
方式やＦＳＫ方式に比較して同一Ｃ／Ｎにおけるビット
誤り率が小さいため、衛星通信やディジタル移動通信等
の分野では広く利用されている。しかしなから、回路構
成が複雑で高価になるという欠点があり、無線カードの
ように安価な送受信機で構成しなければならないシステ
ムでは実用的でないという欠点を有している。
方式やＦＳＫ方式に比較して同一Ｃ／Ｎにおけるビット
誤り率が小さいため、衛星通信やディジタル移動通信等
の分野では広く利用されている。しかしなから、回路構
成が複雑で高価になるという欠点があり、無線カードの
ように安価な送受信機で構成しなければならないシステ
ムでは実用的でないという欠点を有している。
【０００３】図７に、従来のアナログ型遅延検波方式に
よる２相ＰＳＫ信号復調装置の例を示す。図７におい
て、アンテナ２１で受信された２相ＰＳＫ信号は受信増
幅器２２で所定レベルに増幅された後、分配器２３で２
分配され、一方は遅延回路２４でシンボル長Ｔだけ遅延
された後、他方は直接乗算器２５に送られて乗算処理さ
れる。その出力信号は低域通過フィルタ（ＬＰＦ）２６
で低域成分のみが抽出された後、クロック再生回路２７
及びラッチ回路２８に送られ、クロック再生回路２７で
再生されるクロック信号のタイミングでラッチ回路２８
にラッチされ、復調データとして出力される。
よる２相ＰＳＫ信号復調装置の例を示す。図７におい
て、アンテナ２１で受信された２相ＰＳＫ信号は受信増
幅器２２で所定レベルに増幅された後、分配器２３で２
分配され、一方は遅延回路２４でシンボル長Ｔだけ遅延
された後、他方は直接乗算器２５に送られて乗算処理さ
れる。その出力信号は低域通過フィルタ（ＬＰＦ）２６
で低域成分のみが抽出された後、クロック再生回路２７
及びラッチ回路２８に送られ、クロック再生回路２７で
再生されるクロック信号のタイミングでラッチ回路２８
にラッチされ、復調データとして出力される。
【０００４】上記構成において、遅延回路２４はアナロ
グ回路で構成した場合、高価な素子が必要となる。ま
た、乗算器２５としては、ダブルバランス型リング変調
器が使用されるが、同様に高価である。
グ回路で構成した場合、高価な素子が必要となる。ま
た、乗算器２５としては、ダブルバランス型リング変調
器が使用されるが、同様に高価である。
【０００５】一方、ディジタル信号処理技術を用いて遅
延検波方式による２相ＰＳＫ信号復調装置を構成するこ
とも可能である。図８に例を示す。尚、図８において、
図７と同一部分には同一符号を付して示してその説明を
省略する。
延検波方式による２相ＰＳＫ信号復調装置を構成するこ
とも可能である。図８に例を示す。尚、図８において、
図７と同一部分には同一符号を付して示してその説明を
省略する。
【０００６】図８において、受信増幅器２２から出力さ
れた２相ＰＳＫ信号は、まずＡ／Ｄ（アナログ／ディジ
タル）変換器２９によりＰＣＭ信号に変換された後、２
分配される。一方の分配出力は、ディジタル遅延回路３
０でシンボル長Ｔだけ遅延された後、他方の分配出力と
ディジタル乗算器３１で乗算され、ディジタルＬＰＦ３
２で低域成分のみ抽出される。抽出された信号はＤ／Ａ
（ディジタル／アナログ）変換器３３でアナログ信号に
戻されて、クロック再生回路２７及びラッチ回路２８に
送られる。上記構成においても、Ａ／Ｄ変換器２９、デ
ィジタル乗算器２５が高価な部品であり、安価な受信機
を実現することは難しい。
れた２相ＰＳＫ信号は、まずＡ／Ｄ（アナログ／ディジ
タル）変換器２９によりＰＣＭ信号に変換された後、２
分配される。一方の分配出力は、ディジタル遅延回路３
０でシンボル長Ｔだけ遅延された後、他方の分配出力と
ディジタル乗算器３１で乗算され、ディジタルＬＰＦ３
２で低域成分のみ抽出される。抽出された信号はＤ／Ａ
（ディジタル／アナログ）変換器３３でアナログ信号に
戻されて、クロック再生回路２７及びラッチ回路２８に
送られる。上記構成においても、Ａ／Ｄ変換器２９、デ
ィジタル乗算器２５が高価な部品であり、安価な受信機
を実現することは難しい。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来の遅延検波方式による２相ＰＳＫ信号復調装置では、
高価な部品や素子を使用しなければならないため、安価
な装置を実現することができない。
来の遅延検波方式による２相ＰＳＫ信号復調装置では、
高価な部品や素子を使用しなければならないため、安価
な装置を実現することができない。
【０００８】この発明は上記の課題を解決するためにな
されたもので、安価な部品や素子を使用して実現できる
遅延検波方式による２相ＰＳＫ信号復調装置を提供する
ことを目的とする。
されたもので、安価な部品や素子を使用して実現できる
遅延検波方式による２相ＰＳＫ信号復調装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係る２相ＰＳＫ信号復調装置は、受信２相
ＰＳＫ信号を全波整流する全波整流回路と、全波整流さ
れた信号を波形整形し、搬送波の２倍の周波数のクロッ
ク信号を生成する波形整形回路と、この回路で生成され
たクロック信号を用いて前記受信２相ＰＳＫ信号をラッ
チするラッチ回路と、この回路にラッチされた信号を受
信２相ＰＳＫ信号の変調信号シンボル長だけ遅延させる
遅延回路と、この回路で遅延させられた信号と前記ラッ
チ回路にラッチされた信号の排他的論理和演算を行う排
他的論理和演算回路とを具備し、前記全波整流回路以外
は２値のディジタル処理回路で構成するようにしたこと
を特徴とする。
にこの発明に係る２相ＰＳＫ信号復調装置は、受信２相
ＰＳＫ信号を全波整流する全波整流回路と、全波整流さ
れた信号を波形整形し、搬送波の２倍の周波数のクロッ
ク信号を生成する波形整形回路と、この回路で生成され
たクロック信号を用いて前記受信２相ＰＳＫ信号をラッ
チするラッチ回路と、この回路にラッチされた信号を受
信２相ＰＳＫ信号の変調信号シンボル長だけ遅延させる
遅延回路と、この回路で遅延させられた信号と前記ラッ
チ回路にラッチされた信号の排他的論理和演算を行う排
他的論理和演算回路とを具備し、前記全波整流回路以外
は２値のディジタル処理回路で構成するようにしたこと
を特徴とする。
【００１０】
【作用】上記構成による２相ＰＳＫ信号復調装置では、
受信された２相ＰＳＫ信号は全波整流回路で全波整流さ
れ、次段の波形整形回路で波形整形されてクロック信号
に変換される。一方、受信２相ＰＳＫ信号はラッチ回路
に送られ、波形整形回路から出力されるクロック信号に
よりラッチされ、さらに遅延回路によりシンボル長だけ
遅延され、ラッチ出力と共に排他的論理和回路に送ら
れ、その演算出力は復調データとして出力される。全波
整流回路以外は２値のディジタル処理回路で実現され、
かつ乗算器が不要なため、簡易な構成にすることがで
き、しかも安価な回路素子を使用できるため、全体のコ
ストも安価にすませることができる。
受信された２相ＰＳＫ信号は全波整流回路で全波整流さ
れ、次段の波形整形回路で波形整形されてクロック信号
に変換される。一方、受信２相ＰＳＫ信号はラッチ回路
に送られ、波形整形回路から出力されるクロック信号に
よりラッチされ、さらに遅延回路によりシンボル長だけ
遅延され、ラッチ出力と共に排他的論理和回路に送ら
れ、その演算出力は復調データとして出力される。全波
整流回路以外は２値のディジタル処理回路で実現され、
かつ乗算器が不要なため、簡易な構成にすることがで
き、しかも安価な回路素子を使用できるため、全体のコ
ストも安価にすませることができる。
【００１１】
【実施例】以下、この発明の実施例について図１乃至図
６を参照して詳細に説明する。図１はこの発明に係る２
相ＰＳＫ信号復調装置の構成を示すものである。また、
図２（ａ）〜（ｆ）はそれぞれ図１のａ〜ｆに示す各部
信号波形を示すものである。
６を参照して詳細に説明する。図１はこの発明に係る２
相ＰＳＫ信号復調装置の構成を示すものである。また、
図２（ａ）〜（ｆ）はそれぞれ図１のａ〜ｆに示す各部
信号波形を示すものである。
【００１２】図１において、アンテナ１は２相ＰＳＫ信
号を受信するもので、受信された２相ＰＳＫ信号ａは全
波整流回路２で全波整流される。この全波整流信号ｂは
次段の波形整形回路３で波形整形されてクロック信号ｃ
に変換される。
号を受信するもので、受信された２相ＰＳＫ信号ａは全
波整流回路２で全波整流される。この全波整流信号ｂは
次段の波形整形回路３で波形整形されてクロック信号ｃ
に変換される。
【００１３】一方、受信２相ＰＳＫ信号ａはラッチ回路
４に送られ、波形整形回路３から出力されるクロック信
号ｃの立上がりの時点でラッチされる。このラッチ回路
４の出力ｄは２系統に分かれ、一方は遅延回路５により
シンボル長Ｔだけ遅延される。この遅延信号ｅはラッチ
回路４の出力信号ｄと共に排他的論理和回路６に送ら
れ、その演算出力ｆは復調データとして出力される。
尚、遅延回路はシフトレジスタやＲＡＭにより実現でき
る。
４に送られ、波形整形回路３から出力されるクロック信
号ｃの立上がりの時点でラッチされる。このラッチ回路
４の出力ｄは２系統に分かれ、一方は遅延回路５により
シンボル長Ｔだけ遅延される。この遅延信号ｅはラッチ
回路４の出力信号ｄと共に排他的論理和回路６に送ら
れ、その演算出力ｆは復調データとして出力される。
尚、遅延回路はシフトレジスタやＲＡＭにより実現でき
る。
【００１４】すなわち、上記構成による復調装置におい
て、アンテナ１で受信された２相ＰＳＫ信号ａが図２
（ａ）に示すような波形になっている場合、この２相Ｐ
ＳＫ信号ａは全波整流回路２によって図２（ｂ）に示す
波形に変換される。全波整流回路２の出力ｂは次段の波
形整形回路３で図２（ｃ）に示すクロック信号ｃに変換
される。図２（ｃ）から分かるように、クロック信号ｃ
の周波数は受信信号ａの搬送波周波数の２倍となる。
て、アンテナ１で受信された２相ＰＳＫ信号ａが図２
（ａ）に示すような波形になっている場合、この２相Ｐ
ＳＫ信号ａは全波整流回路２によって図２（ｂ）に示す
波形に変換される。全波整流回路２の出力ｂは次段の波
形整形回路３で図２（ｃ）に示すクロック信号ｃに変換
される。図２（ｃ）から分かるように、クロック信号ｃ
の周波数は受信信号ａの搬送波周波数の２倍となる。
【００１５】クロック信号ｃはラッチ回路４に供給さ
れ、入力信号ａをクロック信号ｃの立ち上がりの時点で
ラッチする。ラッチ回路４の出力ｄは、図２（ｄ）に示
すように、入力信号が正（即ち、２相ＰＳＫ信号が同
相）の場合は“１”に、負の場合（即ち、２相ＰＳＫ信
号が逆相）の場合は“０”に変換された２値のディジタ
ル信号である。
れ、入力信号ａをクロック信号ｃの立ち上がりの時点で
ラッチする。ラッチ回路４の出力ｄは、図２（ｄ）に示
すように、入力信号が正（即ち、２相ＰＳＫ信号が同
相）の場合は“１”に、負の場合（即ち、２相ＰＳＫ信
号が逆相）の場合は“０”に変換された２値のディジタ
ル信号である。
【００１６】ラッチ回路４の出力ｄの一方は、遅延回路
５により図２（ｅ）に示すようにシンボル長Ｔだけ遅延
される。この遅延回路５の出力ｅとラッチ回路４の出力
ｄは排他的論理和回路６に供給される。この排他的論理
和回路６は２入力信号の排他的論理和演算を行って、２
入力が同一符号の場合は“０”を、異なる場合は“１”
を出力する。
５により図２（ｅ）に示すようにシンボル長Ｔだけ遅延
される。この遅延回路５の出力ｅとラッチ回路４の出力
ｄは排他的論理和回路６に供給される。この排他的論理
和回路６は２入力信号の排他的論理和演算を行って、２
入力が同一符号の場合は“０”を、異なる場合は“１”
を出力する。
【００１７】したがって、排他的論理和回路の出力ｆ
は、図２（ｆ）に示すように、連続する符号が同一の場
合は“０”、異なる場合は“１”となり、２相ＰＳＫ信
号の復調データとなる。
は、図２（ｆ）に示すように、連続する符号が同一の場
合は“０”、異なる場合は“１”となり、２相ＰＳＫ信
号の復調データとなる。
【００１８】図３に２相差動符号化−遅延検波方式の２
相ＰＳＫ符号・復号過程を図示する。図３（ａ）は送信
側の符号化を行う差動符号化回路１１の構成を示すもの
である。この差動符号化回路１１は、ＥＸ−ＯＲ回路１
２と１ビット遅延回路１３（通常はＤ型フリップフロッ
プで実現できる）で構成される。入力信号符号列をＡ
１，Ａ２，…，Ａｎとし、差動符号化回路１１の出力符
号列をＢ１，Ｂ２，…，Ｂｎとした場合、次の論理式が
成立する。
相ＰＳＫ符号・復号過程を図示する。図３（ａ）は送信
側の符号化を行う差動符号化回路１１の構成を示すもの
である。この差動符号化回路１１は、ＥＸ−ＯＲ回路１
２と１ビット遅延回路１３（通常はＤ型フリップフロッ
プで実現できる）で構成される。入力信号符号列をＡ
１，Ａ２，…，Ａｎとし、差動符号化回路１１の出力符
号列をＢ１，Ｂ２，…，Ｂｎとした場合、次の論理式が
成立する。
【００１９】
【数１】
【００２０】一方、図３（ｂ）は受信側の復号化を行う
遅延検波回路１４で、１５は図１の５に相当する遅延回
路１５、１６は図１の６に相当する排他的論理和回路１
６である。遅延検波回路１４の入力をＢｎ、出力をＣｎ
とした場合、次式が成立する。
遅延検波回路１４で、１５は図１の５に相当する遅延回
路１５、１６は図１の６に相当する排他的論理和回路１
６である。遅延検波回路１４の入力をＢｎ、出力をＣｎ
とした場合、次式が成立する。
【００２１】
【数２】 （１）式及び（２）式より、次の関係が得られる。
【００２２】
【数３】
【００２３】以上の関係式から、送信側の差動符号化回
路１１の入力符号列Ａｎが受信側の遅延検波回路１４の
出力側でそのまま再生されることが分かる。尚、（１）
〜（３）式の中の（＋）は排他的論理和演算であること
を示し、Ａ（＋）Ａ＝０という関係がある。
路１１の入力符号列Ａｎが受信側の遅延検波回路１４の
出力側でそのまま再生されることが分かる。尚、（１）
〜（３）式の中の（＋）は排他的論理和演算であること
を示し、Ａ（＋）Ａ＝０という関係がある。
【００２４】図１に示す全波整流回路２は、図４に示す
ようにトランスＴと整流用ダイオードＤ１，Ｄ２で簡単
に構成できる。また、波形整形回路３はインバータ２段
で構成できる。また、ラッチ回路はＤ型フリップフロッ
プで構成できる。遅延回路５は、前述のように、１シン
ボルに相当するクロック数の段数を持つシフトレジスタ
やＲＡＭを使用することにより実現できる。また排他的
論理和回路は一般的なＥＸ−ＯＲゲート回路でよい。
ようにトランスＴと整流用ダイオードＤ１，Ｄ２で簡単
に構成できる。また、波形整形回路３はインバータ２段
で構成できる。また、ラッチ回路はＤ型フリップフロッ
プで構成できる。遅延回路５は、前述のように、１シン
ボルに相当するクロック数の段数を持つシフトレジスタ
やＲＡＭを使用することにより実現できる。また排他的
論理和回路は一般的なＥＸ−ＯＲゲート回路でよい。
【００２５】したがって、上記構成による復調装置は、
全波整流回路以外は２値のディジタル処理回路で実現さ
れ、かつ乗算器が不要なため、従来と比較して簡易な構
成にすることができ、しかも安価な回路素子を使用でき
るため、全体のコストも安価にすませることができる。
全波整流回路以外は２値のディジタル処理回路で実現さ
れ、かつ乗算器が不要なため、従来と比較して簡易な構
成にすることができ、しかも安価な回路素子を使用でき
るため、全体のコストも安価にすませることができる。
【００２６】図５はこの発明の別に係る他の実施例を示
すものである。但し、図５において図１と同一部分には
同一符号を付して示す。まず、全波整流回路２、波形整
形回路３は、図１の実施例と同一の回路で構成できる。
波形整形回路３の出力は、次段の１／２分周回路７にお
いて、受信信号の搬送波周波数に等しい周波数のクロッ
ク信号に変換される。ラッチ回路４、遅延回路５、排他
的論理和回路６はいずれも図１に示す回路と同様な回路
により構成できる。
すものである。但し、図５において図１と同一部分には
同一符号を付して示す。まず、全波整流回路２、波形整
形回路３は、図１の実施例と同一の回路で構成できる。
波形整形回路３の出力は、次段の１／２分周回路７にお
いて、受信信号の搬送波周波数に等しい周波数のクロッ
ク信号に変換される。ラッチ回路４、遅延回路５、排他
的論理和回路６はいずれも図１に示す回路と同様な回路
により構成できる。
【００２７】但し、これらの回路の動作クロックは全て
図１に示す実施例の１／２であり、低速動作の素子でも
実現可能である。また、遅延回路をシフトレジスタで構
成する場合、変調信号の１シンボル遅延に必要な段数は
図１の実施例の半分ですむという利点を有している。図
５に示す実施例の各部波形を図６に示す。尚、図６にお
いて、（ａ）〜（ｇ）及び（ｄ′）〜（ｇ′）はそれぞ
れ図５中のａ〜ｇ及びｄ′〜ｇ′で示す信号波形を示し
ている。
図１に示す実施例の１／２であり、低速動作の素子でも
実現可能である。また、遅延回路をシフトレジスタで構
成する場合、変調信号の１シンボル遅延に必要な段数は
図１の実施例の半分ですむという利点を有している。図
５に示す実施例の各部波形を図６に示す。尚、図６にお
いて、（ａ）〜（ｇ）及び（ｄ′）〜（ｇ′）はそれぞ
れ図５中のａ〜ｇ及びｄ′〜ｇ′で示す信号波形を示し
ている。
【００２８】すなわち、上記構成による復調装置では、
１／２分周回路７の出力クロック信号は、電源投入時の
初期状態により、図６（ｇ）、（ｇ′）に示す２種類の
タイミングを有する。（ｇ）に示すタイミングの時と
（ｇ′）に示すタイミングの時でラッチ回路４の出力は
反転するが（図６（ｄ）と（ｄ′））、２相差動符号化
ＰＳＫ方式においては、連続するシンボルの位相差に意
味があるので、図６（ｆ）及び（ｆ′）に示すように、
ラッチ回路４の出力の極性がどちらであっても排他的論
理和回路６の出力では正しく復号される。
１／２分周回路７の出力クロック信号は、電源投入時の
初期状態により、図６（ｇ）、（ｇ′）に示す２種類の
タイミングを有する。（ｇ）に示すタイミングの時と
（ｇ′）に示すタイミングの時でラッチ回路４の出力は
反転するが（図６（ｄ）と（ｄ′））、２相差動符号化
ＰＳＫ方式においては、連続するシンボルの位相差に意
味があるので、図６（ｆ）及び（ｆ′）に示すように、
ラッチ回路４の出力の極性がどちらであっても排他的論
理和回路６の出力では正しく復号される。
【００２９】尚、この発明は上記実施例に限定されず、
例えば図６の遅延回路５の入力に別にラッチ回路を設け
るようにしてもよいことは勿論である。その他、この発
明の要旨を逸脱しない範囲で種々変形しても実施可能で
あることはいうまでもない。
例えば図６の遅延回路５の入力に別にラッチ回路を設け
るようにしてもよいことは勿論である。その他、この発
明の要旨を逸脱しない範囲で種々変形しても実施可能で
あることはいうまでもない。
【００３０】
【発明の効果】以上詳述したようにこの発明によれば、
安価な部品や素子を使用して実現できる遅延検波方式に
よる２相ＰＳＫ信号復調装置を提供することができる。
安価な部品や素子を使用して実現できる遅延検波方式に
よる２相ＰＳＫ信号復調装置を提供することができる。
【図１】 この発明に係る２相ＰＳＫ信号復調装置の一
実施例の構成を示すブロック回路図である。
実施例の構成を示すブロック回路図である。
【図２】 同実施例の各部の信号波形を示す波形図であ
る。
る。
【図３】 同実施例の差動符号化−遅延検波動作を説明
するための図である。
するための図である。
【図４】 同実施例の全波整流回路の具体的な構成を示
す回路図である。
す回路図である。
【図５】 この発明に係る他の実施例の構成を示すブロ
ック回路図である。
ック回路図である。
【図６】 図５の実施例の各部の信号波形を示す波形図
である。
である。
【図７】 従来の２相ＰＳＫ信号復調装置のアナログ遅
延検波方式の構成を示すブロック回路図である。
延検波方式の構成を示すブロック回路図である。
【図８】 従来の２相ＰＳＫ信号復調装置のディジタル
遅延検波方式の構成を示すブロック回路図である。
遅延検波方式の構成を示すブロック回路図である。
１…アンテナ、２…全波整流回路、３…波形整形回路、
４…ラッチ回路、５…遅延回路、６…排他的論理和回
路、７…１／２分周回路、１２，１６…ＥＸ−ＰＲ回
路、２１…アンテナ、２２…受信増幅器、２３…分配
器、２４…遅延回路、２５…乗算器、２６…低域フィル
タ、２７…クロック再生回路、２８…ラッチ回路、２９
…Ａ／Ｄ（アナログ／ディジタル）変換器、３０…Ｄ／
Ａ（ディジタル／アナログ）変換器。
４…ラッチ回路、５…遅延回路、６…排他的論理和回
路、７…１／２分周回路、１２，１６…ＥＸ−ＰＲ回
路、２１…アンテナ、２２…受信増幅器、２３…分配
器、２４…遅延回路、２５…乗算器、２６…低域フィル
タ、２７…クロック再生回路、２８…ラッチ回路、２９
…Ａ／Ｄ（アナログ／ディジタル）変換器、３０…Ｄ／
Ａ（ディジタル／アナログ）変換器。
Claims (3)
- 【請求項１】 受信２相ＰＳＫ信号を全波整流する全波
整流回路と、 全波整流された信号を波形整形し、搬送波の２倍の周波
数のクロック信号を生成する波形整形回路と、 この回路で生成されたクロック信号を用いて前記受信２
相ＰＳＫ信号をラッチするラッチ回路と、 この回路にラッチされた信号を受信２相ＰＳＫ信号の変
調信号シンボル長だけ遅延させる遅延回路と、 この回路で遅延させられた信号と前記ラッチ回路にラッ
チされた信号の排他的論理和演算を行う排他的論理和演
算回路とを具備し、 前記全波整流回路以外は２値のディジタル処理回路で構
成するようにしたことを特徴とする２相ＰＳＫ信号復調
装置。 - 【請求項２】 さらに、前記クロック信号生成回路で生
成されるクロック信号を１／２に分周し、搬送波に等し
い周波数のクロック信号を生成する１／２分周回路を備
え、 前記１／２分周回路で生成される搬送波に等しい周波数
のクロック信号を用いて前記ラッチ回路、遅延回路、排
他的論理和演算回路を動作させるようにしたことを特徴
とする請求項１記載の２相ＰＳＫ信号復調装置。 - 【請求項３】 前記ラッチ回路は第１及び第２のラッチ
素子を備え、第１のラッチ素子の出力を前記遅延回路の
入力とし、第２のラッチ素子の出力を前記排他的論理和
演算回路の入力とするようにしたことを特徴とする請求
項１記載の２相ＰＳＫ信号復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18743894A JPH0851462A (ja) | 1994-08-09 | 1994-08-09 | ２相ｐｓｋ信号復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18743894A JPH0851462A (ja) | 1994-08-09 | 1994-08-09 | ２相ｐｓｋ信号復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851462A true JPH0851462A (ja) | 1996-02-20 |
Family
ID=16206070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18743894A Pending JPH0851462A (ja) | 1994-08-09 | 1994-08-09 | ２相ｐｓｋ信号復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011002273A (ja) * | 2009-06-17 | 2011-01-06 | Topcon Corp | 回転レーザ出射装置 |
-
1994
- 1994-08-09 JP JP18743894A patent/JPH0851462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011002273A (ja) * | 2009-06-17 | 2011-01-06 | Topcon Corp | 回転レーザ出射装置 |
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