JPH0851539A - 記録素子の駆動回路及び記録ヘッド - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、階調を有する画像データを
直接取り込み、記録素子個々の通電開始時間を異なるし
める機能を有した駆動回路及びそれを組み込んだ記録ヘ
ッドを提供することにある。 【構成】 本発明は、複数ビットで構成される階調を有
する画像データを前記複数の記録素子毎に取り込む複数
ビットの並列のシフトレジスタと、前記シフトレジスタ
と各々接続され前記画像データを保持するラッチ回路
と、前記ラッチ回路に保持される画像データとの比較対
象となる比較データを取り込む複数ビットの並列のシフ
トレジスタと、前記ラッチ回路の各々に保持される画像
データと該比較データとを比較するコンパレータとを備
え、前記比較データは比較データ用転送クロックに同期
して前記コンパレータへの取り込みとシフト動作を行
い、前記コンパレータで比較し、その比較結果に基づき
各々の記録素子の駆動を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーマルヘッド等の複
数の記録素子に対してその記録動作の制御を行う記録素
子の駆動回路及び記録ヘッドに関する。

【０００２】

【従来の技術】図９は半導体集積回路により構成された
従来の駆動回路（以下、単にドライバＩＣと称する。）
にて、１５０ｄｐｉ、Ａ４サイズのライン型サーマルヘ
ッドを構成した場合の模式図である。

【０００３】同図においてドライバＩＣ１〜２０の各々
の仕様は同じであり、各ＩＣとも記録素子としての６４
個の発熱抵抗体Ｒ１〜６４を駆動することができ、合計
１２８０個の発熱抵抗体への通電を制御する。このドラ
イバＩＣの動作をドライバＩＣ１にて説明すると、ＳＲ
１〜６４は図示しないヘッド制御回路からシリアル転送
される印字データが、データ入力端子Ｄに入力され、端
子ＣＬＫに入力される転送用クロックに同期してシフト
動作を行うシフトレジスタである。Ｌ１〜６４は転送さ
れた印字データを、端子ＬＡＴＣＨに入力されるラッチ
信号により保持するためのラッチ回路、ＤＲ１〜６４は
このラッチ回路に保持された印字データとＳＴＲＯＢＥ
端子に入力されるストローブ信号とのＮＡＮＤをとり、
対応するＤＯ端子に接続されている発熱抵抗体Ｒ１〜６
４への通電を行う通電制御回路である。

【０００４】サーマルヘッドは発熱抵抗体へ電流を供給
することによってジュール熱により発熱し記録を行う。
よって、１個の発熱抵抗体Ｒに流れる電流をＩｄとする
と、全抵抗体へ同時に通電を行う一括駆動の場合１２８
０×Ｉｄ分の電流が流れる。これは大出力の電源装置が
必要となり大型でコストも高くなる。よって、連続する
複数の発熱抵抗体を１つの群（ブロック）とし、ライン
型サーマルヘッドを複数の群（この実施例では２０群）
で構成し、各群の通電を時分割で行う分割駆動がしばし
ば使われる。分割駆動は消費電流を一括駆動に比べて１
／分割数に低減することが出来る。しかしながら、分割
した各ブロックの境界にて筋状の濃度ムラが発生する欠
点がある。

【０００５】このような欠点を解決すべく、特公昭６２
−５００１１号公報に開示された先行技術では図１０に
示すように隣接するブロックの通電時間に重なりを持た
せることによりブロック間の濃度ムラを低減している。
同図において、ストローブ信号ＳＴＢ１は発熱抵抗体Ｒ
１〜６４を、ストローブ信号ＳＴＢ２は発熱抵抗体Ｒ６
５〜１２８の通電を許可する信号であり、隣接するブロ
ックでの通電開始時間はストローブ信号の１／２時間ず
れている。また、特開平３−２９２１６３号公報に開示
された先行技術では図１１に示すようにブロック毎での
制御ではなく、発熱抵抗体個々に通電開始時間を遅らす
駆動方法も公知である。同図において、Ｄｒ１〜４とは
発熱抵抗体Ｒｎの印字データであり、Ｄｒ１〜４とスト
ローブ信号のＡＮＤされた信号波形が発熱抵抗体Ｒ１〜
４へ流れる電流となる。濃度ムラの低減については、ブ
ロック間あるいは発熱抵抗体間での通電開始時間の遅れ
は短い程効果がある。

【０００６】しかしながら、図１１に示すような発熱抵
抗体個々に通電開始時間を異ならしめる駆動方法を図９
の既存のドライバＩＣで実現するには制御の複雑化、印
字データの転送量の増加に伴い転送時間が長くなるよう
な問題点がある。

【０００７】図９のサーマルヘッドにて前記駆動方法を
行う場合のタイミングチャートを図１２に示す。この例
では各発熱抵抗体への通電を２５６段階の時間制御によ
り２５６階調／ドットを得る場合である。同図において
Ｉｒ１〜１２８０とは発熱抵抗体へ流れる電流波形で、
印字データとストローブ信号とをＡＮＤされたものであ
る。印字データ群Ｄ１は発熱抵抗体Ｒ１の第１階調目の
データのみを有効にする必要があるが、印字データを受
信する回路は図９に示すようにシフトレジスタにて構成
されている為、発熱抵抗体Ｒ２〜１２８０用のデータと
してダミーデータ０を印字データとして転送しなければ
ならない。同様に、印字データ群Ｄ２では発熱抵抗体Ｒ
１の第２階調目のデータと抵抗体Ｒ２の第１階調目のデ
ータと抵抗体Ｒ３〜１２８０用にダミーデータ０を印字
データとして転送する。

【０００８】１ライン目の印字終了時のタイミングは、
印字データ群Ｄ１５３４にて抵抗体Ｒ１２８０の第２５
５階調目のデータと抵抗体Ｒ１〜１２７９用のダミーデ
ータ０を転送する。この時点までに印字データ群は１５
３４回転送する必要があり、転送クロックを４ＭＨｚと
すると、１データ群転送に３２０μｓ（１／４ＭＨｚ×
１２８０ｂｉｔ）要し、１５３４回では４９０ｍｓも要
し現実的でない。実際には印字データの信号本数を増し
て転送時間を短時間にて終了させる方法が採られるが、
この方法でも印字データの信号本数を２０本としたとし
ても２５ｍｓ程要してしまう。すなわち、既存のドライ
バＩＣを用いて発熱抵抗体個々の通電開始時間を異なる
しめるには、ヘッド制御回路からサーマルヘッドへ転送
するデータ量が膨大となり、転送時間の長時間化した
り、ヘッド制御回路の複雑化を招くことになる。

【０００９】

【発明が解決しようとする課題】本発明は、前述の従来
例で示したように、消費電力の低減をしつつ分割濃度ム
ラを低減する記録素子個々の通電開始時間を異ならしめ
る駆動方法を、従来のドライバＩＣにて実現しようとし
た際に生じる問題点、すなわち、データ転送量増大に伴
う転送時間の長時間化やヘッド制御回路の複雑化を鑑み
てなされたもので、階調を有する画像データを直接取り
込み、記録素子個々の通電開始時間を異なるしめる機能
を有した駆動回路及びそれを組み込んだ記録ヘッドを提
供することを目的としている。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
駆動回路は、複数の記録素子に対して記録動作の制御を
行う駆動回路であって、複数ビットで構成される階調を
有する画像データを前記複数の記録素子毎に取り込む複
数ビットの並列のシフトレジスタと、前記シフトレジス
タと各々接続され前記画像データを保持するラッチ回路
と、前記ラッチ回路に保持される画像データとの比較対
象となる比較データを取り込む複数ビットの並列のシフ
トレジスタと、前記ラッチ回路の各々に保持される画像
データと該比較データとを比較するコンパレータとを備
え、前記比較データは比較データ用転送クロックに同期
して前記コンパレータへの取り込みとシフト動作を行
い、前記コンパレータで比較し、その比較結果に基づき
各々の記録素子の駆動を制御することを特徴とする。

【００１１】また、本発明の請求項２に係る記録ヘッド
は、前記駆動回路と、前記駆動回路単位毎にブロック化
された複数の記録素子群とを備えることを特徴とする。

【００１２】

【作用】このような構成を備えることによって、階調を
有する画像データを直接駆動回路（ドライバＩＣ）に転
送する事が可能である為、データ転送量が極端に減少
し、転送時間を短縮でき、回路構成を簡素化できる。さ
らに、この画像データと比較する比較データを比較デー
タ転送用クロックに同期して転送することにより、記録
素子個々の通電開始時間をこのクロック周期分づつ異な
らしめることができ、消費電力を低減しつつ分割濃度ム
ラのない高精細な画像を得ることが可能である。

【００１３】

【実施例】図１は本発明駆動回路の一実施例を搭載した
サーマルヘッド（記録ヘッド）のブロック図である。図
２、図３は図１に示された駆動回路（ドライバＩＣ）の
基本的な動作を説明するタイミングチャートである。以
下、図１〜図３を参照して、本発明駆動回路の一実施例
の動作を説明する。

【００１４】図１において、破線で示した枠内が１個の
ドライバＩＣに相当する。ＳＲ１〜ＳＲ６４は８ビット
並列の画像データ用シフトレジスタ、Ｌ１〜６４は８ビ
ット並列の画像データラッチ回路、ＣＤ１〜６４は８ビ
ット並列の画像比較データ用シフトレジスタ、Ｃ１〜６
４は８ビット並列の画像データと８ビット並列の画像比
較データとの大小関係を判断するコンパレータである。
Ｒ１〜６４はドライバＩＣのデータ出力端子ＤＯ１〜６
４と接続された発熱抵抗体である。

【００１５】図２を参照して、動作シーケンスを説明す
ると、まず、比較データセット信号、及び、リセット信
号をドライバＩＣのＳＥＴcd端子、及び、ＲＥＳＥＴ端
子に与えることにより、このＩＣ内のＣＤ１〜６４の各
出力は全ビットとも”Ｈ”と なり２５５（ＦＦＨ）を
示し、ＳＲ１〜６４、Ｌ１〜６４の各出力は全ビットと
も ”Ｌ” となり０を示す。次に、画像データを転送す
る。画像データ入力用端子Ｐ．ＤＡＴＡinは前述したよ
うに８ビットのバスを有しており、１個の発熱抵抗体に
対し８ビットの画像データを与えることが可能で、結果
的に２５６階調／画素の画像が得られる。この画像デー
タは端子ＣＬＫpdに与える画像データ用クロックに同期
させて入力することにより、ＳＲ１からＳＲ２、ＳＲ２
からＳＲ３、のように８ビット並列の画像データがシフ
トし、合計６４回のクロック入力により、最初（第１番
目）に転送した画像データがＳＲ６４に、最後（第６４
番目）に転送した画像データがＳＲ１に与えられる。画
像データの転送終了後に、ラッチ信号を加えることによ
り、このシフトレジスタＳＲ１〜６４に出力されている
画像データは、各々対応するラッチ回路Ｌ１〜６４に保
持される。このラッチ動作完了後は、次ラインの画像デ
ータの転送を受け付けることが可能である。このラッチ
動作により、８ビット並列の画像データはラッチ回路Ｌ
１〜６４より出力され、コンパレータＣ１〜６４の入力
端子Ｑに与えられる。

【００１６】次に、外部のヘッド制御回路より、比較デ
ータを端子Ｃ．ＤＡＴＡinへ、端子ＣＬＫcdへ与える比
較データ用クロックに同期させて転送を行う。この比較
データは入力済みの画像データと比較するためのデータ
であり、２５６階調／画素を表現しようとするならば、
この比較データは０から２５５まで１刻みでインクリメ
ントされながら入力される。この比較データは比較デー
タ用８ビット並列シフトレジスタにて受信しているの
で、比較データの流れは、前述の画像データ用シフトレ
ジスタと同様に、ＣＤ１からＣＤ２、ＣＤ２からＣＤ
３、のように比較データ用クロックに同期してシフト動
作される。比較データの最初（第１番目）のデータ”
０”を例にとると、比較データ用クロックの１パルス目
によってシフトレジスタＣＤ１の出力が”０”となり、
比較データ用クロックの２パルス目によってシフトレジ
スタＣＤ２の出力が”０”となるようなシフト動作を行
う。

【００１７】前記比較データ用シフトレジスタＣＤ１〜
６４の出力は、前記コンパレータＣ１〜６４の入力端子
Ｐに与えられる。このコンパレータのもう一方の入力端
子Ｑには、前述したように画像データが与えられてお
り、当該コンパレータによってＱ＞Ｐの場合に対応する
データアウト端子ＤＯｎがアクティブとなる。

【００１８】このように、比較データを８ビット並列シ
フトレジスタによりシフト動作させることによって、任
意の時間においてラッチ回路Ｌ１〜６４の各々に保持さ
れた画像データと比較する比較データは必ずしも等しく
ない。よって、図２のＤＯ１〜６４（ＤＯ４〜ＤＯ６２
は省略されている）に示すように、アウトプットイネー
ブル端子ＯＥからのイネーブル信号とにより隣接する発
熱抵抗体の通電開始タイミングは、比較データ用クロッ
クの周期に相当する時間だけずらすことが可能である。

【００１９】図３は１ライン分の通電終了時のタイミン
グチャートである。発熱抵抗体Ｒ３への通電時間を決定
するＤＯ３出力を例にとれば、画像データの階調を２５
３（ＦＤＨ）とすると、ＣＤ３出力が２５３（ＦＤＨ）
に変化した時点、すなわち、比較データ用クロックの２
５６パルス目（３＋２５３）に同期してこのＤＯ３出力
はノンアクティブとなる。ＤＯ６４の場合は画像データ
が最高濃度に当たる２５５（ＦＦＨ）が加えられた場合
で、比較データ用クロックの３１９パルス目（６４＋２
５５）に同期してノンアクティブとなり、１ライン分の
画像データの印字が終了する。比較データ用クロックの
３１９パルスが出力された時点において、ＣＤ１〜６４
の出力は全て２５５（ＦＦＨ）となり、次ラインの印字
に先立ち比較データセット信号を端子ＳＥＴcdに与える
必要は無い。

【００２０】次に、このドライバＩＣをＡ４サイズ、１
５０ｄｐｉのラインサーマルヘッドに搭載した例を示
す。図４はこのサーマルヘッドの模式図である。Ａ４サ
イズの印字を行うには印字幅が２１０ｍｍ以上必要であ
るので、このドライバＩＣを２０個搭載し１２８０ｄｏ
ｔの発熱抵抗体Ｒ１〜１２８０（印字幅は約２１６．７
ｍｍ）の各々の通電を制御する。図４においてこのドラ
イバＩＣのＳＥＴｃｄ端子とＲＥＳＥＴ端子の両端子は
ＩＣの初期動作に使用する端子であるため、サーマルヘ
ッド内で結線しＲＥＳＥＴ端子として外部接続用端子と
している。

【００２１】ここで、このサーマルヘッドを利用したサ
ーマルプリンタの仕様について説明する。任意の発熱抵
抗体（群）への通電を隣接する発熱抵抗体（群）の通電
が終了しないうちに開始する駆動方法は、一括発熱に比
べて最大消費電力を低減しつつ、分割駆動のような分割
濃度ムラが発生しない利点があることは前述した。本実
施例では各発熱抵抗体の通電時間を１０ｍｓとし、最大
消費電力を一括発熱の６２．５％とした。すなわち、発
熱抵抗体Ｒ１にて最高濃度を得た（１０ｍｓの通電）直
後に発熱抵抗体Ｒ８０１の通電が開始するように設定す
ることにより、ベタ印写（全ドット最高濃度）の場合の
最大消費電力の低減は（８００／１２８０）×１００＝
６２．５％となる。また、比較データ用クロックに同期
して各発熱抵抗体の通電開始が遅れることより、比較デ
ータ用クロックの周期は１０ｍｓ／８００＝１２．５μ
ｓ（８０ＫＨｚ）となり、最高濃度を得るには８００ク
ロック分通電することになる。

【００２２】図４のサーマルヘッドの動作を説明する前
に、昇華型プリンタにおける通電時間と印写濃度の関係
について言及する。図５は昇華型プリンタの通電時間と
印写濃度の関係を示したグラフである。同図から解るよ
うに通電時間と印写濃度の関係はリニアでなく、低濃度
及び高濃度域では傾きが鈍く、中濃度域では急峻であ
る。すなわち、印写出力においてリニアな階調性を得る
には階調毎に対応した通電時間を与える必要がある。よ
って、本実施例では図６に示すような階調数と通電パル
ス数のテーブルに従って制御を行う。１階調目の濃度を
印写するには画像比較データ用クロックの８４クロック
分、２階調目は１１０クロック分、・・・のような通電
時間を与えることによりリニアな階調性が得られる。但
し、図５の通電時間と印写濃度のカーブはプリンタ機内
温度やサーマルヘッド基板の蓄熱状態、発熱抵抗体に供
給する電力やインクシート等の記録媒体によって変化す
ることは言うまでもない。

【００２３】図７と図８は、図４に示された実施例の動
作を説明するタイミングチャートである。両図とも発熱
抵抗体Ｒ１，Ｒ２での階調が１レベル、発熱抵抗体Ｒ１
２７９が２５４レベル、発熱抵抗体Ｒ１２８０が最高濃
度に当たる２５５レベルの画像データを与えた場合の動
作であり、発熱抵抗体Ｒｎに流れる電流波形をＩｒｎで
示している。また、ＣＤｎ出力（１≦ｎ≦１２８０）の
信号波形はサーマルヘッドの発熱抵抗体Ｒｎに対応する
ドライバＩＣ内の比較データ用シフトレジスタの出力値
である。

【００２４】図７において、第１ライン目の画像データ
の転送、並びに、発熱抵抗体への通電開始タイミングに
ついて説明する。第１ライン目の転送に先立ちリセット
信号を与える。この信号により、ドライバＩＣ１〜２０
内のシフトレジスタＣＤ１〜１２８０の出力はセットさ
れ２５５（ＦＦＨ）、シフトレジスタＳＲ１〜１２８
０、及び、ラッチ回路Ｌ１〜１２８０の出力はリセット
され０となる。この信号は本サーマルヘッドの電源投入
時に一度与えれば良い。

【００２５】次に、画像データを画像データ用クロック
信号に同期させて転送する。画像データは８ビットの階
調データを並列にて転送する為、本実施例では１２８０
ドット分、すなわち、１２８０バイトのデータを転送す
れば良く、転送クロックを４ＭＨｚとすると３２０μｓ
にて１ライン分の画像データの転送が終了する。画像デ
ータの転送終了後にラッチ信号を与えることにより、画
像データはラッチ回路Ｌ１〜１２８０に保持される。

【００２６】次に、比較データを０とし比較データ用ク
ロック信号の第１パルスを与えることにより、ＣＤ１の
出力は２５５から０へと変化し、コンパレータＣ１はＣ
Ｄ１の出力０と、発熱抵抗体Ｒ１用の画像データを保持
しているラッチ回路Ｌ１との値を比較する。今、発熱抵
抗体Ｒ１用の画像データが階調１であるとすると、比較
結果は画像データの方が大きい為、発熱抵抗体Ｒ１への
通電を開始する。続いて、比較データ用クロックの第２
パルス目を与えることにより、ＣＤ２の出力が０とな
り、発熱抵抗体Ｒ２の通電が開始する。同様にして、各
発熱抵抗体への通電が比較データ用クロックの入力とと
もに１パルスづつ遅れて開始され、発熱抵抗体Ｒ１２７
９の通電が開始するのはこのクロックの１２７９パルス
目、発熱抵抗体Ｒ１２８０の通電開始はこのクロックの
１２８０パルス目となる。

【００２７】また、比較データは図６の階調数と通電パ
ルス数との関係に示したように、第１階調目の濃度を得
るのに８４クロック周期分の時間が必要である為、比較
データ用クロックが８４パルス入力されるまでは０を転
送し続け、８５パルス目以前に１へインクリメントす
る。これによって、このクロックの８５パルス目によ
り、ＣＤ１の出力は０から１へ変化し、画像データと等
しくなり、コンパレータＣ１の出力は”Ｌ”となり、発
熱抵抗体Ｒ１への通電を停止する。このように、コンパ
レータＣ１の出力は画像データの値と等しくなるまでの
期間”Ｈ”を継続的に出力する。

【００２８】図８は第１ライン目の印字終了時のタイミ
ングを示したもので、発熱抵抗体Ｒ１２７９の通電終了
は画像データが２５４（ＦＥＨ）であるとすると、比較
データ用クロックの２０７２パルス目（１２７９（転送
による通電開始に必要なパルス数）＋７９３（図６の階
調２５４に対応するパルス数））となる。また、発熱抵
抗体Ｒ１２８０の通電終了は画像データが最大階調２５
５（ＦＦＨ）まで通電可能とすべく、このクロックの２
０８０パルス目（１２８０＋８００）となる。

【００２９】なお、本発明の駆動回路は、前記実施例で
は記録素子として発熱抵抗体を用いたが、これに限定さ
れず、階調のある画像データを通電時間の制御により記
録することのできる記録素子に適用可能である。

【００３０】

【発明の効果】本発明によれば、画素当り複数ビットで
構成される階調のある画像データを保持し、外部より転
送される画像比較データをシフト動作させる機能を有し
ている為、画像データの転送時間を短く、記録素子を制
御する回路の負担を低減することが可能で、さらに、駆
動回路に接続される複数の記録素子の通電開始時間を個
々に遅らすことが出来ることによって、最大消費電力を
低減しつつ、分割濃度ムラのない画像を得ることが可能
となる。

【図面の簡単な説明】

【図１】本発明の駆動回路の一実施例を搭載したサーマ
ルヘッドのブロック図である。

【図２】図１の駆動回路の１ライン分の通電開始時にお
ける動作を示すタイミングチャートである。

【図３】図１の駆動回路の１ライン分の通電終了時にお
ける動作を示すタイミングチャートである。

【図４】図１の駆動回路を本発明の記録ヘッドの一例で
あるサーマルヘッドへ搭載した際の模式図である。

【図５】昇華型プリンタにおける通電時間と印写濃度の
関係を示すグラフである。

【図６】昇華型プリンタにおける階調数と通電パルス数
との関係を示す表図である。

【図７】図４のサーマルヘッドの１ライン分の通電開始
時における動作を示すタイミングチャートである。

【図８】図４のサーマルヘッドの１ライン分の通電終了
時における動作を示すタイミングチャートである。

【図９】従来の駆動回路（ドライバＩＣ）を搭載したサ
ーマルヘッドの模式図である。

【図１０】従来のサーマルヘッド駆動方法を説明するた
めのタイミングチャートである。

【図１１】同じく従来のサーマルヘッド駆動方法を説明
するためのタイミングチャートである。

【図１２】従来の駆動回路（ドライバＩＣ）を使用して
発熱抵抗体個々の通電開始時間を異ならしめる場合のタ
イミングチャートである。

【符号の説明】

Ｃ１〜６４：コンパレータ ＣＤ１〜６４：画像比較データ用シフトレジスタ Ｌ１〜６４：画像データラッチ回路 Ｒ１〜１２８０：発熱抵抗体 ＳＲ１〜６４：画像データ用シフトレジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年９月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】図１において、破線で示した枠内が１個の
ドライバＩＣに相当する。ＳＲ１〜ＳＲ６４は８ビット
並列の画像データ用シフトレジスタ、Ｌ１〜６４は８ビ
ット並列の画像データラッチ回路、ＣＤ１〜６４は８ビ
ット並列の画像比較データ用シフトレジスタ、Ｃ１〜６
４は８ビット並列の画像データと８ビット並列の画像比
較データとの大小関係を判断するコンパレータである。
Ｒ１〜６４はドライバＩＣのデータ出力端子反転ＤＯ１
〜６４と接続された発熱抵抗体である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】前記比較データ用シフトレジスタＣＤ１〜
６４の出力は、前記コンパレータＣ１〜６４の入力端子
Ｐに与えられる。このコンパレータのもう一方の入力端
子Ｑには、前述したように画像データが与えられてお
り、当該コンパレータによってＱ＞Ｐの場合に対応する
データアウト端子反転ＤＯｎがアクティブとなる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】このように、比較データを８ビット並列シ
フトレジスタによりシフト動作させることによって、任
意の時間においてラッチ回路Ｌ１〜６４の各々に保持さ
れた画像データと比較する比較データは必ずしも等しく
ない。よって、図２の反転ＤＯ１〜６４（反転ＤＯ４〜
反転ＤＯ６２は省略されている）に示すように、アウト
プットイネーブル端子ＯＥからのイネーブル信号とによ
り隣接する発熱抵抗体の通電開始タイミングは、比較デ
ータ用クロックの周期に相当する時間だけずらすことが
可能である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】図３は１ライン分の通電終了時のタイミン
グチャートである。発熱抵抗体Ｒ３への通電時間を決定
する反転ＤＯ３出力を例にとれば、画像データの階調を
２５３（ＦＤＨ）とすると、ＣＤ３出力が２５３（ＦＤ
Ｈ）に変化した時点、すなわち、比較データ用クロック
の２５６パルス目（３＋２５３）に同期してこの反転Ｄ
Ｏ３出力はノンアクティブとなる。反転ＤＯ６４の場合
は画像データが最高濃度に当たる２５５（ＦＦＨ）が加
えられた場合で、比較データ用クロックの３１９パルス
目（６４＋２５５）に同期してノンアクティブとなり、
１ライン分の画像データの印字が終了する。比較データ
用クロックの３１９パルスが出力された時点において、
ＣＤ１〜６４の出力は全て２５５（ＦＦＨ）となり、次
ラインの印字に先立ち比較データセット信号を端子ＳＥ
Ｔcdに与える必要は無い。

フロントページの続き (72)発明者 馬▲渕▼ 宏司 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の記録素子に対して記録動作の制御
   を行う駆動回路であって、 複数ビットで構成される階調を有する画像データを前記
   複数の記録素子毎に取り込む複数ビットの並列のシフト
   レジスタと、 前記シフトレジスタと各々接続され前記画像データを保
   持するラッチ回路と、 前記ラッチ回路に保持される画像データとの比較対象と
   なる比較データを取り込む複数ビットの並列のシフトレ
   ジスタと、 前記ラッチ回路の各々に保持される画像データと該比較
   データとを比較するコンパレータとを備え、 前記比較データは比較データ用転送クロックに同期して
   前記コンパレータへの取り込みとシフト動作を行い、前
   記コンパレータで比較し、その比較結果に基づき各々の
   記録素子の駆動を制御することを特徴とする記録素子の
   駆動回路。
2. 【請求項２】 請求項１記載の駆動回路と、 前記駆動回路単位毎にブロック化された複数の記録素子
   群とを備える記録ヘッド。