JPH0858132A - 記録素子の駆動回路及び記録ヘッド - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 階調を有する画像データを直接取り込み、記
録素子個々の通電開始時間を異なるしめる機能を有した
駆動回路及びそれを組み込んだ記録ヘッド。 【構成】 複数ビットで構成される階調を有する画像デ
ータを取り込む複数ビットの並列のシフトレジスタと、
シフトレジスタの後段に画像データを保持する第１のラ
ッチ回路と、ラッチ回路の後段にもう一段のラッチ回路
の後段にもう一段の第２のラッチ回路と、第２のラッチ
回路に対してラッチ動作を指示する１ビットのシフトレ
ジスタと、第２のラッチ回路に保持される画像データと
の比較対象となる比較データを取り込む複数ビットの並
列のシフトレジスタと、第２のラッチ回路の各々に保持
される画像データと比較データとを比較するコンパレー
タとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サーマルヘッド等の複
数の記録素子に対してその記録動作の制御を行う記録素
子の駆動回路及び記録ヘッドに関する。

【０００２】

【従来の技術】図６は半導体集積回路により構成された
従来の駆動回路（以下、単にドライバＩＣと称する。）
にて、１５０ｄｐｉ、Ａ４サイズのライン型サーマルヘ
ッドを構成した場合の模式図である。

【０００３】同図においてドライバＩＣ１〜２０の各々
の仕様は同じであり、各ＩＣとも記録素子としての６４
個の発熱抵抗体Ｒ１〜６４を駆動することができ、合計
１２８０個の発熱抵抗体への通電を制御する。このドラ
イバＩＣの動作をドライバＩＣ１にて説明すると、ＳＲ
１〜６４は図示しないヘッド制御回路からシリアル転送
される画像データが、データ入力端子Ｄに入力され、端
子ＣＬＫに入力される転送用クロックに同期してシフト
動作を行うシフトレジスタである。Ｌ１〜６４は転送さ
れた画像データを、端子ＬＡＴＣＨに入力されるラッチ
信号により保持するためのラッチ回路、ＤＲ１〜６４は
このラッチ回路に保持された画像データとＳＴＲＯＢＥ
端子に入力されるストローブ信号とのＮＡＮＤをとり、
対応する反転ＤＯ端子に接続されている発熱抵抗体Ｒ１
〜６４への通電を行う通電制御回路である。

【０００４】サーマルヘッドは発熱抵抗体へ電流を供給
することによってジュール熱により発熱し記録を行う。
よって、１個の発熱抵抗体Ｒに流れる電流をＩｄとする
と、全抵抗体へ同時に通電を行う一括駆動の場合１２８
０×Ｉｄ分の電流が流れる。これは大出力の電源装置が
必要となり大型でコストも高くなる。よって、連続する
複数の発熱抵抗体を１つの群（ブロック）とし、ライン
型サーマルヘッドを複数の群（この実施例では２０群）
で構成し、各群の通電を時分割で行う分割駆動がしばし
ば使われる。分割駆動は消費電流を一括駆動に比べて１
／分割数に低減することが出来る。しかしながら、分割
した各ブロックの境界にて筋状の濃度ムラが発生する欠
点がある。

【０００５】このような欠点を解決すべく、特公昭６２
−５００１１号公報に開示された先行技術では図７に示
すように隣接するブロックの通電時間に重なりを持たせ
ることによりブロック間の濃度ムラを低減している。同
図において、ストローブ信号ＳＴＢ１は発熱抵抗体Ｒ１
〜６４を、ストローブ信号ＳＴＢ２は発熱抵抗体Ｒ６５
〜１２８の通電を許可する信号であり、隣接するブロッ
クでの通電開始時間はストローブ信号の１／２時間ずれ
ている。また、特開平３−２９２１６３号公報に開示さ
れた先行技術では図８に示すようにブロック毎での制御
ではなく、発熱抵抗体個々に通電開始時間を遅らす駆動
方法も公知である。同図において、Ｄｒ１〜４とは発熱
抵抗体Ｒｎの画像データであり、Ｄｒ１〜４とストロー
ブ信号のＡＮＤされた信号波形が発熱抵抗体Ｒ１〜４へ
流れる電流となる。濃度ムラの低減については、ブロッ
ク間あるいは発熱抵抗体間での通電開始時間の遅れは短
い程効果がある。

【０００６】しかしながら、図８に示すような発熱抵抗
体個々に通電開始時間を異ならしめる駆動方法を図６の
既存のドライバＩＣで実現するには制御の複雑化、画像
データの転送量の増加に伴い転送時間が長くなるような
問題点がある。

【０００７】図６のサーマルヘッドにて前記駆動方法を
行う場合のタイミングチャートを図９に示す。この例で
は各発熱抵抗体への通電を２５６段階の時間制御により
２５６階調／ドットを得る場合である。同図においてＩ
ｒ１〜１２８０とは発熱抵抗体へ流れる電流波形で、画
像データとストローブ信号とをＡＮＤされたものであ
る。画像データ群Ｄ１は発熱抵抗体Ｒ１の第１階調目の
データのみを有効にする必要があるが、画像データを受
信する回路は図９に示すようにシフトレジスタにて構成
されている為、発熱抵抗体Ｒ２〜１２８０用のデータと
してダミーデータ０を画像データとして転送しなければ
ならない。同様に、画像データ群Ｄ２では発熱抵抗体Ｒ
１の第２階調目のデータと抵抗体Ｒ２の第１階調目のデ
ータと抵抗体Ｒ３〜１２８０用にダミーデータ０を画像
データとして転送する。

【０００８】１ライン目の印字終了時のタイミングは、
画像データ群Ｄ１５３４にて抵抗体Ｒ１２８０の第２５
５階調目のデータと抵抗体Ｒ１〜１２７９用のダミーデ
ータ０を転送する。この時点までに画像データ群は１５
３４回転送する必要があり、転送クロックを４ＭＨｚと
すると、１データ群転送に３２０μｓ（１／４ＭＨｚ×
１２８０ｂｉｔ）要し、１５３４回では４９０ｍｓも要
し現実的でない。実際には画像データの信号本数を増し
て転送時間を短時間にて終了させる方法が採られるが、
この方法でも画像データの信号本数を２０本としたとし
ても２５ｍｓ程要してしまう。すなわち、既存のドライ
バＩＣを用いて発熱抵抗体個々の通電開始時間を異なる
しめるには、ヘッド制御回路からサーマルヘッドへ転送
するデータ量が膨大となり、転送時間の長時間化、及
び、ヘッド制御回路の複雑化を招くことになる。

【０００９】

【発明が解決しようとする課題】本発明は、前述の従来
例で示したように、消費電力の低減をしつつ分割濃度ム
ラを低減する記録素子個々の通電開始時間を異ならしめ
る駆動方法を、従来のドライバＩＣにて実現しようとし
た際に生じる問題点、すなわち、データ転送量増大に伴
う転送時間の長時間化やヘッド制御回路の複雑化を鑑み
てなされたもので、階調を有する画像データを直接取り
込み、記録素子個々の通電開始時間を異なるしめる機能
を有した駆動回路及びそれを組み込んだ記録ヘッドを提
供することを目的としている。

【００１０】

【課題を解決するための手段】本発明の請求項１に係る
駆動回路は、複数の記録素子に対して記録動作の制御を
行う駆動回路であって、複数ビットで構成される階調を
有する画像データを取り込む複数ビットの並列のシフト
レジスタと、該シフトレジスタの後段に該画像データを
保持する第１のラッチ回路と、該ラッチ回路の後段にも
う一段の該ラッチ回路の後段にもう一段の第２のラッチ
回路と、該第２のラッチ回路に対してラッチ動作を指示
する１ビットのシフトレジスタと、前記第２のラッチ回
路に保持される画像データとの比較対象となる比較デー
タを取り込む複数ビットの並列のシフトレジスタと、前
記第２のラッチ回路の各々に保持される画像データと該
比較データとを比較するコンパレータとを備え、前記比
較データの前記コンパレータへの取り込みとシフト動
作、及び第２のラッチ回路へのラッチ指示を比較データ
用転送クロックに同期して実行して、前記コンパレータ
で比較し、その比較結果に基づき各々の記録素子の駆動
を制御することを特徴とする。

【００１１】また、本発明の請求項２に係る記録ヘッド
は、前記駆動回路と、前記駆動回路単位毎にブロック化
された複数の記録素子群とを備えることを特徴とする。

【００１２】

【作用】このような構成を備えることによって、階調を
有する画像データを直接駆動回路（ドライバＩＣ）に転
送する事が可能である為、データ転送量が極端に減少
し、転送時間を短縮でき、回路構成を簡素化できる。さ
らに、この画像データと比較する比較データを比較デー
タ転送用クロックに同期して転送することにより、記録
素子個々の通電開始時間をこのクロック周期分づつ異な
らしめることができ、消費電力を低減しつつ分割濃度ム
ラのない高精細な画像を得ることが可能である。

【００１３】

【実施例】図１は本発明駆動回路の一実施例を搭載した
サーマルヘッド（記録ヘッド）のブロック図である。

【００１４】図１において、破線で示した枠内が１個の
ドライバＩＣに相当する。ＳＲ１〜ＳＲ６４は８ビット
並列の画像データ用シフトレジスタ、Ｌ１Ａ〜Ｌ６４Ａ
及びＬ１Ｂ〜Ｌ６４Ｂは８ビット並列の第１・第２の画
像データラッチ回路、ＳＬ１〜ＳＬ６４は該第２の画像
データラッチ回路Ｌ１Ｂ〜Ｌ６４Ｂに対してラッチ指示
を与えるための１ビットのシフトレジスタ、ＣＤ１〜Ｃ
Ｄ６４は８ビット並列の画像比較データ用シフトレジス
タ、Ｃ１〜Ｃ６４は８ビット並列の画像データと８ビッ
ト並列の画像比較データとの大小関係を判断するコンパ
レータ、Ｇ１〜Ｇ６４はゲート回路である。Ｒ１〜Ｒ６
４はドライバＩＣのデータ出力端子反転ＤＯ１〜反転Ｄ
Ｏ６４と接続された発熱抵抗体である。

【００１５】ＲＥＳＥＴ端子は画像データ用シフトレジ
スタＳＲ１〜ＳＲ６４、第１の画像データラッチ回路Ｌ
１Ａ〜Ｌ６４Ａ、第２の画像データラッチ回路Ｌ１Ｂ〜
Ｌ６４Ｂ及びシフトレジスタＳＬ１〜ＳＬ６４の出力Ｑ
を”Ｌ”とする為の信号を入力するリセット端子、ＳＥ
Ｔcd端子は画像比較データ用シフトレジスタＣＤ１〜Ｃ
Ｄ６４の出力を”Ｈ”とする為の信号を入力するセット
端子、Ｐ．ＤＡＴＡin端子は階調を有する８ビット画像
データを並列に入力する画像入力データ端子で、前記画
像データはＣＬＫpd端子に入力される画像データ用クロ
ックに同期して各画像データ用シフトレジスタＳＲ１〜
ＳＲ６４に入力される。

【００１６】ＬＡＴＣＨ Ａ端子は画像データ用シフト
レジスタＳＲ１〜ＳＲ６４に転送された画像データを第
１の画像データラッチ回路Ｌ１Ａ〜Ｌ６４Ａにてラッチ
する指示を与える端子、Ｃ．ＤＡＴＡin端子は画像デー
タと大小関係を比較する比較対象となる比較データを入
力する比較データ入力端子で、前記比較データはＣＬＫ
cd端子に入力される比較データ用クロックに同期して画
像比較データ用シフトレジスタＣＤ１〜ＣＤ６４に入力
される。

【００１７】ＬＡＴＣＨ Ｂin端子は第１の画像データ
ラッチ回路Ｌ１Ａ〜Ｌ６４Ａに保持されている画像デー
タを第２の画像データラッチ回路Ｌ１Ｂ〜Ｌ６４Ｂへラ
ッチする為の信号入力端子で、シフトレジスタＳＬ１〜
ＳＬ６４の入力端子Ｄと接続されている。シフトレジス
タＳＬ１〜ＳＬ６４のＣＬＫ端子は前記ＣＬＫcd端子と
接続されていることより、該シフトレジスタＳＬ１〜Ｓ
Ｌ６４は比較データ用クロックに同期して動作する。
Ｃ．ＤＡＴＡout端子、ＬＡＴＣＨ Ｂout端子及びＰ．
ＤＡＴＡout端子はそれぞれ最後尾の画像比較データ用
シフトレジスタＣＤ６４、シフトレジスタＳＬ６４、画
像データ用シフトレジスタＳＲ６４の出力端子Ｑと接続
されている。ＯＥ端子はゲート回路Ｇ１〜Ｇ６４の一方
にイネーブル信号を与えるアウトイネーブル端子であ
る。

【００１８】図２は、前記６４ビットドライバＩＣを２
０個使用（ドライバＩＣ３〜１９は図示されていない）
し、解像度１５０ｄｐｉ、印字幅２１６．７ｍｍのライ
ン型サーマルヘッドを構成した模式図である。同図にお
いて、前記ドライバＩＣのＳＥＴｃｄ端子とＲＥＳＥＴ
端子の両端子はＩＣの初期動作に使用する端子であるた
め、サーマルヘッド内で結線しＲＥＳＥＴ端子として外
部接続用端子としている。また、ドライバＩＣ１のＣ．
ＤＡＴＡout端子、ＬＡＴＣＨ Ｂout端子、Ｐ．ＤＡＴ
Ａout端子は、ドライバＩＣ２のＣ．ＤＡＴＡin端子、
ＬＡＴＣＨ Ｂin端子、Ｐ．ＤＡＴ Ａin端子とそれぞ
れ結線し、ドライバＩＣ２からドライバＩＣ２０に対し
ても同様に結線している。ドライバＩＣ２０の前記out
端子については、ＬＡＴＣＨ Ｂout端子のみを外部接
続用端子として設けている。

【００１９】ここで、斯るサーマルヘッドを利用して昇
華型プリンタを構成する場合の仕様について説明する。
任意の発熱抵抗体への通電を隣接する発熱抵抗体の通電
が終了しないうちに開始する駆動方法は、一括発熱に比
べて最大消費電力を低減しつつ、分割駆動のような分割
ムラが発生しない利点があることは前述した。本実施例
では各発熱抵抗体の最大の通電時間を１０ｍｓとし、最
大消費電力を一括発熱の６２．５％とした。すなわち、
発熱抵抗体Ｒ１にて最高濃度を得た（１０ｍｓの通電）
直後に発熱抵抗体Ｒ８０１の通電が開始するように設定
することにより、ベタ印写（全ドット最高濃度）の場合
の最大消費電力の低減は（８００／１２８０）×１００
＝６２．５％となる。また、後述するように、各発熱抵
抗体の通電開始時間の遅れは比較データ用クロックに同
期することにより、該比較データ用クロックの周期は１
０ｍｓ／８００＝１２．５μｓ（８０ＫＨｚ）となり、
最高濃度を得るには８００クロック分通電することにな
る。

【００２０】図２のサーマルヘッドの動作を説明する前
に、昇華型プリンタにおける通電時間と印写濃度の関係
について言及する。昇華型プリンタの通電時間と印写濃
度の関係は、一般に、リニアでなく、低濃度及び高濃度
域では傾きが鈍く、中濃度域では急峻である。すなわ
ち、印写出力においてリニアな階調性を得るには階調毎
に対応した通電時間を与える必要がある。よって、本実
施例では図５に示すような階調数と通電パルス数のテー
ブルに従って制御を行う。すなわち、１階調目の濃度を
印写するには画像比較データ用クロックの８４クロック
分、２階調目は１１０クロック分、・・・のような通電
時間を与えることによりリニアな階調性が得られる。但
し、図５の階調と通電パルス数の関係はプリンタ庫内温
度やサーマルヘッド基板の蓄熱状態、発熱抵抗体に供給
する電力やインクシート等の記録媒体によって変化する
ことは言うまでもない。

【００２１】図３〜図４は本実施例の動作を説明するタ
イミングチャートである。これらの図において、ＣＤｎ
＿端子名、ＬｎＢ＿端子名とは発熱抵抗体Ｒｎ（１≦ｎ
≦１２８０）に対応する画像比較データ用シフトレジス
タ素子ＣＤｎ、第２の画像データラッチ回路ＬｎＢの端
子名で表される端子の信号波形を示し、Ｉｒｎとは発熱
抵抗体Ｒｎに流れる電流波形を示している。また、第１
ライン目の画像データは発熱抵抗体Ｒ１、Ｒ２での階調
が１レベル、発熱抵抗体Ｒ１２７９、Ｒ１２８０での階
調は最高濃度に当たる２５５レベルとし、第２ライン目
の画像データは発熱抵抗体Ｒ１、Ｒ２、Ｒ１２７９，Ｒ
１２８０とも１０レベルの階調としている。

【００２２】まず、第１ライン目の画像データの転送に
先立ちリセット信号をサーマルヘッドのＲＥＳＥＴ端子
に与えることにより、画像比較データ用シフトレジスタ
ＣＤ１〜ＣＤ１２８０の出力Ｑは全ビットとも”Ｈ”と
なり２５５（ＦＦＨ）を示し、画像データ用シフトレジ
スタＳＲ１〜ＳＲ１２８０、第１の画像データラッチ回
路Ｌ１Ａ〜Ｌ１２８０Ａ、第２の画像データラッチ回路
Ｌ１Ｂ〜Ｌ１２８０Ｂ、シフトレジスタＳＬ１〜ＳＬ１
２８０の出力Ｑは全ビットとも”Ｌ”となり０を示す。
この信号は本サーマルヘッドの電源投入時に一度与えれ
ば良い。

【００２３】次に、画像データを転送する。画像データ
入力用端子Ｐ．ＤＡＴＡinは前述したように８ビットの
バスを成しており、１個の発熱抵抗体に対し８ビットの
画像データを与えることが可能で、結果的に２５６階調
／画素の画像が得られる。この画像データは端子ＣＬＫ
pdに与える画像データ用クロックに同期させて入力する
ことにより、画像データ用シフトレジスタＳＲ１からＳ
Ｒ２、ＳＲ２からＳＲ３、のように８ビット並列の画像
データがシフトし、合計１２８０回のクロック入力によ
り、最初（第１番目）に転送した画像データが画像デー
タ用シフトレジスタＳＲ１２８０に、最後（第１２８０
番目）に転送した画像データが画像データ用シフトレジ
スタＳＲ１に与えられる。１ライン分の画像データ転送
量は１２８０バイトで、同転送時間は前記クロックを４
ＭＨｚとすると３２０μｓにて終了する。画像データの
転送終了後に、ラッチ信号Ａを加えることにより、前記
シフトレジスタ画像データ用シフトレジスタＳＲ１〜画
像データ用シフトレジスタＳＲ１２８０に出力されてい
る画像データは、ラッチ回路第１の画像データラッチ回
路Ｌ１Ａ〜Ｌ１２８０Ａに保持される。このラッチ動作
完了後は、次ラインの画像データを画像データ用シフト
レジスタＳＲ１〜画像データ用シフトレジスタＳＲ１２
８０へ転送することが可能である。

【００２４】次に、外部のヘッド制御回路より、比較デ
ータを端子Ｃ．ＤＡＴＡへ、端子ＣＬＫcdへ与える比較
データ用クロックに同期させて転送を行う。この比較デ
ータは入力済みの画像データと比較するためのデータで
あり、２５６階調／画素を表現しようとするならば、当
該比較データは０から２５５まで１刻みでインクリメン
トさせていく。この比較データは比較データ用８ビット
並列シフトレジスタにて受信しているので、比較データ
の流れは、前述の画像データ用シフトレジスタと同様
に、画像比較データ用シフトレジスタＣＤ１からＣＤ
２、ＣＤ２からＣＤ３、のように比較データ用クロック
に同期してシフト動作を行う。

【００２５】本動作を詳細に述べると、比較データを”
０”とし、比較データ用クロックの第１パルス目を与え
ることによって画像比較データ用シフトレジスタのＣＤ
１＿Ｑは”２５５”から”０”となり、比較データ用ク
ロックの第２パルス目によって画像比較データ用シフト
レジスタＣＤ２＿Ｑが”２５５”から”０”となるよう
なシフト動作を行う。よって、ＣＤ１２７９＿ＱとＣＤ
１２８０＿Ｑが”２５５”から”０”に変化するのは、
それぞれ比較データ用クロックの第１２７９パルス目、
第１２８０パルス目となる。前記画像比較データ用シフ
トレジスタＣＤ１〜６４の出力Ｑは、コンパレータコン
パレータＣ１〜Ｃ１２８０の入力端子Ｐに与えられる。

【００２６】次に、ラッチ信号Ｂについて説明すると、
図３に示すような第１ライン目の比較データ用クロック
の第１パルス時のみ”Ｈ”となるラッチ信号Ｂを、外部
ヘッド制御回路よりサーマルヘッドのＬＡＴＣＨ Ｂin
端子に与えることにより、シフトレジスタＳＬ１〜ＳＬ
１２８０の出力Ｑとそれぞれ接続されているラッチ回路
第２の画像データラッチ回路Ｌ１Ｂ〜Ｌ１２８０ＢのＣ
ＬＫ端子の信号は、同図に示すように比較データ用クロ
ックに同期してシフト動作を行う。すなわち、第２の画
像データラッチ回路Ｌ１Ｂ＿ＣＬＫはこのクロックの第
１パルス目で、Ｌ２Ｂ＿ＣＬＫはこのクロックの第２パ
ルス目で出力される。以後Ｌ１２８０ＣＬＫまでこのよ
うにして順次出力される。

【００２７】前記第２の画像データラッチ回路Ｌ１Ｂ〜
Ｌ１２８０ＢのＣＬＫ信号はラッチ信号Ａによって第１
の画像データラッチ回路Ｌ１Ａ〜Ｌ１２８０Ａに保持し
ている画像データを、第２の画像データラッチ回路Ｌ１
Ｂ〜Ｌ１２８０Ｂに保持させる信号である。第１ライン
目の終了時の動作を説明すると、比較データ用クロック
の第１２８０パルス目によってＬ１２８０Ａの画像デー
タをＬ１２８０Ｂにて保持する。

【００２８】本動作により、第１ライン目の画像データ
は全て第２の画像データラッチ回路Ｌ１Ｂ〜Ｌ１２８０
Ｂにて保持を完了したこととなり、画像データ用シフト
レジスタＳＲ１〜画像データ用シフトレジスタＳＲ１２
８０に転送済みの第２ライン目の画像データを、ラッチ
信号Ａにより第１の画像データラッチ回路Ｌ１Ａ〜Ｌ１
２８０Ａに保持する。さらに、比較データはこの１２８
０パルス目のクロック後、”０”に変化させ、第１ライ
ン目と同様に”０”から”２５５”へのインクリメント
させていく。また、Ｌ１２８０Ｂのクロックはサーマル
ヘッドのＬＡＴＣＨ Ｂout端子より出力されており、
本信号をＬＡＴＣＨ Ｂin端子に与えることにより、第
２ライン目の比較データ用クロックの第１パルス目に同
期して、第２の画像データラッチ回路Ｌ１Ｂ＿ＣＬＫを
アクティブとすることが可能である。

【００２９】図４は発熱抵抗体への通電動作を説明する
タイミングチャートで、時間帯は図３と同様で第１ライ
ン目、及び、第２ライン目の始めの部分である。同図に
おいてＬ１Ｂ＿Ｑ〜Ｌ１２８０Ｂ＿Ｑは、図３のＬ１Ｂ
＿ＣＬＫ〜Ｌ１２８０Ｂ＿ＣＬＫによってラッチされた
画像データを表す。前記第２の画像データラッチ回路Ｌ
１Ｂ〜Ｌ１２８０Ｂの出力ＱはコンパレータＣ１〜Ｃ１
２８０の入力端子Ｑに接続されている。このコンパレー
タのもう一方の入力端子Ｑには、前述したように画像比
較データ用シフトレジスタＣＤ１〜ＣＤ１２８０の出力
端子Ｑからの画像比較データが与えられており、当該コ
ンパレータはＱ＞Ｐの場合、すなわち、画像データが比
較データより大きい場合に出力端子Ｏが”Ｈ”となる。
この出力端子Ｏが”Ｈ”であり、且つ、ドライバＩＣの
アウトプットイネーブル端子ＯＥにも”Ｈ”が与えられ
ている時、対応する通電制御回路ＤＲｎがＯＮ状態とな
り、発熱抵抗体への通電が行われる。

【００３０】発熱抵抗体Ｒ１を例にとれば、第１ライン
目の比較データ用クロックの第１パルス目により、比較
データはＣＤ１の出力Ｑより”０”が、画像データは第
２の画像データラッチ回路Ｌ１Ｂの出力Ｑより”１”が
与えられ、画像データが比較データより大きいため、Ｉ
ｒ１に示すように通電が開始する。また、比較データ用
クロックの第８５パルス目により、比較データは”１”
となり、画像データと等しくなり発熱抵抗体Ｒ１への通
電が終了する。第２ライン目も同様に、比較データ用ク
ロックの第１パルス目により、比較データに”０”が、
画像データに”１０”が与えられ、発熱抵抗体Ｒ１への
通電が開始される。

【００３１】以上、説明したように本ドライバＩＣを使
うことによって、ライン型サーマルヘッド上の並列に設
けられた複数の発熱抵抗体への通電開始時間を、端に位
置する抵抗体からもう一方の端に位置する抵抗体へと抵
抗体個々に通電開始時間を遅らすことが可能である。

【００３２】なお、本発明の駆動回路は、前記実施例で
は記録素子として発熱抵抗体を用いたが、これに限定さ
れず、階調のある画像データを通電時間の制御により記
録することのできる記録素子に適用可能である。

【００３３】

【発明の効果】本発明によれば、画素当り複数ビットで
構成される階調のある画像データを保持し、外部より転
送される画像比較データをシフト動作させる機能を有し
ている為、画像データの転送時間を短く、記録素子を制
御する回路の負担を低減することが可能で、さらに、駆
動回路に接続される複数の記録素子の通電開始時間を個
々に遅らすことが出来ることによって、最大消費電力を
低減しつつ、分割濃度ムラのない画像を得ることが可能
となる。

【図面の簡単な説明】

【図１】本発明の駆動回路の一実施例を搭載したサーマ
ルヘッドのブロック図である。

【図２】図１の駆動回路を本発明の記録ヘッドの一例で
あるサーマルヘッドへ搭載した際の模式図である。

【図３】図１の駆動回路の１ライン分の通電開始時にお
ける動作を示すタイミングチャートである。

【図４】図１の駆動回路の１ライン分の通電終了時にお
ける動作を示すタイミングチャートである。

【図５】昇華型プリンタにおける階調数と通電パルス数
との関係を示す表図である。

【図６】従来の駆動回路（ドライバＩＣ）を搭載したサ
ーマルヘッドの模式図である。

【図７】従来のサーマルヘッド駆動方法を説明するため
のタイミングチャートである。

【図８】同じく従来のサーマルヘッド駆動方法を説明す
るためのタイミングチャートである。

【図９】従来の駆動回路（ドライバＩＣ）を使用して発
熱抵抗体個々の通電開始時間を異ならしめる場合のタイ
ミングチャートである。

【符号の説明】

Ｃ１〜６４：コンパレータ ＣＤ１〜６４：画像比較データ用シフトレジスタ Ｌ１Ａ〜６４Ａ：第１の画像データラッチ回路 Ｌ１Ｂ〜６４Ｂ：第２の画像データラッチ回路 Ｒ１〜１２８０：発熱抵抗体 ＳＬ１〜６４：１ビットのシフトレジスタ ＳＲ１〜６４：画像データ用シフトレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬▲渕▼ 宏司 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の記録素子に対して記録動作の制御
   を行う駆動回路であって、複数ビットで構成される階調
   を有する画像データを取り込む複数ビットの並列のシフ
   トレジスタと、該シフトレジスタの後段に該画像データ
   を保持する第１のラッチ回路と、該ラッチ回路の後段に
   もう一段の第２のラッチ回路と、該第２のラッチ回路に
   対してラッチ動作を指示する１ビットのシフトレジスタ
   と、 前記第２のラッチ回路に保持される画像データとの比較
   対象となる比較データを取り込む複数ビットの並列のシ
   フトレジスタと、 前記第２のラッチ回路の各々に保持される画像データと
   該比較データとを比較するコンパレータとを備え、 前記比較データの前記コンパレータへの取り込みとシフ
   ト動作、及び第２のラッチ回路へのラッチ指示を比較デ
   ータ用転送クロックに同期して実行して、前記コンパレ
   ータで比較し、その比較結果に基づき各々の記録素子の
   駆動を制御することを特徴とする記録素子の駆動回路。
2. 【請求項２】 請求項１記載の駆動回路と、 前記駆動回路単位毎にブロック化された複数の記録素子
   群とを備える記録ヘッド。