JPH085209B2 - サ−マルヘツドの保護回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、サーマル式プリンタ，ファクシミリ装置等
のようにサーマルヘッドを有する機器に使用されるサー
マルヘッドの保護回路に関する。

［従来の技術］ サーマル式プリンタやファクシミリ装置に使用される
サーマルヘッドは、発熱素子としての抵抗体に電流パル
スを印加して発熱させ、感熱紙を発色させたりフィルム
上のインクを転写することにより印字データを印字する
ものであるが、このサーマルヘッドは抵抗体に印加され
る電流パルスのパルス幅が異常に長くなると抵抗体が焼
損して使用できなくなる。ところが、サーマル式プリン
タやファクシミリ装置等のシステムは通常マイクロコン
ピュータによって駆動制御されており、ノイズなどによ
る誤動作や回路故障により抵抗体への通電パルス幅が制
御不能になってサーマルヘッドが破壊されるおそれがあ
った。

このため、サーマルヘッドには従来からパルス幅異常
に対してサーマルヘッドを保護するための保護回路が設
けられている。第３図は従来のこの種の保護回路を示す
図であって、図中１はサーマルヘッド,2はシステムのマ
イクロプロセッサ（以下MPUと略称する）である。サー
マルヘッド１は８つのブロックに分割された抵抗体と、
各ブロック毎に抵抗体を発熱させて印字データに対応す
る印字を行なわせるヘッドドライバとからなり、ヘッド
ドライバはシフトレジスタ，ラッチ回路およびドライバ
トランジスタから構成される。そして、マイクロプロセ
ッサ２からデータ信号Ｄおよびクロック信号Ｃとしてシ
リアル転送された１ライン分の印字データをシフトレジ
スタでパラレル変換し、ラッチ信号Ｌでラッチ回路にラ
ッチする。この状態で、各ブロックに対応するイネーブ
ル信号EN1〜EN8がアクティブされるとドライバトランジ
スタがオンし、ブロック毎に抵抗体が通電・発熱されて
ラッチ回路にラッチされていた印字データが印字され
る。

上記イネーブル信号EN1〜EN8はそれぞれワンショット
マルチバイブレータ（以下ワンショット回路と称する）
３と論理積ゲート４とからなる保護回路を介してサーマ
ルヘッド１に印加される。上記ワンショット回路３はMP
U2からの該当パルス信号P1〜P8がアクティブになるとき
トリガされ一定時間幅QWのパルス信号Q1〜Q8を出力する
ものであり、この一定時間幅QWはMPU2からのパルス信号
P1〜P8のパルス幅PWよりも長く、サーマルヘッド１の抵
抗体が焼損に至る時間よりも短く選定されている。そし
て、これらワンショット回路３からのパルス信号Q1〜Q8
とMPU2からのパルス信号P1〜P8との各論理積出力がイネ
ーブル信号EN1〜EN8となる。

第４図はこの従来回路の信号タイミング図であって、
MPU2からのパルス信号P1〜P8はP1が非アクティブになる
とP2がアクティブになる、という具合に順次出力され、
ワンショット回路３からのパルス信号Q1〜Q8は、パルス
信号P1〜P8の各立上がりに同期してアクティブとなり、
一定時間幅QWを経過して非アクティブとなる。したがっ
て、第４図中破線で示す如くMPU2の回路異常等により例
えばパルス信号P1がアクティブのまま連続しても、ワン
ショット回路３からのパルス信号Q1のパルス幅QWに制限
されるので、抵抗体が焼損から保護される。

［発明が解決しようとする問題点］ しかるに、上述した従来のサーマルヘッドの保護回路
においては、各ブロック毎にワンショット回路３などの
ようなタイマ機能を有する回路を必要としており、多数
のブロックを有するサーマルヘッド１を使用したシステ
ムでは装置の大型化，複雑化，高価格化等の不具合を招
いていた。また、ワンショット回路３の場合は各回路毎
に抵抗ＲとコンデンサＣとを必要とするのでLSI（大規
模集積回路）化に不向きであった。

そこで本発明は、多数のブロックを使用したサーマル
ヘッドに対しても簡単かつ安価な構成で発熱体焼損の保
護をはかり得、小型化が可能でLSI化に適したサーマル
ヘッドの保護回路を提供することを目的とする。

［問題点を解決するための手段］ 本発明は、複数の発熱素子を少なくとも２以上のブロ
ックに分割し、ブロック毎にタイミングをずらして一定
パルス幅のイネーブル信号を順に印加して各ブロックの
各発熱素子を発熱させることにより、１ライン分の印字
データを印字するサーマルヘッドの保護回路において、
イネーブル信号のパルス幅を周期するタイミングパルス
信号を発生するプロセッサと、サーマルヘッドの各ブロ
ックに対応する少なくとも２以上の出力端子を有し、タ
イミングパルス信号のパルス入力に応動して各出力端子
からの出力信号を順にアクティブにする１つのシフトレ
ジスタと、タイミングパルス信号のパルス入力によりト
リガされイネーブル信号のパルス幅よりは長く発熱素子
が焼損に至る時間よりは短い時間を計時してその間出力
信号をアクティブにする１つのタイマ回路と、シフトレ
ジスタの各出力端子に対してそれぞれ設けられその出力
端子からの出力信号とタイマ回路からの出力信号との論
理積出力をその出力端子に対応するブロックへのイネー
ブル信号としてサーマルヘッドに印加する少なくとも２
以上の論理積ゲートとを備えたものである。

［作用］ このような構成のサーマルヘッドの保護回路であれ
ば、プロセッサから発生されるタイミングパルス信号の
パルス入力に応動して、シフトレジスタの各出力端子か
らの出力信号が順にアクティブになると共に、タイマ回
路からの出力信号がアクティブになる。シフトレジスタ
の各出力端子からの出力信号は、それぞれ対応する論理
積ゲートに入力され、前記タイマ回路からの出力信号と
の論理積が演算される。そして、各論理積ゲートの論理
積出力信号は、サーマルヘッドの各発熱素子を分割した
各ブロックのイネーブル信号としてそれぞれサーマルヘ
ッドに印加され、印字が行われる。ここで、タイマ回路
からの出力信号がアクティブになる時間は、イネーブル
信号のパルス幅よりは長く発熱素子が焼損に至る時間よ
りは短い時間に制限されている。

したがって、プロセッサの異常によりタイミングパル
ス信号がアクティブのまま連続し、これによってシフト
レジスタの１出力端子からの出力信号がアクティブのま
ま連続しても、タイマ回路からの出力信号は発熱素子が
焼損に至る時間よりは短い時間でアトティブでなくなる
ので、そのシフトレジスタの１出力端子に対応するブロ
ックへのイネーブル信号はタイマ回路からの出力信号に
同期してアクティブでなくなる。すなわち、従来と同機
能のサーマルヘッドの保護回路が、１つのシフトレジス
タと、１つのタイマ回路と、サーマルヘッドのブロック
数に対応する数の論理積ゲートとで構成される。

［実施例］ 以下、本発明の実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例を示す回路図であって、本
実施例のサーマルヘッド11は従来のものと全く同一のも
のであり、ここでの説明は省略する。MPU12は１ライン
分の印字データをデータ信号Ｄおよびクロック信号Ｃに
よりシリアル送出するデータ送出回路，ラッチ信号Ｌを
出力するラッチ発生回路のほかに、同期パルス信号Ｓを
発生させる同期パルス発生回路，タイミングパルス信号
Ｔを発生させるタイミングパルス発生回路等が内蔵され
ている。上記同期パルス信号は前記データ信号の立下が
りに同期してアクティブとなる信号であって、シフトレ
ジスタ13の入力端子SIに印加される。タイミングパルス
信号Ｔは前記サーマルヘッド１の各ブロック毎に印加さ
れるイネーブル信号EN1〜EN8のパルス幅を周期とするパ
ルス信号であって、前記シフトレジスタ13のクロック端
子CKに印加されると同時に、ワンショット回路14のトリ
ガ端子Ｂに印加される。

シフトレジスタ13はタイミングパルス信号Ｔをクロッ
クとして入力端子SIに印加されるアクティブなビットを
順次シフトさせることにより、前記サーマルヘッド１の
各ブロックに対応する出力端子QA〜QHの出力を順次アク
ティブするものであり、この出力端子QA〜QHの出力がア
クティブとなることによりサーマルヘッド１の対応する
ブロックが選択されたことになる。また、ワンショット
回路14は前記タイミングパルス信号Ｔの立上がりによっ
てトリガされ、このタイミングパルス信号Ｔよりは長く
抵抗体が焼損する時間よりは短い時間を計時してその間
出力端子Ｑの出力をアクティブするものである。そし
て、論理積ゲート群15により前記シフトレジスタ13にお
ける各出力端子QA〜QHの出力とワンショット回路14にお
ける出力端子Ｑの出力との論理積がそれぞれとられ、各
論理積出力がイネーブル信号EN1〜EN8としてサーマルヘ
ッド11の各ブロック毎に印加されて、サーマルヘッド11
による印字が行なわれるものとなっている。

第２図は本実施例の保護回路における信号タイミング
図である。時点t0において、MPU12からサーマルヘッド1
1に１ライン分の印字データをデータ信号Ｄおよびクロ
ック信号Ｃとしてシリアル転送し終えると、MPU12から
シフトレジスタ13への同期信号Ｓがアクティブとなる。
なお、サーマルヘッド11に転送された印字データはサー
マルヘッド11内のシフトレジスタによりパラレル変換さ
れ、ラッチ信号Ｌにしたがってラッチ回路にラッチされ
る。

この状態で、時点t1にて各ブロック毎の通電時間PWを
周期とするタイミングパルス信号Ｔがシフトレジスタ13
のクロック端子CKおよびワンショット回路14のトリガ端
子Ｂに印加されると、シフトレジスタ13の出力端子QAが
アクティブとなり、同時にワンショット回路14がトリガ
されて出力端子Ｑがアクティブとなる。したがって、両
者の論理積出力であるところの第１ブロックを駆動する
イネーブル信号EN1がアクティブとなってこのブロック
に対応する印字データが印字される。しかる後、時点t2
においてタイミングパルス信号Ｔの次のパルスが立上が
ると、シフトレジスタ13でシフトが行なわれて出力端子
QAが非アクティブとなり、出力端子QBがアクティブとな
る。一方、ワンショット回路14の出力Ｑはワンショット
回路14の計時時間QWがタイミングパルス信号Ｔの周期PW
よりも長いのでアクティブのままトリガされ、再度計時
を開始する。したがって、イネーブル信号EN1は時点t2
にて非アクティブとなり、代ってシフトレジスタ13にお
ける出力端子QBの出力とワンショット回路14における出
力端子Ｑの出力との論理積出力であるイネーブル信号EN
2がアクティブとなり、第２ブロックの抵抗体が発熱す
る。

以下、同様にしてイネーブル信号EN3,EN4…が順次ア
クティブとなり、サーマルヘッド11の対応ブロック毎に
発熱体が発熱されて印字が行なわれる。

さて、今時点t3においてマイクロプロセッサ12のシス
テム異常等によりタイミングパルス信号Ｔが異常とな
り、時点t4にて非アクティブとなるところをアクティブ
状態が連続したとすると、シフトレジスタ13にてシフト
が行なわれないために出力端子QFがアクティブ状態を連
続する。これに対し、ワンショット回路14では時点t3に
てタイムアップ前にトリガされて出力端子Ｑのアクティ
ブを保持し、計時時間QWが経過すると出力端子Ｑが非ア
クティブとなる。したがって、イネーブル信号EN6は時
点t3にてアクティブとなり時点t4にて非アクティブとな
るので、このイネーブル信号EN6に対応する第６ブロッ
クの抵抗体が焼損するおそれはない。

その後、時点t6においてタイミングパルス信号Ｔが正
常に復帰すると、シフトレジスタ13でシフトが行なわ
れ、かつワンショット回路14がトリガされてイネーブル
信号EN7がアクティブとなる。

このように本実施例においては、サーマルヘッド11に
おける各ブロックの通電時間PWを周期とするタイミング
パルス信号Ｔを発生し、このパルス信号をシフトレジス
タ13のクロック信号とするとともに、上記通電時間PWよ
りも長く抵抗体が焼損に至る時間よりも短い一定時間を
計時するワンショット回路14のトリガ信号とし、シフト
レジスタ13のアクティブ出力がクロック信号に同期して
順次トリガされることによりサーマルヘッド11の各ブロ
ックを順次選択し、この選択出力と前記ワンショット回
路14の計時出力との論理積出力を該当ブロックのイネー
ブル信号EN1〜EN8としている。したがって、タイミング
パルス信号Ｔが正常時にはこのパルス信号Ｔの周期PWで
イネーブル信号EN1〜EN8のアクティブ状態が制限され、
タイミングパルス信号Ｔがアクティブ状態を連続した場
合にはワンショット回路14の計時時間QWによってイネー
ブル信号EN1〜EN8のアクティブ状態が制限される。その
結果、イネーブル信号EN1〜EN8がワンショット回路14の
計時時間QWよりも長くアクティブ状態を継続することが
ないので、サーマルヘッド11の各ブロックに対応する抵
抗体を焼損から保護でき、サーマルヘッド11の保守性を
高め得る。

かくして、本実施例によれば、１つのシフトレジスタ
13と、１つのワンショット回路14と、サーマルヘッド11
のブロック数（この場合は８）に対応する数の論理積ゲ
ート15とを組合わせた簡単な構成でサーマルヘッド11の
燃焼保護を確実に行なうことができるので、従来に比べ
て回路の大幅な簡略化，小型化および低コスト化をはか
り得る。また、アナログ要素のワンショット回路14が一
つですむのでLSI化が可能である上、この回路自体も高
精度なものは必要としないので、安価に実現できる。ま
た、MPU12は、各ブロックのイネーブル信号EN1〜EN8の
代りに、該イネーブル信号のパルス幅を周期とするタイ
ミングパルス信号Ｔを１出力端子から出力すればよいの
で、MPU12を制御するプログラム構成も簡略化できる。

なお、本発明は前記実施例に限定されるものではな
い。例えば、前記実施例では８ブロックに分割されたサ
ーマルヘッドに適用した場合を示したが、いかなるブロ
ック数に分割されたサーマルヘッドに対してもシフトレ
ジスタの出力端子数と論理積ゲート数が変化するだけで
容易に対応でき、回路の複雑化，大型化等を招くことは
ない。また前記実施例ではサーマルヘッドの複数ブロッ
クを順次１ブロックずつ駆動する場合を示したが、同時
に複数のブロックが駆動するサーマルヘッドに対しても
シフトレジスタの構成を変更するだけで適用でき、何等
問題はない。さらに、本実施例では計時機能を有する回
路としてワンショット回路を用いたが、他の計時機能を
有する回路を用いても同様な効果を奏するのは言うまで
もない。このほか、本発明の要旨を逸脱しない範囲で種
々変形実施可能であるのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、サーマルヘッ
ドを構成する多数の発熱素子を分割するブロック数に拘
らず、プロセッサは発熱素子を焼損から保護する回路
を、１つのシフトレジスタと、１つのタイマ回路と、ブ
ロック数に対応する数の論理積ゲートとによって構成で
きるので、構成の簡単化及び低価格化をはかり得る。ま
た、小型化が可能でありLSI化が適している。しかも、
プロセッサは、各ブロックのイネーブル信号の代りに、
該イネーブル信号のパルス幅を周期とするタイミングパ
ルス信号を１出力端子から出力すればよいので、プロセ
ッサを制御するプログラム構成も簡略化できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
は同実施例の信号タイミング図、第３図は従来例の構成
を示す回路図、第４図は従来例の信号タイミング図であ
る。 11……サーマルヘッド、12……MPU、13……シフトレジ
スタ、14……ワンショット回路、15……論理積ゲート
群。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の発熱素子を少なくとも２以上のブロ
   ックに分割し、ブロック毎にタイミングをずらして一定
   パルス幅のイネーブル信号を順に印加して各ブロックの
   各発熱素子を発熱させることにより、１ライン分の印字
   データを印字するサーマルヘッドの保護回路において、 前記イネーブル信号のパルス幅を周期とするタイミング
   パルス信号を発生するプロセッサと、前記サーマルヘッ
   ドの各ブロックに対応する少なくとも２以上の出力端子
   を有し、前記タイミングパルス信号のパルス入力に応動
   して前記各出力端子からの出力信号を順にアクティブに
   する１つのシフトレジスタと、前記タイミングパルス信
   号のパルス入力によりトリガされ前記イネーブル信号の
   パルス幅よりは長く前記発熱素子が焼損に至る時間より
   は短い時間を計時してその間出力信号をアクティブにす
   る１つのタイマ回路と、前記シフトレジスタの各出力端
   子に対してそれぞれ設けられその出力端子からの出力信
   号と前記タイマ回路からの出力信号との論理積出力をそ
   の出力端子に対応する前記ブロックへのイネーブル信号
   として前記サーマルヘッドに印加する少なくとも２以上
   の論理積ゲートとを具備したことを特徴とするサーマル
   ヘッドの保護回路。