JPH0855844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0855844A JPH0855844A JP18824394A JP18824394A JPH0855844A JP H0855844 A JPH0855844 A JP H0855844A JP 18824394 A JP18824394 A JP 18824394A JP 18824394 A JP18824394 A JP 18824394A JP H0855844 A JPH0855844 A JP H0855844A
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Abstract
(57)【要約】
【目的】 ポリバッファド LOCOS方法の改良に関し、素
子の性能及び信頼性の劣化を防止する。 【構成】 半導体基板１上にパッド酸化膜２を形成し、
その上に半導体薄膜層３を形成し、その上に能動領域と
なる領域４の上部を覆う耐酸化膜パターン5Pを形成し、
該耐酸化膜パターン5Pをマスクにし熱酸化により該耐酸
化膜パターン5Pに覆われない領域に該半導体薄膜層３及
び該半導体基板１の一部が酸化してなるフィールド酸化
膜６を形成し、該耐酸化膜パターン5Pを除去しその下部
の半導体薄膜層３を露出させ、該半導体薄膜層３及び該
フィールド酸化膜６上に導電体層７を形成し、該導電体
層７とその下部の半導体薄膜層３をパターニングし、該
能動領域となる領域４上を覆いゲート酸化膜となるパッ
ド酸化膜２上に該半導体薄膜層３と該導電体層７とが積
層されたゲート電極８を形成する工程を有する。
子の性能及び信頼性の劣化を防止する。 【構成】 半導体基板１上にパッド酸化膜２を形成し、
その上に半導体薄膜層３を形成し、その上に能動領域と
なる領域４の上部を覆う耐酸化膜パターン5Pを形成し、
該耐酸化膜パターン5Pをマスクにし熱酸化により該耐酸
化膜パターン5Pに覆われない領域に該半導体薄膜層３及
び該半導体基板１の一部が酸化してなるフィールド酸化
膜６を形成し、該耐酸化膜パターン5Pを除去しその下部
の半導体薄膜層３を露出させ、該半導体薄膜層３及び該
フィールド酸化膜６上に導電体層７を形成し、該導電体
層７とその下部の半導体薄膜層３をパターニングし、該
能動領域となる領域４上を覆いゲート酸化膜となるパッ
ド酸化膜２上に該半導体薄膜層３と該導電体層７とが積
層されたゲート電極８を形成する工程を有する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特に素子間分離用のフィールド酸化膜を選択酸化により
形成する際に用いられるポリバッファドＬＯＣＯＳ方法
の改良に関する。
特に素子間分離用のフィールド酸化膜を選択酸化により
形成する際に用いられるポリバッファドＬＯＣＯＳ方法
の改良に関する。
【０００２】近年、情報処理社会の発展に伴い、コンピ
ュータや通信機器の更なる性能及び信頼性の向上が必要
とされている。一方それらの機器の大規模・多機能化に
よって搭載されるＬＳＩ等の半導体装置は極度に高密度
・高集積化されてきており、半導体部門においては上記
半導体装置における高性能・高信頼性の確保が重要な課
題となっている。
ュータや通信機器の更なる性能及び信頼性の向上が必要
とされている。一方それらの機器の大規模・多機能化に
よって搭載されるＬＳＩ等の半導体装置は極度に高密度
・高集積化されてきており、半導体部門においては上記
半導体装置における高性能・高信頼性の確保が重要な課
題となっている。
【０００３】上記ＬＳＩ等において、高密度・高集積化
を向上させるためには、素子領域面積及び素子間分離領
域幅の縮小が必要であり、それを達成するための素子間
分離用絶縁膜の形成技術としてポリバッファドＬＯＣＯ
Ｓという選択酸化による方法が提供されている。しか
し、従来のポリバッファドＬＯＣＯＳを用いて形成した
ＭＯＳ型半導体装置においては、素子の性能や信頼性が
劣化するという問題が生じており、改良が望まれてい
る。
を向上させるためには、素子領域面積及び素子間分離領
域幅の縮小が必要であり、それを達成するための素子間
分離用絶縁膜の形成技術としてポリバッファドＬＯＣＯ
Ｓという選択酸化による方法が提供されている。しか
し、従来のポリバッファドＬＯＣＯＳを用いて形成した
ＭＯＳ型半導体装置においては、素子の性能や信頼性が
劣化するという問題が生じており、改良が望まれてい
る。
【０００４】
【従来の技術】高密度・高集積化されるＬＳＩ等におい
ては、前記のように素子領域の面積及び素子間分離領域
の幅を極度に縮小させる必要があるが、従来から一般に
用いられていたＬＯＣＯＳ法と呼ばれる選択酸化手段に
よると、素子間分離用酸化膜（フィールド酸化膜）の端
部にバーズビークが長く延びて形成されるために素子領
域の大きさ及びフィールド酸化膜幅の縮小が妨げられる
という問題が生ずる。これは通常のＬＯＣＯＳ法では、
半導体基板とその素子形成領域上に選択酸化のマスクと
して形成される耐酸化膜との間に介在せしめられるスト
レス緩和用のパッド酸化膜の厚さが厚いために、そこを
拡散する酸素によってバーズビークの伸びが促進される
ことによるものである。そこで、バーズビークを縮小
し、素子のより一層の高密度・高集積化を可能にするた
めにはパッド酸化膜の膜厚を縮小することが必要にな
る。
ては、前記のように素子領域の面積及び素子間分離領域
の幅を極度に縮小させる必要があるが、従来から一般に
用いられていたＬＯＣＯＳ法と呼ばれる選択酸化手段に
よると、素子間分離用酸化膜（フィールド酸化膜）の端
部にバーズビークが長く延びて形成されるために素子領
域の大きさ及びフィールド酸化膜幅の縮小が妨げられる
という問題が生ずる。これは通常のＬＯＣＯＳ法では、
半導体基板とその素子形成領域上に選択酸化のマスクと
して形成される耐酸化膜との間に介在せしめられるスト
レス緩和用のパッド酸化膜の厚さが厚いために、そこを
拡散する酸素によってバーズビークの伸びが促進される
ことによるものである。そこで、バーズビークを縮小
し、素子のより一層の高密度・高集積化を可能にするた
めにはパッド酸化膜の膜厚を縮小することが必要にな
る。
【０００５】しかし、上記方法においてパッド酸化膜の
膜厚を薄くした場合には、パッド酸化膜上に形成した耐
酸化膜を、素子形成領域上を選択的に覆う形状にドライ
エッチング手段でパターニングする際、耐酸化膜とパッ
ド酸化膜との間に大きなエッチングの選択比がとれない
ために、耐酸化膜パターンの周囲のパッド酸化膜もエッ
チング除去されて半導体基板面にダメージが及ぼされと
いう問題や、またパッド酸化膜の膜厚の減少に伴ってス
トレス緩和効果も減少して、耐酸化膜パターンから及ぼ
されるストレスによって素子形成領域がダメージを受け
るという問題が生じて、半導体装置の性能や信頼性が劣
化する。
膜厚を薄くした場合には、パッド酸化膜上に形成した耐
酸化膜を、素子形成領域上を選択的に覆う形状にドライ
エッチング手段でパターニングする際、耐酸化膜とパッ
ド酸化膜との間に大きなエッチングの選択比がとれない
ために、耐酸化膜パターンの周囲のパッド酸化膜もエッ
チング除去されて半導体基板面にダメージが及ぼされと
いう問題や、またパッド酸化膜の膜厚の減少に伴ってス
トレス緩和効果も減少して、耐酸化膜パターンから及ぼ
されるストレスによって素子形成領域がダメージを受け
るという問題が生じて、半導体装置の性能や信頼性が劣
化する。
【０００６】そこで、上記ダメージを防止する方法とし
て提供されたのが、ポリバッファドＬＯＣＯＳと称する
選択酸化の方法である。この方法は、パッド酸化膜と耐
酸化膜との間に、前記耐酸化膜のパターニングに際して
のエッチングのストッパとなり、且つ耐酸化膜パターン
と半導体基板間のストレスの緩和にも寄与するポリシリ
コン薄膜を介在させることによって、パッド酸化膜を極
度に薄くすることを可能にし、それによって耐酸化膜パ
ターンの下部にパッド酸化膜に沿って横に延びるバーズ
ビークの縮小を達成した方法である。
て提供されたのが、ポリバッファドＬＯＣＯＳと称する
選択酸化の方法である。この方法は、パッド酸化膜と耐
酸化膜との間に、前記耐酸化膜のパターニングに際して
のエッチングのストッパとなり、且つ耐酸化膜パターン
と半導体基板間のストレスの緩和にも寄与するポリシリ
コン薄膜を介在させることによって、パッド酸化膜を極
度に薄くすることを可能にし、それによって耐酸化膜パ
ターンの下部にパッド酸化膜に沿って横に延びるバーズ
ビークの縮小を達成した方法である。
【０００７】そして、従来のポリバッファドＬＯＣＯＳ
法を用いて素子間分離用のフィールド酸化膜の形成がな
されるＭＯＳ型半導体装置は、以下に図６の工程断面図
を参照して述べる方法により製造されていた。
法を用いて素子間分離用のフィールド酸化膜の形成がな
されるＭＯＳ型半導体装置は、以下に図６の工程断面図
を参照して述べる方法により製造されていた。
【０００８】図６(a) 参照 即ち、シリコン(Si)基板51上に熱酸化手段により厚さ30
Å程度のパッド酸化膜52を形成し、次いでＣＶＤ法で厚
さ 100Å程度のポリSiバッファ層53を形成し、次いでＣ
ＶＤ法により厚さ1100Å程度の窒化シリコン(Si3N4) 耐
酸化膜を形成し、次いでこのSi3N4 耐酸化膜をフォトリ
ソグラフィ及び例えば(CF4+CHF3)ガスによるドライエッ
チング手段を用い、能動領域となる素子形成領域54上を
選択的に覆う形状にパターニングする。図中の、55はSi
3N4 耐酸化膜パターンを示す。
Å程度のパッド酸化膜52を形成し、次いでＣＶＤ法で厚
さ 100Å程度のポリSiバッファ層53を形成し、次いでＣ
ＶＤ法により厚さ1100Å程度の窒化シリコン(Si3N4) 耐
酸化膜を形成し、次いでこのSi3N4 耐酸化膜をフォトリ
ソグラフィ及び例えば(CF4+CHF3)ガスによるドライエッ
チング手段を用い、能動領域となる素子形成領域54上を
選択的に覆う形状にパターニングする。図中の、55はSi
3N4 耐酸化膜パターンを示す。
【０００９】なお、上記Si3N4 膜パターニングのエッチ
ングにおいて、Si3N4 膜下部のポリSiバッファ層53は十
分なエッチングの選択性を有し、エッチング除去される
ことはない。
ングにおいて、Si3N4 膜下部のポリSiバッファ層53は十
分なエッチングの選択性を有し、エッチング除去される
ことはない。
【００１０】図６(b) 参照 次いで、上記Si3N4 耐酸化膜パターン55をマスクにし、
ウェット酸素雰囲気中で熱酸化を行い、Si3N4 耐酸化膜
パターン55に覆われた素子形成領域54を除くSi基板51面
に素子間を分離するフィールド酸化膜56を形成する。
ウェット酸素雰囲気中で熱酸化を行い、Si3N4 耐酸化膜
パターン55に覆われた素子形成領域54を除くSi基板51面
に素子間を分離するフィールド酸化膜56を形成する。
【００１１】図６(c) 参照 次いで、燐酸ボイル処理によりSi3N4 耐酸化膜パターン
55を除去し、その下部に残留しているポリSiバッファ層
53とフィールド酸化膜56の端部を表出させる。
55を除去し、その下部に残留しているポリSiバッファ層
53とフィールド酸化膜56の端部を表出させる。
【００１２】図６(d) 参照 次いで、弗硝酸系の液によるウェットエッチング手段に
よりポリSiバッファ層53を除去し、次いで弗酸系の液に
よるウェットエッチング手段によりその下部のパッド酸
化膜52を除去して、素子形成領域54のSi基板51面を表出
させる。
よりポリSiバッファ層53を除去し、次いで弗酸系の液に
よるウェットエッチング手段によりその下部のパッド酸
化膜52を除去して、素子形成領域54のSi基板51面を表出
させる。
【００１３】図６(d) 参照 次いで、熱酸化手段により素子形成領域54の表面に厚さ
50Å程度のゲート酸化膜57を形成し、次いでこの基板上
に上にＣＶＤ手段により厚さ1500Å程度のポリSi層を形
成し、該ポリSi層に不純物を導入して導電性を付与した
後、塩素系等のガスによるドライエッチング手段により
パターニングを行い、素子形成領域54上にゲート酸化膜
57を介してポリSiゲート電極58を形成する方法であっ
た。
50Å程度のゲート酸化膜57を形成し、次いでこの基板上
に上にＣＶＤ手段により厚さ1500Å程度のポリSi層を形
成し、該ポリSi層に不純物を導入して導電性を付与した
後、塩素系等のガスによるドライエッチング手段により
パターニングを行い、素子形成領域54上にゲート酸化膜
57を介してポリSiゲート電極58を形成する方法であっ
た。
【００１４】
【発明が解決しようとする課題】しかし、上記従来の方
法では、図６(c) で述べたポリSiバッファ層53及びその
下部のパッド酸化膜52の除去の工程において、基板面内
のエッチング速度のばらつきをカバーするために、前記
弗硝酸系及び弗酸系の液によるウェットエッチングは所
定のオーバエッチングを加えた条件によって行われるた
めに、図(d) に示されるように、フィールド酸化膜56も
エッチングされてその表面が後退し、素子形成領域54の
周縁部にSi面が表出した段差部51S が形成される。そし
てこの段差部51S に上面の(100) 面以外の面方位を有す
るSi面が表出されてその部分での界面準位が増大する。
また、上記のようにこの段差部51S に表出するSi面の面
方位が(100) 面と異なることにより熱酸化における酸化
レートが該段差面で遅くなり、図６(e) に示されるよう
に、この段差部51S 上のゲート酸化膜57の膜厚が極端に
薄くなる。57S は薄くなったゲート酸化膜を示す。
法では、図６(c) で述べたポリSiバッファ層53及びその
下部のパッド酸化膜52の除去の工程において、基板面内
のエッチング速度のばらつきをカバーするために、前記
弗硝酸系及び弗酸系の液によるウェットエッチングは所
定のオーバエッチングを加えた条件によって行われるた
めに、図(d) に示されるように、フィールド酸化膜56も
エッチングされてその表面が後退し、素子形成領域54の
周縁部にSi面が表出した段差部51S が形成される。そし
てこの段差部51S に上面の(100) 面以外の面方位を有す
るSi面が表出されてその部分での界面準位が増大する。
また、上記のようにこの段差部51S に表出するSi面の面
方位が(100) 面と異なることにより熱酸化における酸化
レートが該段差面で遅くなり、図６(e) に示されるよう
に、この段差部51S 上のゲート酸化膜57の膜厚が極端に
薄くなる。57S は薄くなったゲート酸化膜を示す。
【００１５】そのため、上記従来のポリバッファドＬＯ
ＣＯＳ法を用いて形成されたＭＯＳＬＳＩにおいては、
上記素子形成領域54周縁の段差部51S の界面準位の増大
及びゲート酸化膜57の厚さ減少57S により、素子の性能
や信頼性が劣化するという問題が生じていた。
ＣＯＳ法を用いて形成されたＭＯＳＬＳＩにおいては、
上記素子形成領域54周縁の段差部51S の界面準位の増大
及びゲート酸化膜57の厚さ減少57S により、素子の性能
や信頼性が劣化するという問題が生じていた。
【００１６】そこで本発明は素子の性能及び信頼性の劣
化を生ずることのない改良されたポリバッファドＬＯＣ
ＯＳの方法を提供することを目的とする。
化を生ずることのない改良されたポリバッファドＬＯＣ
ＯＳの方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記課題の解決は、半導
体基板上にパッド酸化膜を形成する工程、該パッド酸化
膜上に半導体薄膜層を形成する工程、該半導体薄膜層上
に該半導体基板の能動領域となる領域の上部を選択的に
覆う耐酸化膜パターンを形成する工程、該耐酸化膜パタ
ーンをマスクにし熱酸化により該耐酸化膜パターンに覆
われない領域に選択的に該半導体薄膜層及び該半導体基
板の一部が酸化してなるフィールド酸化膜を形成する工
程、該耐酸化膜パターンを除去してその下部の残留半導
体薄膜層を露出せしめる工程、該残留半導体薄膜層及び
該フィールド酸化膜上に導電体層を形成する工程、該導
電体層と該残留半導体薄膜層をパターニングし、該能動
領域となる領域上を覆いゲート酸化膜として機能するパ
ッド酸化膜上に該残留半導体薄膜層と該導電体層との積
層体からなるゲート電極を形成する工程を有する本発明
による半導体装置の製造方法、若しくは、半導体基板上
にパッド酸化膜を形成する工程、該パッド酸化膜上に半
導体薄膜層を形成する工程、該半導体薄膜層上に該半導
体基板の能動領域となる領域の上部を選択的に覆う耐酸
化膜パターンを形成する工程、該耐酸化膜パターンをマ
スクにし熱酸化により該耐酸化膜パターンに覆われない
領域に選択的に該半導体薄膜層及び該半導体基板の一部
が酸化してなるフィールド酸化膜を形成する工程、該耐
酸化膜パターン及びその下部の残留半導体薄膜層を除去
して該能動領域となる領域上の該パッド酸化膜を露出さ
せる工程、該パッド酸化膜とフィールド酸化膜上に導電
体層を形成する工程、該導電体層をパターニングし、該
能動領域となる領域上を覆いゲート酸化膜として機能す
る該パッド酸化膜上に該導電体層からなるゲート電極を
形成する工程を有する本発明による半導体装置の製造方
法、若しくは、半導体基板上にパッド用酸化窒化シリコ
ン膜を形成する工程、該パッド用酸化窒化シリコン膜上
に半導体薄膜層を形成する工程、該半導体薄膜層上に該
半導体基板の能動領域となる領域の上部を選択的に覆う
耐酸化膜パターンを形成する工程、該耐酸化膜パターン
をマスクにし、表出する該半導体薄膜層及びその下部の
酸化窒化シリコン膜を選択的に除去し、該耐酸化膜パタ
ーンに覆われない領域に半導体基板面を露出させる工
程、該耐酸化膜パターンをマスクにし熱酸化を行い該耐
酸化膜パターンに覆われない領域の半導体基板面にフィ
ールド酸化膜を形成する工程、該耐酸化膜パターンを除
去してその下部の残留半導体薄膜層を露出させる工程、
該残留半導体薄膜層及び該フィールド酸化膜上に導電体
層を形成する工程、該導電体層と残留半導体薄膜層をパ
ターニングし、該能動領域となる領域上を覆いゲート絶
縁膜として機能する該パッド用酸化窒化シリコン膜上に
該残留半導体薄膜層と該導電体層との積層体からなるゲ
ート電極を形成する工程を有する本発明による半導体装
置の製造方法、若しくは、半導体基板上にパッド用の酸
化窒化シリコン膜を形成する工程、該パッド用酸化窒化
シリコン膜上に半導体薄膜層を形成する工程、該半導体
薄膜層上に該半導体基板の能動領域となる領域の上部を
選択的に覆う耐酸化膜パターンを形成する工程、該耐酸
化膜パターンをマスクにして該半導体薄膜層及び酸化窒
化シリコン膜を選択的に除去し、該耐酸化膜パターンに
覆われない領域に半導体基板面を露出させる工程、該耐
酸化膜パターンをマスクにして熱酸化を行い、該耐酸化
膜パターンに覆われない領域の半導体基板面にフィール
ド酸化膜を形成する工程、該耐酸化膜パターンを除去
し、次いでその下部の残留半導体薄膜層を除去してその
下部のパッド用酸化窒化シリコン膜を露出させる工程、
該パッド用酸化窒化シリコン膜及びフィールド酸化膜上
に導電体層を形成する工程、該導電体層をパターニング
し、該能動領域となる領域上を覆いゲート絶縁膜として
機能する該パッド用酸化窒化シリコン膜上に該導電体層
からなるゲート電極を形成する工程を有する本発明によ
る半導体装置の製造方法によって達成される。
体基板上にパッド酸化膜を形成する工程、該パッド酸化
膜上に半導体薄膜層を形成する工程、該半導体薄膜層上
に該半導体基板の能動領域となる領域の上部を選択的に
覆う耐酸化膜パターンを形成する工程、該耐酸化膜パタ
ーンをマスクにし熱酸化により該耐酸化膜パターンに覆
われない領域に選択的に該半導体薄膜層及び該半導体基
板の一部が酸化してなるフィールド酸化膜を形成する工
程、該耐酸化膜パターンを除去してその下部の残留半導
体薄膜層を露出せしめる工程、該残留半導体薄膜層及び
該フィールド酸化膜上に導電体層を形成する工程、該導
電体層と該残留半導体薄膜層をパターニングし、該能動
領域となる領域上を覆いゲート酸化膜として機能するパ
ッド酸化膜上に該残留半導体薄膜層と該導電体層との積
層体からなるゲート電極を形成する工程を有する本発明
による半導体装置の製造方法、若しくは、半導体基板上
にパッド酸化膜を形成する工程、該パッド酸化膜上に半
導体薄膜層を形成する工程、該半導体薄膜層上に該半導
体基板の能動領域となる領域の上部を選択的に覆う耐酸
化膜パターンを形成する工程、該耐酸化膜パターンをマ
スクにし熱酸化により該耐酸化膜パターンに覆われない
領域に選択的に該半導体薄膜層及び該半導体基板の一部
が酸化してなるフィールド酸化膜を形成する工程、該耐
酸化膜パターン及びその下部の残留半導体薄膜層を除去
して該能動領域となる領域上の該パッド酸化膜を露出さ
せる工程、該パッド酸化膜とフィールド酸化膜上に導電
体層を形成する工程、該導電体層をパターニングし、該
能動領域となる領域上を覆いゲート酸化膜として機能す
る該パッド酸化膜上に該導電体層からなるゲート電極を
形成する工程を有する本発明による半導体装置の製造方
法、若しくは、半導体基板上にパッド用酸化窒化シリコ
ン膜を形成する工程、該パッド用酸化窒化シリコン膜上
に半導体薄膜層を形成する工程、該半導体薄膜層上に該
半導体基板の能動領域となる領域の上部を選択的に覆う
耐酸化膜パターンを形成する工程、該耐酸化膜パターン
をマスクにし、表出する該半導体薄膜層及びその下部の
酸化窒化シリコン膜を選択的に除去し、該耐酸化膜パタ
ーンに覆われない領域に半導体基板面を露出させる工
程、該耐酸化膜パターンをマスクにし熱酸化を行い該耐
酸化膜パターンに覆われない領域の半導体基板面にフィ
ールド酸化膜を形成する工程、該耐酸化膜パターンを除
去してその下部の残留半導体薄膜層を露出させる工程、
該残留半導体薄膜層及び該フィールド酸化膜上に導電体
層を形成する工程、該導電体層と残留半導体薄膜層をパ
ターニングし、該能動領域となる領域上を覆いゲート絶
縁膜として機能する該パッド用酸化窒化シリコン膜上に
該残留半導体薄膜層と該導電体層との積層体からなるゲ
ート電極を形成する工程を有する本発明による半導体装
置の製造方法、若しくは、半導体基板上にパッド用の酸
化窒化シリコン膜を形成する工程、該パッド用酸化窒化
シリコン膜上に半導体薄膜層を形成する工程、該半導体
薄膜層上に該半導体基板の能動領域となる領域の上部を
選択的に覆う耐酸化膜パターンを形成する工程、該耐酸
化膜パターンをマスクにして該半導体薄膜層及び酸化窒
化シリコン膜を選択的に除去し、該耐酸化膜パターンに
覆われない領域に半導体基板面を露出させる工程、該耐
酸化膜パターンをマスクにして熱酸化を行い、該耐酸化
膜パターンに覆われない領域の半導体基板面にフィール
ド酸化膜を形成する工程、該耐酸化膜パターンを除去
し、次いでその下部の残留半導体薄膜層を除去してその
下部のパッド用酸化窒化シリコン膜を露出させる工程、
該パッド用酸化窒化シリコン膜及びフィールド酸化膜上
に導電体層を形成する工程、該導電体層をパターニング
し、該能動領域となる領域上を覆いゲート絶縁膜として
機能する該パッド用酸化窒化シリコン膜上に該導電体層
からなるゲート電極を形成する工程を有する本発明によ
る半導体装置の製造方法によって達成される。
【００１８】
【作用】本発明方法の主たる特徴は、ポリバッファドＬ
ＯＣＯＳ方法によりフィールド酸化膜を形成する際、選
択酸化のマスクに用いた耐酸化膜パターンの下部に設け
られている、ストレス緩和用のパッド酸化膜あるいはパ
ッド用酸化窒化シリコン膜を、フィールド酸化膜形成の
後にウェットエッチング等のエッチング手段でエッチン
グ除去することを行わずにそのまま能動領域となる領域
上に残留させ、このパッド酸化膜あるいはパッド用酸化
窒化シリコン膜をそのままゲート絶縁膜として用いてＭ
ＩＳ型の半導体装置を形成することである。
ＯＣＯＳ方法によりフィールド酸化膜を形成する際、選
択酸化のマスクに用いた耐酸化膜パターンの下部に設け
られている、ストレス緩和用のパッド酸化膜あるいはパ
ッド用酸化窒化シリコン膜を、フィールド酸化膜形成の
後にウェットエッチング等のエッチング手段でエッチン
グ除去することを行わずにそのまま能動領域となる領域
上に残留させ、このパッド酸化膜あるいはパッド用酸化
窒化シリコン膜をそのままゲート絶縁膜として用いてＭ
ＩＳ型の半導体装置を形成することである。
【００１９】上記のようにパッド酸化膜あるいはパッド
用酸化窒化シリコン膜のエッチング除去を行わないこと
により能動領域となる領域の周縁部に(100) 以外の面方
位を有するシリコン面が露出した段差部が形成されるこ
とがなくなり、その部分での界面準位の増大が回避さ
れ、それと同時に、パッド酸化膜あるいはパッド用酸化
窒化シリコン膜がそのままゲート絶縁膜として用いられ
るので、能動領域となる領域の周縁部でその膜厚が減少
することもないのでゲートの品質及び信頼性が向上す
る。
用酸化窒化シリコン膜のエッチング除去を行わないこと
により能動領域となる領域の周縁部に(100) 以外の面方
位を有するシリコン面が露出した段差部が形成されるこ
とがなくなり、その部分での界面準位の増大が回避さ
れ、それと同時に、パッド酸化膜あるいはパッド用酸化
窒化シリコン膜がそのままゲート絶縁膜として用いられ
るので、能動領域となる領域の周縁部でその膜厚が減少
することもないのでゲートの品質及び信頼性が向上す
る。
【００２０】更にまた、ゲート酸化膜の膜質を向上する
ためには、ゲート酸化膜形成後またはゲート酸化膜上に
ゲート電極となる半導体層（通常多結晶或いは非晶質シ
リコン層）を形成した後に、ある程度の熱処理（ 900〜
1000℃、30分程度）をかけることが望ましい。しかし、
ＬＳＩの高集積化によるトランジスタの微細化に伴い、
これらの形成に許される熱処理も低減の一途をたどるこ
とを余儀なくされており、例えば 0.5μｍ以下のゲート
幅の微細トランジスタでは、ゲート酸化膜形成後に 800
℃以上の熱処理が施されることはなく、ゲート酸化膜の
膜質向上の目的で新たに 900℃程度の熱処理を加えるこ
とは、不純物の拡散を抑制する面から許されない。しか
し、本発明の方法では、後にゲート酸化膜となるパッド
酸化膜の形成がフィールド酸化膜形成前になされるの
で、従来からあったフィールド酸化膜形成の熱処理を前
記膜質の向上に有効に活用でき、新たに熱処理を増やさ
なくてもゲート酸化膜の膜質の向上を図ることができ
る。
ためには、ゲート酸化膜形成後またはゲート酸化膜上に
ゲート電極となる半導体層（通常多結晶或いは非晶質シ
リコン層）を形成した後に、ある程度の熱処理（ 900〜
1000℃、30分程度）をかけることが望ましい。しかし、
ＬＳＩの高集積化によるトランジスタの微細化に伴い、
これらの形成に許される熱処理も低減の一途をたどるこ
とを余儀なくされており、例えば 0.5μｍ以下のゲート
幅の微細トランジスタでは、ゲート酸化膜形成後に 800
℃以上の熱処理が施されることはなく、ゲート酸化膜の
膜質向上の目的で新たに 900℃程度の熱処理を加えるこ
とは、不純物の拡散を抑制する面から許されない。しか
し、本発明の方法では、後にゲート酸化膜となるパッド
酸化膜の形成がフィールド酸化膜形成前になされるの
で、従来からあったフィールド酸化膜形成の熱処理を前
記膜質の向上に有効に活用でき、新たに熱処理を増やさ
なくてもゲート酸化膜の膜質の向上を図ることができ
る。
【００２１】つまり本発明の方法では、ゲート絶縁膜に
用いられるパッド酸化膜あるいはパッド用酸化窒化シリ
コン膜は選択酸化（ＬＯＣＯＳ）工程において1000℃程
度の高温における十分な熱処理が加えられているので、
フィールド酸化膜形成後、新たにゲート絶縁膜を形成
し、その後に十分高温の熱処理を加えることができない
ＬＳＩ等において、ゲート絶縁膜の品質及び信頼性の向
上が図れる。
用いられるパッド酸化膜あるいはパッド用酸化窒化シリ
コン膜は選択酸化（ＬＯＣＯＳ）工程において1000℃程
度の高温における十分な熱処理が加えられているので、
フィールド酸化膜形成後、新たにゲート絶縁膜を形成
し、その後に十分高温の熱処理を加えることができない
ＬＳＩ等において、ゲート絶縁膜の品質及び信頼性の向
上が図れる。
【００２２】
【実施例】以下本発明を、図を参照し実施例により具体
的に説明する。図１、図２は本発明の第１の実施例の工
程断面図、図３は本発明の第２の実施例の工程断面図、
図４は本発明の第３の実施例の工程断面図、図５は本発
明の第４の実施例の工程断面図である。全図を通じ同一
対象物は同一符合で示す。
的に説明する。図１、図２は本発明の第１の実施例の工
程断面図、図３は本発明の第２の実施例の工程断面図、
図４は本発明の第３の実施例の工程断面図、図５は本発
明の第４の実施例の工程断面図である。全図を通じ同一
対象物は同一符合で示す。
【００２３】先ず、請求項１に記載された発明を図１を
参照し第１の実施例により具体的に説明する。 図１(a) 参照 請求項１の発明を用いてＭＯＳ型半導体装置を形成する
に際しては、例えばｐ型シリコン(Si)基板１上に通常の
熱酸化手段により厚さ30Å程度のパッド酸化膜即ちパッ
ドSiO2膜２を形成し、次いでその上にＣＶＤ法により半
導体薄膜層である厚さ100 Å程度の多結晶Siバッファ層
３を形成し、次いでその上に通常のＣＶＤ法により耐酸
化膜であるの厚さ1100Å程度の窒化シリコン(Si3N4) 膜
５を形成する。
参照し第１の実施例により具体的に説明する。 図１(a) 参照 請求項１の発明を用いてＭＯＳ型半導体装置を形成する
に際しては、例えばｐ型シリコン(Si)基板１上に通常の
熱酸化手段により厚さ30Å程度のパッド酸化膜即ちパッ
ドSiO2膜２を形成し、次いでその上にＣＶＤ法により半
導体薄膜層である厚さ100 Å程度の多結晶Siバッファ層
３を形成し、次いでその上に通常のＣＶＤ法により耐酸
化膜であるの厚さ1100Å程度の窒化シリコン(Si3N4) 膜
５を形成する。
【００２４】図１(b) 参照 次いで上記Si3N4 膜４を、通常のリソグラフィ手段で形
成した図示しないレジストパターンをマスクにし、例え
ば[CF4＋CHF3] をエッチングガスに用いるリアクティブ
イオンエッチング(RIE) 処理によりパターニングし、前
記多結晶Siバッファ層３上に、Si基板１の能動領域とな
る領域である素子形成領域４の上部を選択的に覆うSi3N
4 膜パターン5Pを形成する。なお、前記Si3N4 膜パター
ン5P形成後、その周囲に露出した多結晶Siバッファ層３
を除去してもよい。
成した図示しないレジストパターンをマスクにし、例え
ば[CF4＋CHF3] をエッチングガスに用いるリアクティブ
イオンエッチング(RIE) 処理によりパターニングし、前
記多結晶Siバッファ層３上に、Si基板１の能動領域とな
る領域である素子形成領域４の上部を選択的に覆うSi3N
4 膜パターン5Pを形成する。なお、前記Si3N4 膜パター
ン5P形成後、その周囲に露出した多結晶Siバッファ層３
を除去してもよい。
【００２５】図１(c) 参照 次いで上記Si3N4 膜パターン5Pをマスクにし、ウェット
酸素中で約1000℃で約65分、あるいは 900℃で 200分程
度選択酸化(LOCOS酸化）を行い、Si3N4 膜パターン5Pに
覆われた素子形成領域４を囲むSi3N4 膜パターン5Pに覆
われない領域の多結晶Siバッファ層３及びSi基板１の表
面部を選択的に酸化して、該領域に素子間分離用の厚さ
3000Å程度のフィールド酸化膜６を形成する。なおこの
際、Si3N 4 膜パターン5Pの下部に介在しているパッドSi
O2膜２の厚さが30Å程度に極めて薄いため、素子形成領
域４上へのバーズビークの延びは極微小の幅に抑えられ
る（ポリバッファドＬＯＣＯＳの特徴）。
酸素中で約1000℃で約65分、あるいは 900℃で 200分程
度選択酸化(LOCOS酸化）を行い、Si3N4 膜パターン5Pに
覆われた素子形成領域４を囲むSi3N4 膜パターン5Pに覆
われない領域の多結晶Siバッファ層３及びSi基板１の表
面部を選択的に酸化して、該領域に素子間分離用の厚さ
3000Å程度のフィールド酸化膜６を形成する。なおこの
際、Si3N 4 膜パターン5Pの下部に介在しているパッドSi
O2膜２の厚さが30Å程度に極めて薄いため、素子形成領
域４上へのバーズビークの延びは極微小の幅に抑えられ
る（ポリバッファドＬＯＣＯＳの特徴）。
【００２６】図１(d) 参照 次いで、燐酸ボイル処理によりSi3N4 膜パターン5Pを除
去し、その下部に残留する多結晶Siバッファ層３及びフ
ィールド酸化膜６の端部を表出させる。
去し、その下部に残留する多結晶Siバッファ層３及びフ
ィールド酸化膜６の端部を表出させる。
【００２７】図１(e) 参照 次いで通常のＣＶＤ法により、上記基板上、即ち上記多
結晶Siバッファ層３に覆われた素子形成領域４上及びフ
ィールド酸化膜６上に厚さ3000Å程度の多結晶Si電極層
７を形成し、次いで該多結晶Si電極層７に例えばｎ型不
純物を高濃度に導入して高導電性を付与する。
結晶Siバッファ層３に覆われた素子形成領域４上及びフ
ィールド酸化膜６上に厚さ3000Å程度の多結晶Si電極層
７を形成し、次いで該多結晶Si電極層７に例えばｎ型不
純物を高濃度に導入して高導電性を付与する。
【００２８】図１(f) 参照 次いで、通常のリソグラフィ手段で形成した図示しない
レジストパターンをマスクにし、前記多結晶Si電極層７
及びその下部の多結晶Siバッファ層３を塩素系等のガス
によるRIE 処理により一括パターニングし、素子形成領
域４のゲートSiO2膜として機能する前記パッドSiO2膜２
上に多結晶Siバッファ層３と多結晶Si電極層７が積層さ
れてなる積層Siゲート電極８を形成する。
レジストパターンをマスクにし、前記多結晶Si電極層７
及びその下部の多結晶Siバッファ層３を塩素系等のガス
によるRIE 処理により一括パターニングし、素子形成領
域４のゲートSiO2膜として機能する前記パッドSiO2膜２
上に多結晶Siバッファ層３と多結晶Si電極層７が積層さ
れてなる積層Siゲート電極８を形成する。
【００２９】なお上記説明から明らかなように、該本発
明の方法においては、フィールド酸化膜６形成のＬＯＣ
ＯＳ酸化に際し、耐酸化マスクのSi3N4 膜の下部にスト
レス緩和用の下地膜として形成したパッドSiO2膜２をそ
のままゲートSiO2膜として用いる。そして従来のよう
に、フィールド酸化膜の形成を終わった後にパッドSiO2
膜２をエッチング除去し、再び酸化を行ってゲートSiO2
膜を新たに形成することは行われない。従って、従来の
ように素子形成領域４の周縁部に(100) 以外の表出した
Si基板１の段差部が形成されることがない。そのため、
従来上記段差部に発生していた界面準位の増大やゲート
酸化膜厚の薄膜化の問題は回避されゲートの品質及び信
頼性の向上が図れると同時に、ゲートSiO2膜に用いられ
るパッドSiO2膜２はＬＯＣＯＳ酸化に際して1000℃程度
の高温における熱処理が十分に加えられているので、ゲ
ートSiO2膜自体の品質及び信頼性も向上する。
明の方法においては、フィールド酸化膜６形成のＬＯＣ
ＯＳ酸化に際し、耐酸化マスクのSi3N4 膜の下部にスト
レス緩和用の下地膜として形成したパッドSiO2膜２をそ
のままゲートSiO2膜として用いる。そして従来のよう
に、フィールド酸化膜の形成を終わった後にパッドSiO2
膜２をエッチング除去し、再び酸化を行ってゲートSiO2
膜を新たに形成することは行われない。従って、従来の
ように素子形成領域４の周縁部に(100) 以外の表出した
Si基板１の段差部が形成されることがない。そのため、
従来上記段差部に発生していた界面準位の増大やゲート
酸化膜厚の薄膜化の問題は回避されゲートの品質及び信
頼性の向上が図れると同時に、ゲートSiO2膜に用いられ
るパッドSiO2膜２はＬＯＣＯＳ酸化に際して1000℃程度
の高温における熱処理が十分に加えられているので、ゲ
ートSiO2膜自体の品質及び信頼性も向上する。
【００３０】以後の工程は、図１と90度異なる方向の工
程断面図で示す。 図２(a) 参照 次いで通常のＭＯＳ型半導体装置の製造方法に従い、上
記積層Siゲート電極８をマスクにし表出するパッドSiO2
膜２を通して素子形成領域４にｎ型不純物の燐(P) を低
濃度にイオン注入する。９は低濃度Ｐ注入領域を示す。
程断面図で示す。 図２(a) 参照 次いで通常のＭＯＳ型半導体装置の製造方法に従い、上
記積層Siゲート電極８をマスクにし表出するパッドSiO2
膜２を通して素子形成領域４にｎ型不純物の燐(P) を低
濃度にイオン注入する。９は低濃度Ｐ注入領域を示す。
【００３１】図２(b) 参照 次いで、周知の方法により上記ゲート電極８の側面にSi
O2サイドウォール10を形成し、次いでこのSiO2サイドウ
ォール10を有するゲート電極８をマスクにしてｎ型不純
物の砒素(As)を高濃度にイオン注入する。11は高濃度As
注入領域を示す。
O2サイドウォール10を形成し、次いでこのSiO2サイドウ
ォール10を有するゲート電極８をマスクにしてｎ型不純
物の砒素(As)を高濃度にイオン注入する。11は高濃度As
注入領域を示す。
【００３２】図２(c) 参照 次いで、 900〜1000℃における短時間の熱処理を行い、
前記イオン注入されたＰ及びAsを活性化させて、ｎ- 型
（低濃度）ソース領域9S、ｎ- 型（低濃度）ドレイン領
域9D、ｎ+ 型（高濃度）ソース領域11S 及びｎ+ 型（高
濃度）ドレイン領域11D を形成する。
前記イオン注入されたＰ及びAsを活性化させて、ｎ- 型
（低濃度）ソース領域9S、ｎ- 型（低濃度）ドレイン領
域9D、ｎ+ 型（高濃度）ソース領域11S 及びｎ+ 型（高
濃度）ドレイン領域11D を形成する。
【００３３】そして以後図示しないが、通常通り上記基
板上に層間絶縁膜を形成し、該層間絶縁膜に高濃度ソー
ス領域、高濃度ドレイン領域等を表出するコンタクトホ
ールを形成し、通常の配線形成技術により該層間絶縁膜
上に、前記コンタクトホールにより前記ソース領域、ド
レイン領域等に接続する例えばAl合金配線を形成し、Ｌ
ＤＤ構造のＭＯＳ型半導体装置が完成する。
板上に層間絶縁膜を形成し、該層間絶縁膜に高濃度ソー
ス領域、高濃度ドレイン領域等を表出するコンタクトホ
ールを形成し、通常の配線形成技術により該層間絶縁膜
上に、前記コンタクトホールにより前記ソース領域、ド
レイン領域等に接続する例えばAl合金配線を形成し、Ｌ
ＤＤ構造のＭＯＳ型半導体装置が完成する。
【００３４】次に請求項２に記載された発明を、図３を
参照し第２の実施例により具体的に説明する。 図３(a) 参照 請求項２の方法は、前記第１の実施例における図１(a)
〜図１(c) の工程を経て能動領域となる領域即ち素子形
成領域４の周囲に素子間分離用のフィールド酸化膜６を
形成した後、Si3N4 膜パターン5Pを燐酸ボイルで除去
し、その下部の多結晶Siバッファ層３を塩素(Cl)系のガ
スによるドライエッチング手段により除去して、図３
(a) に示すように素子形成領域４上にパッドSiO2膜２を
表出させる。なおここで、Cl系のガスによるドライエッ
チング手段としては、Cl系のガス中において基板を 200
〜700 ℃に加熱し、その状態で基板の素子形成領域４を
覆う多結晶Siバッファ層３の表面に紫外光もしくは中性
原子生成用のプラズマを照射する方法が、多結晶Siバッ
ファ層３とその下部のパッドSiO2膜２との選択比が大き
くとれ、後にゲート酸化膜になるパッドSiO2膜２の膜厚
に変化を生じない点で望ましい方法である。
参照し第２の実施例により具体的に説明する。 図３(a) 参照 請求項２の方法は、前記第１の実施例における図１(a)
〜図１(c) の工程を経て能動領域となる領域即ち素子形
成領域４の周囲に素子間分離用のフィールド酸化膜６を
形成した後、Si3N4 膜パターン5Pを燐酸ボイルで除去
し、その下部の多結晶Siバッファ層３を塩素(Cl)系のガ
スによるドライエッチング手段により除去して、図３
(a) に示すように素子形成領域４上にパッドSiO2膜２を
表出させる。なおここで、Cl系のガスによるドライエッ
チング手段としては、Cl系のガス中において基板を 200
〜700 ℃に加熱し、その状態で基板の素子形成領域４を
覆う多結晶Siバッファ層３の表面に紫外光もしくは中性
原子生成用のプラズマを照射する方法が、多結晶Siバッ
ファ層３とその下部のパッドSiO2膜２との選択比が大き
くとれ、後にゲート酸化膜になるパッドSiO2膜２の膜厚
に変化を生じない点で望ましい方法である。
【００３５】図３(b) 参照 次いで、上記パッドSiO2膜２及びフィールド酸化膜６上
に厚さ3000Å程度の多結晶Si電極層７を形成し、次いで
該多結晶Si電極層７に例えばｎ型不純物を高濃度に導入
して高導電性を付与する。
に厚さ3000Å程度の多結晶Si電極層７を形成し、次いで
該多結晶Si電極層７に例えばｎ型不純物を高濃度に導入
して高導電性を付与する。
【００３６】図３(c) 参照 次いで、通常のリソグラフィ手段で形成した図示しない
レジストパターンをマスクにし、前記多結晶Si電極層７
を塩素系のガスによるRIE 処理によりパターニングし、
素子形成領域４のゲート酸化膜として機能する前記パッ
ドSiO2膜２上に多結晶Si電極層７からなる多結晶Siゲー
ト電極7Gを形成する。
レジストパターンをマスクにし、前記多結晶Si電極層７
を塩素系のガスによるRIE 処理によりパターニングし、
素子形成領域４のゲート酸化膜として機能する前記パッ
ドSiO2膜２上に多結晶Si電極層７からなる多結晶Siゲー
ト電極7Gを形成する。
【００３７】そして以後は、図２に示された第１の実施
例と同様の工程を経てＭＯＳ型半導体装置が形成され
る。この方法でも、パッドSiO2膜２がそのまま素子形成
領域４上に残留せしめられてゲート酸化膜として用いら
れるので、第１の実施例同様に従来パッドSiO2膜の除去
によって素子形成領域周縁部に生じていたSi基板の段差
部は形成されることがなく、第１の実施例同様の効果を
生ずる。
例と同様の工程を経てＭＯＳ型半導体装置が形成され
る。この方法でも、パッドSiO2膜２がそのまま素子形成
領域４上に残留せしめられてゲート酸化膜として用いら
れるので、第１の実施例同様に従来パッドSiO2膜の除去
によって素子形成領域周縁部に生じていたSi基板の段差
部は形成されることがなく、第１の実施例同様の効果を
生ずる。
【００３８】なお、閾値電圧の制御等で更に厚い膜厚の
ゲートSiO2膜が必要な場合は、上記第２の実施例におい
て図３(a) に示すようにパッドSiO2膜２を表出させた後
に、更に酸化性雰囲気中で 800〜1100℃の温度範囲にお
いて所定の時間追加の熱酸化を行いパッドSiO2膜２の膜
厚を所定の厚さまで増大させてやればよい。
ゲートSiO2膜が必要な場合は、上記第２の実施例におい
て図３(a) に示すようにパッドSiO2膜２を表出させた後
に、更に酸化性雰囲気中で 800〜1100℃の温度範囲にお
いて所定の時間追加の熱酸化を行いパッドSiO2膜２の膜
厚を所定の厚さまで増大させてやればよい。
【００３９】また、不活性ガス等の非酸化性ガス中にお
いて上記追加の熱処理を行へば、膜厚を増大させずに更
に膜質の向上を図ることも可能である。次に請求項４に
記載された発明を、図４を参照し第３の実施例により具
体的に説明する。
いて上記追加の熱処理を行へば、膜厚を増大させずに更
に膜質の向上を図ることも可能である。次に請求項４に
記載された発明を、図４を参照し第３の実施例により具
体的に説明する。
【００４０】なお、この発明はゲート絶縁膜に酸化窒化
シリコン(SiON)膜を用いる場合に適用される。 図４(a) 参照 請求項４の方法では、例えばｐ型Si基板１上に先ず厚さ
30Å程度のパッド用のSiON膜12を形成する。
シリコン(SiON)膜を用いる場合に適用される。 図４(a) 参照 請求項４の方法では、例えばｐ型Si基板１上に先ず厚さ
30Å程度のパッド用のSiON膜12を形成する。
【００４１】SiON膜12の形成は例えば次の方法で行う。
上記Si基板をアンモニアとアルゴンを含む雰囲気中で 7
00℃、10分程度処理しSi表面に熱窒化膜を形成し、次い
でこのSi基板を酸素中で900 ℃、30分程度処理し前記熱
窒化膜を酸化窒化Si(SiON)膜に変質させる。なおこの
時、SiON膜中の窒素の含有率は約20％程度が望ましい。
上記Si基板をアンモニアとアルゴンを含む雰囲気中で 7
00℃、10分程度処理しSi表面に熱窒化膜を形成し、次い
でこのSi基板を酸素中で900 ℃、30分程度処理し前記熱
窒化膜を酸化窒化Si(SiON)膜に変質させる。なおこの
時、SiON膜中の窒素の含有率は約20％程度が望ましい。
【００４２】その他、酸化膜を形成した後に、例えばア
ンモニア雰囲気中で熱処理して前記酸化膜を窒化してSi
ON膜とする方法、ＣＶＤ法、あるいはスパッタ法で直接
SiON膜を形成する方法等で行ってもよい。
ンモニア雰囲気中で熱処理して前記酸化膜を窒化してSi
ON膜とする方法、ＣＶＤ法、あるいはスパッタ法で直接
SiON膜を形成する方法等で行ってもよい。
【００４３】次いで、前記実施例と同様の方法により上
記SiON膜12上に厚さ 100Å程度の多結晶Siバッファ層３
を形成し、次いでこの多結晶Siバッファ層３上に前記実
施例と同様な方法で能動領域となる領域即ち素子形成領
域４の上部を選択的に覆う耐酸化マスクのSi3N4 膜パタ
ーン5Pを形成する。
記SiON膜12上に厚さ 100Å程度の多結晶Siバッファ層３
を形成し、次いでこの多結晶Siバッファ層３上に前記実
施例と同様な方法で能動領域となる領域即ち素子形成領
域４の上部を選択的に覆う耐酸化マスクのSi3N4 膜パタ
ーン5Pを形成する。
【００４４】図４(b) 参照 次いで、Si3N4 膜パターン5PをマスクにしCl系ガスによ
るRIE 処理によりSi3N 4 膜パターン5Pの周囲に表出する
多結晶Siバッファ層３を選択的に除去した後、その下部
から表出した選択酸化を妨げるSiON膜12をCF4 系のガス
によるRIE 処理により選択的に除去し、素子形成領域４
の周囲のSi3N4 膜パターン5Pに覆われていない半導体基
板１面を表出させる。
るRIE 処理によりSi3N 4 膜パターン5Pの周囲に表出する
多結晶Siバッファ層３を選択的に除去した後、その下部
から表出した選択酸化を妨げるSiON膜12をCF4 系のガス
によるRIE 処理により選択的に除去し、素子形成領域４
の周囲のSi3N4 膜パターン5Pに覆われていない半導体基
板１面を表出させる。
【００４５】図４(c) 参照 次いで前記実施例同様にSi3N4 膜パターン5Pをマスクに
しウェット酸素中における選択酸化を行い、素子形成領
域４の周囲に素子間を分離するフィールド酸化膜６を形
成する。
しウェット酸素中における選択酸化を行い、素子形成領
域４の周囲に素子間を分離するフィールド酸化膜６を形
成する。
【００４６】図４(d) 参照 次いで、燐酸ボイル処理によりSi3N4 膜パターン5Pを除
去し、その下部に残留する多結晶Siバッファ層３及びフ
ィールド酸化膜６の端部を表出させる。
去し、その下部に残留する多結晶Siバッファ層３及びフ
ィールド酸化膜６の端部を表出させる。
【００４７】図４(e) 参照 次いで通常のＣＶＤ法により、上記基板上、即ち上記多
結晶Siバッファ層３に覆われた素子形成領域４上及びフ
ィールド酸化膜６上に厚さ3000Å程度の多結晶Si電極層
７を形成し、次いで該多結晶Si電極層７に例えばｎ型不
純物を高濃度に導入して高導電性を付与する。
結晶Siバッファ層３に覆われた素子形成領域４上及びフ
ィールド酸化膜６上に厚さ3000Å程度の多結晶Si電極層
７を形成し、次いで該多結晶Si電極層７に例えばｎ型不
純物を高濃度に導入して高導電性を付与する。
【００４８】図４(f) 参照 次いで、通常のリソグラフィ手段で形成した図示しない
レジストパターンをマスクにし、前記多結晶Si電極層７
及びその下部の多結晶Siバッファ層３を塩素系等のガス
によるRIE 処理により一括パターニングし、素子形成領
域４のゲート絶縁膜として機能する前記パッド用のSiON
膜２上に多結晶Siバッファ層３と多結晶Si電極層７が積
層されてなる積層Siゲート電極８を形成する。
レジストパターンをマスクにし、前記多結晶Si電極層７
及びその下部の多結晶Siバッファ層３を塩素系等のガス
によるRIE 処理により一括パターニングし、素子形成領
域４のゲート絶縁膜として機能する前記パッド用のSiON
膜２上に多結晶Siバッファ層３と多結晶Si電極層７が積
層されてなる積層Siゲート電極８を形成する。
【００４９】そして以後、第１の実施例で図２(a) 〜
(c) を参照して述べたような通常の製造工程を経て請求
項４の発明を用いたＭＯＳ型半導体装置が完成する。次
に請求項５に記載された発明を、図５を参照し第４の実
施例により具体的に説明する。
(c) を参照して述べたような通常の製造工程を経て請求
項４の発明を用いたＭＯＳ型半導体装置が完成する。次
に請求項５に記載された発明を、図５を参照し第４の実
施例により具体的に説明する。
【００５０】図５(a) 参照 請求項５の方法は、前記第３の実施例における図４(a)
〜(c) の工程を経て能動領域となる領域即ち素子形成領
域４の周囲に素子間分離用のフィールド酸化膜６を形成
した後、Si3N4 膜パターン5Pを燐酸ボイルで除去し、そ
の下部の多結晶Siバッファ層３を前記第２の実施例で述
べたCl系のガスによるドライエッチング手段で除去し
て、図５(a) に示すように素子形成領域４上にパッドSi
ON膜12を表出させる。
〜(c) の工程を経て能動領域となる領域即ち素子形成領
域４の周囲に素子間分離用のフィールド酸化膜６を形成
した後、Si3N4 膜パターン5Pを燐酸ボイルで除去し、そ
の下部の多結晶Siバッファ層３を前記第２の実施例で述
べたCl系のガスによるドライエッチング手段で除去し
て、図５(a) に示すように素子形成領域４上にパッドSi
ON膜12を表出させる。
【００５１】図５(b) 参照 次いで、上記パッドSiON膜12及びフィールド酸化膜６上
に厚さ3000Å程度の多結晶Si電極層７をＣＶＤ法により
形成し、次いで該多結晶Si電極層７に例えばｎ型不純物
を高濃度に導入して高導電性を付与する。
に厚さ3000Å程度の多結晶Si電極層７をＣＶＤ法により
形成し、次いで該多結晶Si電極層７に例えばｎ型不純物
を高濃度に導入して高導電性を付与する。
【００５２】図５(c) 参照 次いで、通常のリソグラフィ手段で形成した図示しない
レジストパターンをマスクにし、前記多結晶Si電極層７
を塩素系のガスによるRIE 処理によりパターニングし、
素子形成領域４のゲート絶縁膜として機能する前記パッ
ドSiON膜12上に多結晶Si電極層７からなる多結晶Siゲー
ト電極7Gを形成する。
レジストパターンをマスクにし、前記多結晶Si電極層７
を塩素系のガスによるRIE 処理によりパターニングし、
素子形成領域４のゲート絶縁膜として機能する前記パッ
ドSiON膜12上に多結晶Si電極層７からなる多結晶Siゲー
ト電極7Gを形成する。
【００５３】そして以後、第１の実施例で図２(a) 〜
(c) を参照して述べたような通常の製造工程を経て請求
項５の発明を用いたＭＯＳ型半導体装置が完成する。
(c) を参照して述べたような通常の製造工程を経て請求
項５の発明を用いたＭＯＳ型半導体装置が完成する。
【００５４】
【発明の効果】以上説明のように本発明によれば、ポリ
バッファドＬＯＣＯＳ法によりフィールド酸化膜を形成
した後、耐酸化マスク膜パターンの下部に設けられてい
るパッド酸化膜あるいはパッド用酸化窒化シリコン膜を
そのままゲート絶縁膜に用いるため、それらのエッチン
グ除去を行わない。そのために、能動領域となる素子形
成領域の周縁部に(100) 以外の面方位を有するシリコン
面が露出した段差部が形成されることがなくなってその
部分での界面準位の増大が回避される。また、上記のよ
うにパッド酸化膜あるいはパッド用酸化窒化シリコン膜
がそのままゲート絶縁膜として用いられるので能動領域
となる領域の周縁部のゲート絶縁膜の膜厚が薄くなるこ
ともない。
バッファドＬＯＣＯＳ法によりフィールド酸化膜を形成
した後、耐酸化マスク膜パターンの下部に設けられてい
るパッド酸化膜あるいはパッド用酸化窒化シリコン膜を
そのままゲート絶縁膜に用いるため、それらのエッチン
グ除去を行わない。そのために、能動領域となる素子形
成領域の周縁部に(100) 以外の面方位を有するシリコン
面が露出した段差部が形成されることがなくなってその
部分での界面準位の増大が回避される。また、上記のよ
うにパッド酸化膜あるいはパッド用酸化窒化シリコン膜
がそのままゲート絶縁膜として用いられるので能動領域
となる領域の周縁部のゲート絶縁膜の膜厚が薄くなるこ
ともない。
【００５５】また、ゲート絶縁膜に用いられるパッド酸
化膜あるいはパッド用酸化窒化シリコン膜は選択酸化
（ＬＯＣＯＳ）工程においてゲート酸化膜或いはゲート
SiON膜の膜質の改善に必要な 900〜1000℃程度の熱処理
が加えられているので、フィールド酸化膜形成後、十分
高温の熱処理を加えることができない超ＬＳＩ等におい
ても、膜質の向上が図られて十分信頼性の高いゲート絶
縁膜が得られる。
化膜あるいはパッド用酸化窒化シリコン膜は選択酸化
（ＬＯＣＯＳ）工程においてゲート酸化膜或いはゲート
SiON膜の膜質の改善に必要な 900〜1000℃程度の熱処理
が加えられているので、フィールド酸化膜形成後、十分
高温の熱処理を加えることができない超ＬＳＩ等におい
ても、膜質の向上が図られて十分信頼性の高いゲート絶
縁膜が得られる。
【００５６】以上の点から本発明によれば極度に高密度
・高集積化される半導体装置におけるゲートの品質及び
信頼性の向上が図れ、超ＬＳＩ等の性能及び信頼性の向
上に寄与するところが大きい。
・高集積化される半導体装置におけるゲートの品質及び
信頼性の向上が図れ、超ＬＳＩ等の性能及び信頼性の向
上に寄与するところが大きい。
【図１】 本発明の第１の実施例の工程断面図（その
１）
１）
【図２】 本発明の第１の実施例の工程断面図（その
２）
２）
【図３】 本発明の第２の実施例の工程断面図
【図４】 本発明の第３の実施例の工程断面図
【図５】 本発明の第４の実施例の工程断面図
【図６】 従来の方法の工程断面図
１ ｐ型Si基板 ２ パッドSiO2膜 ３ 多結晶Siバッファ層 ４ 素子形成領域（能動領域となる領域） ５ Si3N4 膜 5P Si3N4 膜パターン ６ フィールド酸化膜 ７ 多結晶Si電極層 7G 多結晶Siゲート電極 ８ 積層Siゲート電極
Claims (7)
- 【請求項１】 半導体基板上にパッド酸化膜を形成する
工程、 該パッド酸化膜上に半導体薄膜層を形成する工程、 該半導体薄膜層上に該半導体基板の能動領域となる領域
の上部を選択的に覆う耐酸化膜パターンを形成する工
程、 該耐酸化膜パターンをマスクにし熱酸化により該耐酸化
膜パターンに覆われない領域に選択的に該半導体薄膜層
及び該半導体基板の一部が酸化してなるフィールド酸化
膜を形成する工程、 該耐酸化膜パターンを除去してその下部の残留半導体薄
膜層を露出せしめる工程、 該残留半導体薄膜層及び該フィールド酸化膜上に導電体
層を形成する工程、 該導電体層と該残留半導体薄膜層をパターニングし、該
能動領域となる領域上を覆いゲート酸化膜として機能す
るパッド酸化膜上に該残留半導体薄膜層と該導電体層と
の積層体からなるゲート電極を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にパッド酸化膜を形成する
工程、 該パッド酸化膜上に半導体薄膜層を形成する工程、 該半導体薄膜層上に該半導体基板の能動領域となる領域
の上部を選択的に覆う耐酸化膜パターンを形成する工
程、 該耐酸化膜パターンをマスクにし熱酸化により該耐酸化
膜パターンに覆われない領域に選択的に該半導体薄膜層
及び該半導体基板の一部が酸化してなるフィールド酸化
膜を形成する工程、 該耐酸化膜パターン及びその下部の残留半導体薄膜層を
除去して該能動領域となる領域上の該パッド酸化膜を露
出させる工程、 該パッド酸化膜とフィールド酸化膜上に導電体層を形成
する工程、 該導電体層をパターニングし、該能動領域となる領域上
を覆いゲート酸化膜として機能する該パッド酸化膜上に
該導電体層からなるゲート電極を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の工程を有し、且つ前記能
動領域となる領域上のパッド酸化膜を露出させる工程
と、該パッド酸化膜とフィールド酸化膜上に導電体層を
形成する工程との間に、熱酸化手段により該パッド酸化
膜の膜厚を増大させる工程を有することを特徴とする半
導体装置の製造方法。 - 【請求項４】 半導体基板上にパッド用酸化窒化シリコ
ン膜を形成する工程、 該パッド用酸化窒化シリコン膜
上に半導体薄膜層を形成する工程、 該半導体薄膜層上に該半導体基板の能動領域となる領域
の上部を選択的に覆う耐酸化膜パターンを形成する工
程、 該耐酸化膜パターンをマスクにし、表出する該半導体薄
膜層及びその下部の酸化窒化シリコン膜を選択的に除去
し、該耐酸化膜パターンに覆われない領域に半導体基板
面を露出させる工程、 該耐酸化膜パターンをマスクにし熱酸化を行い該耐酸化
膜パターンに覆われない領域の半導体基板面にフィール
ド酸化膜を形成する工程、 該耐酸化膜パターンを除去してその下部の残留半導体薄
膜層を露出させる工程、 該残留半導体薄膜層及び該フ
ィールド酸化膜上に導電体層を形成する工程、 該導電体層と残留半導体薄膜層をパターニングし、該能
動領域となる領域上を覆いゲート絶縁膜として機能する
該パッド用酸化窒化シリコン膜上に該残留半導体薄膜層
と該導電体層との積層体からなるゲート電極を形成する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上にパッド用酸化窒化シリコ
ン膜を形成する工程、 該パッド用酸化窒化シリコン膜上に半導体薄膜層を形成
する工程、 該半導体薄膜層上に該半導体基板の能動領域となる領域
の上部を選択的に覆う耐酸化膜パターンを形成する工
程、 該耐酸化膜パターンをマスクにして該半導体薄膜層及び
酸化窒化シリコン膜を選択的に除去し、該耐酸化膜パタ
ーンに覆われない領域に半導体基板面を露出させる工
程、 該耐酸化膜パターンをマスクにして熱酸化を行い、該耐
酸化膜パターンに覆われない領域の半導体基板面にフィ
ールド酸化膜を形成する工程、 該耐酸化膜パターンを除去し、次いでその下部の残留半
導体薄膜層を除去してその下部のパッド用酸化窒化シリ
コン膜を露出させる工程、 該パッド用酸化窒化シリコン膜及びフィールド酸化膜上
に導電体層を形成する工程、 該導電体層をパターニングし、該能動領域となる領域上
を覆いゲート絶縁膜として機能する該パッド用酸化窒化
シリコン膜上に該導電体層からなるゲート電極を形成す
る工程を有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記半導体薄膜層が非晶質若しくは多結
晶質のシリコン薄膜層からなることを特徴とする請求項
１、２、３、４、または５記載の半導体装置の製造方
法。 - 【請求項７】 前記パッド酸化膜もしくはパッド用酸化
窒化シリコン膜上の残留半導体薄膜層の除去が塩素系の
ガスによるドライエッチング手段によりなされることを
特徴とする請求項２、３または５記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18824394A JPH0855844A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18824394A JPH0855844A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855844A true JPH0855844A (ja) | 1996-02-27 |
Family
ID=16220295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18824394A Withdrawn JPH0855844A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3084519A1 (fr) * | 2018-07-30 | 2020-01-31 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Realisation de circuit 3d avec transistor de niveau superieur dote d'un dielectrique de grille issu d'un report de substrat |
-
1994
- 1994-08-10 JP JP18824394A patent/JPH0855844A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3084519A1 (fr) * | 2018-07-30 | 2020-01-31 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Realisation de circuit 3d avec transistor de niveau superieur dote d'un dielectrique de grille issu d'un report de substrat |
| US11011425B2 (en) | 2018-07-30 | 2021-05-18 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Production of a 3D circuit with upper level transistor provided with a gate dielectric derived from a substrate transfer |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |