JPH0855914A - Ｃｍｏｓ半導体装置とその製造方法 - Google Patents
Ｃｍｏｓ半導体装置とその製造方法Info
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- JPH0855914A JPH0855914A JP6210368A JP21036894A JPH0855914A JP H0855914 A JPH0855914 A JP H0855914A JP 6210368 A JP6210368 A JP 6210368A JP 21036894 A JP21036894 A JP 21036894A JP H0855914 A JPH0855914 A JP H0855914A
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- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 デュアルゲート構造のＣＭＯＳ半導体装置の
ような複雑なプロセスを用いることなく、ハーフミクロ
ン以下の微細なゲート長をもつＣＭＯＳ半導体装置を実
現する。 【構成】 ゲート酸化膜４を形成した後、ボロンがドー
プされたＰ型ポリシリコン膜５をＣＶＤ法により堆積
し、パターン化してＮＭＯＳＦＥＴ用とＰＭＯＳＦＥＴ
用のゲート電極を形成する。ＮＭＯＳＦＥＴに対してゲ
ートポリシリコン膜５とフィールド酸化膜３をマスクと
してＮ-層６を形成するためにＮ型不純物の注入を行な
う。その後、Ｐ型ポリシリコン膜５を熱酸化し、約５０
０Åの厚さのシリコン酸化膜１０を形成し、そのシリコ
ン酸化膜１０をサイドウォールとするゲート電極とフィ
ールド酸化膜３とをマスクとして基板に不純物を注入
し、Ｎ+層７とＰ+層８をそれぞれ形成する。
ような複雑なプロセスを用いることなく、ハーフミクロ
ン以下の微細なゲート長をもつＣＭＯＳ半導体装置を実
現する。 【構成】 ゲート酸化膜４を形成した後、ボロンがドー
プされたＰ型ポリシリコン膜５をＣＶＤ法により堆積
し、パターン化してＮＭＯＳＦＥＴ用とＰＭＯＳＦＥＴ
用のゲート電極を形成する。ＮＭＯＳＦＥＴに対してゲ
ートポリシリコン膜５とフィールド酸化膜３をマスクと
してＮ-層６を形成するためにＮ型不純物の注入を行な
う。その後、Ｐ型ポリシリコン膜５を熱酸化し、約５０
０Åの厚さのシリコン酸化膜１０を形成し、そのシリコ
ン酸化膜１０をサイドウォールとするゲート電極とフィ
ールド酸化膜３とをマスクとして基板に不純物を注入
し、Ｎ+層７とＰ+層８をそれぞれ形成する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体装置とそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ半導体装置はＰチャネルＭＯＳ
ＦＥＴ（以下ＰＭＯＳＦＥＴという）とＮチャネルＭＯ
ＳＦＥＴ（以下ＮＭＯＳＦＥＴという）とにより構成さ
れ、そのゲート電極材料としてはＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴともにＮ型ポリシリコンを使用するのが一般
的である。この場合、ＰＭＯＳＦＥＴでは埋込みチャネ
ル型になり、ＮＭＯＳＦＥＴでは表面チャネル型にな
る。ＰＭＯＳＦＥＴではチャネル最表面層にＰ型のカウ
ンタードープ層が形成される。しかし、埋込みチャネル
型ＰＭＯＳＦＥＴは短チャネル効果に弱く、Ｐ型カウン
タードープ層の濃度や深さを最適化するなどの工夫を行
なっても、ハーフミクロンと称される０.５μｍ以下と
いうような微細なゲート長のＰＭＯＳＦＥＴを形成する
のは困難である。
ＦＥＴ（以下ＰＭＯＳＦＥＴという）とＮチャネルＭＯ
ＳＦＥＴ（以下ＮＭＯＳＦＥＴという）とにより構成さ
れ、そのゲート電極材料としてはＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴともにＮ型ポリシリコンを使用するのが一般
的である。この場合、ＰＭＯＳＦＥＴでは埋込みチャネ
ル型になり、ＮＭＯＳＦＥＴでは表面チャネル型にな
る。ＰＭＯＳＦＥＴではチャネル最表面層にＰ型のカウ
ンタードープ層が形成される。しかし、埋込みチャネル
型ＰＭＯＳＦＥＴは短チャネル効果に弱く、Ｐ型カウン
タードープ層の濃度や深さを最適化するなどの工夫を行
なっても、ハーフミクロンと称される０.５μｍ以下と
いうような微細なゲート長のＰＭＯＳＦＥＴを形成する
のは困難である。
【０００３】そこで、ＰＭＯＳＦＥＴも表面チャネル型
とするために、デュアルゲート型のＣＭＯＳ半導体装置
が提案されている。デュアルゲート型は、ＰＭＯＳＦＥ
Ｔのゲート電極としてＰ型ポリシリコンを使用し、ＮＭ
ＯＳＦＥＴのゲート電極としてＮ型ポリシリコンを使用
することにより、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴをと
もに表面チャネル型にし、短チャネル効果に強い０.５
μｍ以下のゲート長をもつＣＭＯＳ半導体装置を実現す
るものである。
とするために、デュアルゲート型のＣＭＯＳ半導体装置
が提案されている。デュアルゲート型は、ＰＭＯＳＦＥ
Ｔのゲート電極としてＰ型ポリシリコンを使用し、ＮＭ
ＯＳＦＥＴのゲート電極としてＮ型ポリシリコンを使用
することにより、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴをと
もに表面チャネル型にし、短チャネル効果に強い０.５
μｍ以下のゲート長をもつＣＭＯＳ半導体装置を実現す
るものである。
【０００４】
【発明が解決しようとする課題】デュアルゲート型ＣＭ
ＯＳ半導体装置は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴと
でゲート電極ポリシリコンの導電型を異ならせるために
プロセスが複雑になるだけでなく、Ｐ型ポリシリコンと
Ｎ型ポリシリコンとの接続部分での不純物の相互拡散の
ためにＭＯＳＦＥＴのしきい値電圧が不安定になる。し
きい値電圧が不安定になる問題を解決するためには、ポ
リシリコン層とその上に形成するシリサイド層との間に
ポリシリコン層中の不純物の拡散係数がシリサイドより
も小さい導電体層として例えばＴｉＮ層などを設けると
いうように、さらに複雑なプロセスを用いなければなら
ない（特開平１−２６５５４２号公報参照）。そこで、
本発明の第１の目的は、デュアルゲート構造のＣＭＯＳ
半導体装置のような複雑なプロセスを用いることなく、
ハーフミクロン以下の微細なゲート長をもつＣＭＯＳ半
導体装置を実現することである。
ＯＳ半導体装置は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴと
でゲート電極ポリシリコンの導電型を異ならせるために
プロセスが複雑になるだけでなく、Ｐ型ポリシリコンと
Ｎ型ポリシリコンとの接続部分での不純物の相互拡散の
ためにＭＯＳＦＥＴのしきい値電圧が不安定になる。し
きい値電圧が不安定になる問題を解決するためには、ポ
リシリコン層とその上に形成するシリサイド層との間に
ポリシリコン層中の不純物の拡散係数がシリサイドより
も小さい導電体層として例えばＴｉＮ層などを設けると
いうように、さらに複雑なプロセスを用いなければなら
ない（特開平１−２６５５４２号公報参照）。そこで、
本発明の第１の目的は、デュアルゲート構造のＣＭＯＳ
半導体装置のような複雑なプロセスを用いることなく、
ハーフミクロン以下の微細なゲート長をもつＣＭＯＳ半
導体装置を実現することである。
【０００５】通常のＣＭＯＳ半導体装置におけるＭＯＳ
ＦＥＴの飽和電流値は、ＰＭＯＳＦＥＴよりもＮＭＯＳ
ＦＥＴの方が大きく、ゲートアレイなどではＰＭＯＳＦ
ＥＴのチャネル幅をＮＭＯＳＦＥＴのチャネル幅よりも
大きくして飽和電流値のバランスをとっている。しか
し、Ｎ型ポリシリコンをゲート電極とするＣＭＯＳ半導
体装置では、ＰＭＯＳＦＥＴは埋込み型で、短チャネル
効果に弱く、ハーフミクロン又はそれ以下のゲート長で
は、ＰＭＯＳＦＥＴのゲート長をＮＭＯＳＦＥＴのゲー
ト長よりも大きくしなければならなくなってきているた
め、飽和電流値のバランスをとろうとすると、ＰＭＯＳ
ＦＥＴのチャネル幅をさらに大きくしなければならず、
集積化には不利な情勢になってきている。そこで、本発
明の第２の目的は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴと
の飽和電流値のバランスを保ち、かつチャネル幅をほぼ
等しくして高集積化に有利なＣＭＯＳ半導体装置を提供
することである。
ＦＥＴの飽和電流値は、ＰＭＯＳＦＥＴよりもＮＭＯＳ
ＦＥＴの方が大きく、ゲートアレイなどではＰＭＯＳＦ
ＥＴのチャネル幅をＮＭＯＳＦＥＴのチャネル幅よりも
大きくして飽和電流値のバランスをとっている。しか
し、Ｎ型ポリシリコンをゲート電極とするＣＭＯＳ半導
体装置では、ＰＭＯＳＦＥＴは埋込み型で、短チャネル
効果に弱く、ハーフミクロン又はそれ以下のゲート長で
は、ＰＭＯＳＦＥＴのゲート長をＮＭＯＳＦＥＴのゲー
ト長よりも大きくしなければならなくなってきているた
め、飽和電流値のバランスをとろうとすると、ＰＭＯＳ
ＦＥＴのチャネル幅をさらに大きくしなければならず、
集積化には不利な情勢になってきている。そこで、本発
明の第２の目的は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴと
の飽和電流値のバランスを保ち、かつチャネル幅をほぼ
等しくして高集積化に有利なＣＭＯＳ半導体装置を提供
することである。
【０００６】
【課題を解決するための手段】請求項１では、ＣＭＯＳ
半導体装置で、ゲート電極の少なくともゲート絶縁膜直
上部分をＰ型ポリシリコン層とする。このことはゲート
電極がＰ型ポリシリコン層一層のものである場合や、Ｐ
型ポリシリコン層上に高融点金属シリサイド層を積層す
る場合も含んでいる。これにより、ＮＭＯＳＦＥＴが埋
込みチャネル型となり、ＰＭＯＳＦＥＴが表面チャネル
型となる。埋込みチャネル型ＭＯＳＦＥＴの短チャネル
効果抑制にはチャネル接合深さを浅くするのが有効であ
り、ＮＭＯＳＦＥＴではＰＭＯＳＦＥＴで用いる不純物
のボロンに比べて拡散係数の小さいリンや砒素を用いる
ので、ＰＭＯＳＦＥＴよりも微細なゲート長の埋込みチ
ャネル型ＭＯＳＦＥＴを実現することができる。またＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴのゲート電極をともにＰ
型ポリシリコンとするため、デュアルゲート型ＣＭＯＳ
半導体装置のようにゲート電極の導電型を異ならせると
きの複雑なプロセスを必要としない。
半導体装置で、ゲート電極の少なくともゲート絶縁膜直
上部分をＰ型ポリシリコン層とする。このことはゲート
電極がＰ型ポリシリコン層一層のものである場合や、Ｐ
型ポリシリコン層上に高融点金属シリサイド層を積層す
る場合も含んでいる。これにより、ＮＭＯＳＦＥＴが埋
込みチャネル型となり、ＰＭＯＳＦＥＴが表面チャネル
型となる。埋込みチャネル型ＭＯＳＦＥＴの短チャネル
効果抑制にはチャネル接合深さを浅くするのが有効であ
り、ＮＭＯＳＦＥＴではＰＭＯＳＦＥＴで用いる不純物
のボロンに比べて拡散係数の小さいリンや砒素を用いる
ので、ＰＭＯＳＦＥＴよりも微細なゲート長の埋込みチ
ャネル型ＭＯＳＦＥＴを実現することができる。またＮ
ＭＯＳＦＥＴとＰＭＯＳＦＥＴのゲート電極をともにＰ
型ポリシリコンとするため、デュアルゲート型ＣＭＯＳ
半導体装置のようにゲート電極の導電型を異ならせると
きの複雑なプロセスを必要としない。
【０００７】ＰＭＯＳＦＥＴは短チャネル効果に強い表
面チャネル型となるので、請求項２ではＰＭＯＳＦＥＴ
のゲート長を埋込みチャネル型のＮＭＯＳＦＥＴよりも
短くすることができ、微細化に寄与する。
面チャネル型となるので、請求項２ではＰＭＯＳＦＥＴ
のゲート長を埋込みチャネル型のＮＭＯＳＦＥＴよりも
短くすることができ、微細化に寄与する。
【０００８】請求項３ではＰＭＯＳＦＥＴとＮＭＯＳＦ
ＥＴの飽和電流のバランスをよく保ったままチャネル幅
を等しくするので、高集積化に有利になる。
ＥＴの飽和電流のバランスをよく保ったままチャネル幅
を等しくするので、高集積化に有利になる。
【０００９】本発明は請求項４のように０.５μｍ以下
のゲート長をもつＣＭＯＳ半導体装置に適用して特に有
効である。
のゲート長をもつＣＭＯＳ半導体装置に適用して特に有
効である。
【００１０】ゲート電極はゲート絶縁膜直上部分がＰ型
ポリシリコン層である。Ｐ型不純物としては一般にはボ
ロンを用いるので、酸化膜を拡散しやすいボロンのバリ
アとして、請求項５ではゲート絶縁膜として窒素を含む
シリコン酸化膜を用いる。これにより、より特性の安定
したＰ型ポリシリコンゲートのＣＭＯＳ半導体装置とな
る。ゲート絶縁膜として窒素を含むシリコン酸化膜とす
る方法は、ゲート酸化時に雰囲気中にアンモニアを混合
したり、シリコン酸化膜形成後にアンモニア雰囲気中で
熱処理することにより窒素を含有させることができる。
ポリシリコン層である。Ｐ型不純物としては一般にはボ
ロンを用いるので、酸化膜を拡散しやすいボロンのバリ
アとして、請求項５ではゲート絶縁膜として窒素を含む
シリコン酸化膜を用いる。これにより、より特性の安定
したＰ型ポリシリコンゲートのＣＭＯＳ半導体装置とな
る。ゲート絶縁膜として窒素を含むシリコン酸化膜とす
る方法は、ゲート酸化時に雰囲気中にアンモニアを混合
したり、シリコン酸化膜形成後にアンモニア雰囲気中で
熱処理することにより窒素を含有させることができる。
【００１１】本発明ではＮ型ポリシリコンに比べて抵抗
値の高いＰ型ポリシリコンゲートを用いるため、ポリシ
リコンゲート電極を低抵抗化するために、ポリシリコン
層上に請求項６のように高融点金属シリサイドを積層し
た２層構造、いわゆるポリサイド構造とするのが好まし
い。高融点金属シリサイドとしてはＷ、Ｍｏ、Ｔｉ、Ｔ
ａ、Ｐｔなどのシリサイドを用いることができる。デュ
アルゲート構造のＣＭＯＳ半導体装置ではゲートポリシ
リコンの導電型が異なることによる不純物の相互拡散を
防ぐために安定したポリサイドプロセスは複雑になる
が、本発明ではゲート電極のポリシリコンとしてＰ型ポ
リシリコンのみを用いるので、不純物の相互拡散はな
く、安定したポリサイドＣＭＯＳ半導体装置することが
できる。
値の高いＰ型ポリシリコンゲートを用いるため、ポリシ
リコンゲート電極を低抵抗化するために、ポリシリコン
層上に請求項６のように高融点金属シリサイドを積層し
た２層構造、いわゆるポリサイド構造とするのが好まし
い。高融点金属シリサイドとしてはＷ、Ｍｏ、Ｔｉ、Ｔ
ａ、Ｐｔなどのシリサイドを用いることができる。デュ
アルゲート構造のＣＭＯＳ半導体装置ではゲートポリシ
リコンの導電型が異なることによる不純物の相互拡散を
防ぐために安定したポリサイドプロセスは複雑になる
が、本発明ではゲート電極のポリシリコンとしてＰ型ポ
リシリコンのみを用いるので、不純物の相互拡散はな
く、安定したポリサイドＣＭＯＳ半導体装置することが
できる。
【００１２】ゲート電極がＮ型ポリシリコン層の従来の
製造方法では、ノンドープド（不純物を含んでいない）
ポリシリコン膜を堆積した後、高温でのリン拡散により
Ｎ型化していたが、同様な方法でノンドープドポリシリ
コン膜にボロンを拡散しようとすると、ボロンがゲート
酸化膜を突き抜けて基板に侵入し、ＭＯＳＦＥＴのしき
い値電圧を不安定にするおそれがある。そこで、請求項
７ではボロンを含んだＰ型ポリシリコン膜を堆積し、そ
れをパターン化してゲート電極とする。
製造方法では、ノンドープド（不純物を含んでいない）
ポリシリコン膜を堆積した後、高温でのリン拡散により
Ｎ型化していたが、同様な方法でノンドープドポリシリ
コン膜にボロンを拡散しようとすると、ボロンがゲート
酸化膜を突き抜けて基板に侵入し、ＭＯＳＦＥＴのしき
い値電圧を不安定にするおそれがある。そこで、請求項
７ではボロンを含んだＰ型ポリシリコン膜を堆積し、そ
れをパターン化してゲート電極とする。
【００１３】本発明ではＮＭＯＳＦＥＴが埋込みチャネ
ル型になっているので、ホットキャリア耐性が高い。従
来の表面チャネル型ＮＭＯＳＦＥＴに用いられてきたＬ
ＤＤ(Lightly Doped Drain）構造は、サイドウォールと
して約１０００Å程度の高温酸化膜やポリシリコン／シ
リコン酸化膜などが用いられてきたが、これは低濃度不
純物層（Ｎ-層）の長さをある程度確保しなければ表面
チャネル型ＮＭＯＳＦＥＴのホットキャリア耐性が低下
するためである。しかし、埋込みチャネル型ＮＭＯＳＦ
ＥＴであれば、ゲート電極用のＰ型ポリシリコン膜をパ
ターン化した後に酸化して形成される程度のサイドウォ
ール幅（約５００Å以下）により形成されるＮ-層の長
さで十分なホットキャリア耐性を確保することができ
る。請求項８によれば、ソース・ドレインを形成するた
めに、Ｐ型ポリシリコン膜をゲート電極形状にパターン
化した後、そのゲート電極をマスクとしてＬＤＤ構造の
低濃度不純物領域を形成するための注入を行ない、その
後、ゲート電極のＰ型ポリシリコン膜を酸化して形成し
たゲート電極側面のシリコン酸化膜を含むゲート電極を
マスクとしてＬＤＤ構造の高濃度不純物領域を形成する
ための注入を行なってＬＤＤ構造のＭＯＳＦＥＴを形成
する。
ル型になっているので、ホットキャリア耐性が高い。従
来の表面チャネル型ＮＭＯＳＦＥＴに用いられてきたＬ
ＤＤ(Lightly Doped Drain）構造は、サイドウォールと
して約１０００Å程度の高温酸化膜やポリシリコン／シ
リコン酸化膜などが用いられてきたが、これは低濃度不
純物層（Ｎ-層）の長さをある程度確保しなければ表面
チャネル型ＮＭＯＳＦＥＴのホットキャリア耐性が低下
するためである。しかし、埋込みチャネル型ＮＭＯＳＦ
ＥＴであれば、ゲート電極用のＰ型ポリシリコン膜をパ
ターン化した後に酸化して形成される程度のサイドウォ
ール幅（約５００Å以下）により形成されるＮ-層の長
さで十分なホットキャリア耐性を確保することができ
る。請求項８によれば、ソース・ドレインを形成するた
めに、Ｐ型ポリシリコン膜をゲート電極形状にパターン
化した後、そのゲート電極をマスクとしてＬＤＤ構造の
低濃度不純物領域を形成するための注入を行ない、その
後、ゲート電極のＰ型ポリシリコン膜を酸化して形成し
たゲート電極側面のシリコン酸化膜を含むゲート電極を
マスクとしてＬＤＤ構造の高濃度不純物領域を形成する
ための注入を行なってＬＤＤ構造のＭＯＳＦＥＴを形成
する。
【００１４】
【作用】図１は同様なプロセスと熱履歴を経て製造した
埋込みチャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴに
ついて、短チャネル効果の度合を比較するために、ゲー
ト長としきい値電圧Ｖｔｈの関係を示したものである。
この結果によれば、ＰＭＯＳＦＥＴに比べてＮＭＯＳＦ
ＥＴの方が小さいゲート長まで実現できることが分か
る。
埋込みチャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴに
ついて、短チャネル効果の度合を比較するために、ゲー
ト長としきい値電圧Ｖｔｈの関係を示したものである。
この結果によれば、ＰＭＯＳＦＥＴに比べてＮＭＯＳＦ
ＥＴの方が小さいゲート長まで実現できることが分か
る。
【００１５】また、図１の結果から埋込みチャネル型Ｎ
ＭＯＳＦＥＴではゲート長で約０.４μｍまで微細化が
可能であることが分かる。図１のデータを得るための製
造プロセスでは特別なプロセスを用いていない。例え
ば、この埋込みチャネル型ＮＭＯＳＦＥＴに対し、チャ
ネル領域の直下の一部でソース・ドレイン領域の側部に
チャネル領域と反対導電型の高濃度不純物領域を形成す
ることにより、さらに微細化が可能になる（特公平４−
８２０６４号公報参照）。
ＭＯＳＦＥＴではゲート長で約０.４μｍまで微細化が
可能であることが分かる。図１のデータを得るための製
造プロセスでは特別なプロセスを用いていない。例え
ば、この埋込みチャネル型ＮＭＯＳＦＥＴに対し、チャ
ネル領域の直下の一部でソース・ドレイン領域の側部に
チャネル領域と反対導電型の高濃度不純物領域を形成す
ることにより、さらに微細化が可能になる（特公平４−
８２０６４号公報参照）。
【００１６】図２は本発明による埋込みチャネル型ＮＭ
ＯＳＦＥＴと表面チャネル型ＰＭＯＳＦＥＴについてゲ
ート電圧ＶＧとドレイン電圧Ｖｄをともに３Ｖとしたと
きのゲート長と単位チャネル幅当りの飽和電流値との関
係を示したものである。ゲート長が約０.５μｍの埋込
みチャネル型ＮＭＯＳＦＥＴに対して、例えば、単位チ
ャネル当りの飽和電流値を０．２ｍＡ／μｍで等しくし
た表面チャネル型ＰＭＯＳＦＥＴのゲート長は約０.３
５μｍであることが分かる。このようにゲート長を定め
ると、チャネル幅のほぼ等しいＣＭＯＳ半導体装置を実
現することができ、高集積化に寄与する。
ＯＳＦＥＴと表面チャネル型ＰＭＯＳＦＥＴについてゲ
ート電圧ＶＧとドレイン電圧Ｖｄをともに３Ｖとしたと
きのゲート長と単位チャネル幅当りの飽和電流値との関
係を示したものである。ゲート長が約０.５μｍの埋込
みチャネル型ＮＭＯＳＦＥＴに対して、例えば、単位チ
ャネル当りの飽和電流値を０．２ｍＡ／μｍで等しくし
た表面チャネル型ＰＭＯＳＦＥＴのゲート長は約０.３
５μｍであることが分かる。このようにゲート長を定め
ると、チャネル幅のほぼ等しいＣＭＯＳ半導体装置を実
現することができ、高集積化に寄与する。
【００１７】
【実施例】図３により一実施例をその製造方法とともに
示す。 （Ａ）通常のＣＭＯＳプロセスにより、Ｐウエル１、Ｎ
ウエル２、フィールド酸化膜３を形成した後、約１００
Åの膜厚のゲート酸化膜４を素子領域の基板表面に形成
する。 （Ｂ）しきい値電圧制御のために、ＰＭＯＳＦＥＴ領域
とＮＭＯＳＦＥＴ領域のそれぞれに対し、イオン注入法
により砒素イオンを注入する。その後、ボロンがドープ
されたＰ型ポリシリコン膜５をＣＶＤ法により堆積す
る。
示す。 （Ａ）通常のＣＭＯＳプロセスにより、Ｐウエル１、Ｎ
ウエル２、フィールド酸化膜３を形成した後、約１００
Åの膜厚のゲート酸化膜４を素子領域の基板表面に形成
する。 （Ｂ）しきい値電圧制御のために、ＰＭＯＳＦＥＴ領域
とＮＭＯＳＦＥＴ領域のそれぞれに対し、イオン注入法
により砒素イオンを注入する。その後、ボロンがドープ
されたＰ型ポリシリコン膜５をＣＶＤ法により堆積す
る。
【００１８】（Ｃ）Ｐ型ポリシリコン膜５をリソグラフ
ィーとエッチングによりゲート電極形状にパターン化す
る。 （Ｄ）ＮＭＯＳＦＥＴに対してゲートポリシリコン膜５
とフィールド酸化膜３をマスクとしてＮ-層６を形成す
るためにＮ型不純物の注入を行なう。その後、Ｐ型ポリ
シリコン膜５を熱酸化し、約５００Åの厚さのシリコン
酸化膜１０を形成する。
ィーとエッチングによりゲート電極形状にパターン化す
る。 （Ｄ）ＮＭＯＳＦＥＴに対してゲートポリシリコン膜５
とフィールド酸化膜３をマスクとしてＮ-層６を形成す
るためにＮ型不純物の注入を行なう。その後、Ｐ型ポリ
シリコン膜５を熱酸化し、約５００Åの厚さのシリコン
酸化膜１０を形成する。
【００１９】（Ｅ）その後、通常のＣＭＯＳプロセスに
より、シリコン酸化膜１０をサイドウォールとするゲー
ト電極とフィールド酸化膜３とをマスクとして基板に不
純物を注入し、Ｎ+層７とＰ+層８をそれぞれ形成する。
その後、図示されていないが、層間絶縁膜、コンタクト
ホール、メタル配線、パッシベーション膜を形成してＣ
ＭＯＳ半導体装置を完成する。
より、シリコン酸化膜１０をサイドウォールとするゲー
ト電極とフィールド酸化膜３とをマスクとして基板に不
純物を注入し、Ｎ+層７とＰ+層８をそれぞれ形成する。
その後、図示されていないが、層間絶縁膜、コンタクト
ホール、メタル配線、パッシベーション膜を形成してＣ
ＭＯＳ半導体装置を完成する。
【００２０】
【発明の効果】本発明ではＰ型ポリシリコンをゲート電
極とするので、デュアルゲート型ＣＭＯＳ半導体装置の
ように複雑なプロセスを用いる必要がなく、しかもハー
フミクロン以下の微細なゲート長をもつＣＭＯＳ半導体
装置を実現することができる。さらに、ＰＭＯＳＦＥＴ
とＮＭＯＳＦＥＴの飽和電流値のバランスを保った状態
でチャネル幅をほぼ等しくすることができ、高集積化に
有利なＣＭＯＳ半導体装置を実現することができる。
極とするので、デュアルゲート型ＣＭＯＳ半導体装置の
ように複雑なプロセスを用いる必要がなく、しかもハー
フミクロン以下の微細なゲート長をもつＣＭＯＳ半導体
装置を実現することができる。さらに、ＰＭＯＳＦＥＴ
とＮＭＯＳＦＥＴの飽和電流値のバランスを保った状態
でチャネル幅をほぼ等しくすることができ、高集積化に
有利なＣＭＯＳ半導体装置を実現することができる。
【図１】埋込みチャネル型のＰＭＯＳＦＥＴとＮＭＯＳ
ＦＥＴについて、ゲート長としきい値電圧Ｖｔｈの関係
を示す図である。
ＦＥＴについて、ゲート長としきい値電圧Ｖｔｈの関係
を示す図である。
【図２】埋込みチャネル型ＮＭＯＳＦＥＴと表面チャネ
ル型ＰＭＯＳＦＥＴのチャネル幅を等しくした場合のゲ
ート長と飽和電流の関係を示す図である。
ル型ＰＭＯＳＦＥＴのチャネル幅を等しくした場合のゲ
ート長と飽和電流の関係を示す図である。
【図３】一実施例を示す工程断面図である。
４ ゲート酸化膜 ５ Ｐ型ポリシリコンゲート電極 ６ Ｎ-層 ７ Ｎ+層 ８ Ｐ+層 １０ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (8)
- 【請求項１】 ＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴのゲート電極の少なくともゲート絶縁膜直上
部分がＰ型ポリシリコン層であることを特徴とするＣＭ
ＯＳ半導体装置。 - 【請求項２】 ＰチャネルＭＯＳＦＥＴのゲート長がＮ
チャネルＭＯＳＦＥＴのゲート長よりも短かい請求項１
に記載のＣＭＯＳ半導体装置。 - 【請求項３】 ＰチャネルＭＯＳＦＥＴとＮチャネルＭ
ＯＳＦＥＴとでチャネル幅がほぼ等しく、かつＰチャネ
ルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとで飽和電流
値がほぼ等しくなるように、ＰチャネルＭＯＳＦＥＴの
ゲート長とＮチャネルＭＯＳＦＥＴのゲート長が設定さ
れている請求項２に記載のＣＭＯＳ半導体装置。 - 【請求項４】 ＰチャネルＭＯＳＦＥＴのゲート長が
０.５μｍ以下である請求項１〜３に記載のＣＭＯＳ半
導体装置。 - 【請求項５】 ゲート絶縁膜が窒素を含むシリコン酸化
膜である請求項１〜４に記載のＣＭＯＳ半導体装置。 - 【請求項６】 ゲート電極がＰ型ポリシリコン層上に高
融点金属シリサイド層を積層した２層構造である請求項
１〜５に記載のＣＭＯＳ半導体装置。 - 【請求項７】 シリコン基板の素子領域にゲート絶縁膜
を形成した後、ボロンを含んだＰ型ポリシリコン膜を堆
積し、そのＰ型ポリシリコン膜にパターン化を施してＰ
チャネルＭＯＳＦＥＴ用とＮチャネルＭＯＳＦＥＴ用の
ゲート電極を形成する工程を含み、そのゲート電極をマ
スクとして基板にソース・ドレイン用の不純物注入を行
なうことを特徴とするＣＭＯＳ半導体装置の製造方法。 - 【請求項８】 ソース・ドレインを形成するために、前
記Ｐ型ポリシリコン膜をゲート電極形状にパターン化し
た後、そのゲート電極をマスクとしてＬＤＤ構造の低濃
度不純物領域を形成するための注入を行ない、その後、
ゲート電極のＰ型ポリシリコン膜を酸化して形成したゲ
ート電極側面のシリコン酸化膜を含むゲート電極をマス
クとしてＬＤＤ構造の高濃度不純物領域を形成するため
の注入を行なってＬＤＤ構造のＭＯＳＦＥＴを形成する
請求項７に記載のＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210368A JPH0855914A (ja) | 1994-08-10 | 1994-08-10 | Ｃｍｏｓ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6210368A JPH0855914A (ja) | 1994-08-10 | 1994-08-10 | Ｃｍｏｓ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855914A true JPH0855914A (ja) | 1996-02-27 |
Family
ID=16588209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6210368A Pending JPH0855914A (ja) | 1994-08-10 | 1994-08-10 | Ｃｍｏｓ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855914A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| JP2002076136A (ja) * | 2000-09-01 | 2002-03-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2002299470A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| JP2002313945A (ja) * | 2001-04-11 | 2002-10-25 | Seiko Instruments Inc | 半導体集積回路装置の製造方法 |
| JP2003007846A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Instruments Inc | 半導体装置 |
| JP2003124340A (ja) * | 2000-09-01 | 2003-04-25 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置およびその製造方法 |
| JP2007043081A (ja) * | 2005-07-07 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| CN117810085A (zh) * | 2023-12-28 | 2024-04-02 | 宁波达新半导体有限公司 | 一种碳化硅mosfet沟道形成方法 |
-
1994
- 1994-08-10 JP JP6210368A patent/JPH0855914A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
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| CN117810085A (zh) * | 2023-12-28 | 2024-04-02 | 宁波达新半导体有限公司 | 一种碳化硅mosfet沟道形成方法 |
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