JP2003124340A - 相補型ｍｏｓ半導体装置およびその製造方法 - Google Patents

相補型ｍｏｓ半導体装置およびその製造方法

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JP2003124340A JP2001243944A JP2001243944A JP2003124340A JP 2003124340 A JP2003124340 A JP 2003124340A JP 2001243944 A JP2001243944 A JP 2001243944A JP 2001243944 A JP2001243944 A JP 2001243944A JP 2003124340 A JP2003124340 A JP 2003124340A
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Abstract

(57)【要約】 （修正有） 【課題】 低電圧動作が可能で低消費電力および高駆動
能力を有するパワーマネージメント半導体装置やアナロ
グ半導体装置を可能とするＣＭＯＳ構造を提供する。 【解決手段】 ＣＭＯＳと抵抗体とを含むパワーマネー
ジメント半導体装置において、ＣＭＯＳのゲート電極の
導電型をＮＭＯＳ、ＰＭＯＳともにＰ型とし、Ｐ型ＰＭ
ＯＳは表面チャネル型であるため短チャネル化や低しき
い値電圧化が可能であり、埋込みチャネル型であるＮＭ
ＯＳもしきい値制御用の不純物として拡散係数の小さい
砒素を使えるため極めて浅い埋込みチャネルとなり短チ
ャネル化や低しきい値電圧化が容易となり、さらに抵抗
体をゲート電極と同一層の多結晶シリコン、より薄膜化
した多結晶シリコンもしくは薄膜金属から構成し、チャ
ネルとゲート電極の極性が同じ同極ゲートＣＭＯＳに比
べ、コスト、工期、素子の性能の面で有利であるパワー
マネージメント半導体装置やアナログ半導体装置を実現
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は低電圧動作、低消費
電力および高駆動能力が要求される半導体装置、特に電
圧検出器(Voltage Detector、以後VDと表記)や定電圧
レギュレータ(Voltage Regulator、以後VRと表記)やス
イッチングレギュレータ(Switching Regulator、以後S
WRと表記など)などのパワーマネージメント半導体装置
やオペアンプ、コンパレータなどのアナログ半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図８９に従来の半導体装置の模式的断面
図を示す。P型半導体基板に形成されたゲート電極がN＋
型の多結晶シリコンからなるNチャネル型MOSトランジス
ター（以後NMOSと表記）と、Nウェル領域に形成された
ゲート電極がやはりN＋型の多結晶シリコンからなるPチ
ャネル型MOSトランジスター（以後PMOSと表記）とから
なる相補型MOS構造（Complementary MOS、以後CMOSと
表記）と、フィールド絶縁膜上に形成されている電圧を
分圧するための分圧回路もしくは時定数を設定するCR回
路などに用いられる抵抗体とから構成されている。抵抗
体はその製造方法の簡便さから、導電型がN型であるCMO
Sのゲート電極と同一層でかつ同導電型の多結晶シリコ
ンにより形成されている。
【０００３】
【発明が解決しようとする課題】上記の従来の構造によ
る半導体装置において、標準的なしきい値電圧である
０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMO
Sと表記）は、ゲート電極の導電型がN＋型の多結晶シリ
コンであるためゲート電極と半導体基板の仕事関数の関
係からチャネルが半導体基板の表面に形成される表面チ
ャネルであるが、標準的なしきい値電圧である−０．７
Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表
記）は、N＋型多結晶シリコンであるゲート電極とNウェ
ルの仕事関数の関係からチャネルが半導体基板表面より
も幾分半導体基板内側に形成される埋込みチャネルとな
っている。
【０００４】埋込みチャネル型のE型PMOSにおいて、低
電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ
以上に設定する場合、MOSトランジスターの低電圧動作
の一指標であるサブスッレッショルド特性は極めて悪化
し、従ってPMOSのオフ時におけるリーク電流は増加し、
結果として半導体装置の待機時における消費電流が著し
く増加し、近年需要が大きく今後もその市場がさらに発
展すると言われている携帯電話や携帯端末に代表される
携帯機器への適用が困難であるという問題を有してい
る。
【０００５】一方上記の課題である低電圧動作と低消費
電流を両立させる技術的方策として、図９０および図９
１に示すNMOSのゲート電極の導電型がN型であり、PMOS
のゲート電極の導電型をP型としたいわゆる同極ゲート
技術が一般に知られているところである。この場合E型N
MOSとE型PMOSともに表面チャネル型のMOSトランジスタ
ーであるため、しきい値電圧を小さくしても極端なサブ
スレッショルド係数の悪化に至らず低電圧動作および低
消費電力がともに可能となる。
【０００６】しかし同極ゲートCMOSは、N＋多結晶シリ
コン単極だけのゲート電極であるCMOSに比べ、その製造
工程においてNMOS、PMOSともにゲートの極性を各々作り
分けるために工程数が増加し製造コストや製造工期の増
大を招くという問題を有している。
【０００７】またVDやVRやSWRなどのパワーマネージメ
ント半導体装置を構成する重要な要素回路として高電圧
供給端子の電位に関わらず低電圧供給端子の電位に対し
出力端子から常に一定の電圧を出力する回路である基準
電圧回路があるが、基準電圧回路はE型NMOSとディプリ
ーション型NMOS（以後D型NMOSと表記）の直列接続で構
成される場合が多くゲート電極の極性がN型の場合、ゲ
ートとウェルないしは基板の仕事関数の関係からE型NMO
Sは表面チャネルであるがD型NMOSは埋込みチャネルとな
っている。基準電圧回路の重要な特性として温度変化に
対する出力電圧の変化が小さくあることが挙げられる
が、MOSのしきい値電圧と相互コンダクタンスの温度変
化に対する変化の程度は表面チャネルと埋込みチャネル
では大きく異なるため、その結果として出力電圧の温度
に対する変化を小さくすることが困難であるという問題
も有している。
【０００８】本発明は低コストで短工期でありかつ低電
圧動作や低消費電力であるパワーマネージメント半導体
装置やアナログ半導体装置の実現を可能とする構造とそ
の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。
【００１０】(１)Nチャネル型MOSトランジスターとPチ
ャネル型MOSトランジスターと抵抗体とを有する相補型M
OS半導体装置において、前記Nチャネル型MOSトランジス
ターのゲート電極の導電型がP型であり、前記Pチャネル
型MOSトランジスターのゲート電極の導電型がP型である
ことを特徴とする相補型MOS半導体装置とした。
【００１１】(２)前記Nチャネル型MOSトランジスターの
P型ゲート電極および前記Pチャネル型MOSトランジスタ
ーのP型ゲート電極は膜厚が２０００Åから６０００Å
の範囲であり不純物濃度が１×１０19atoms／cm3以上の
ボロンまたはBF2を含む第一の多結晶シリコン単層から
なることを特徴とする相補型MOS半導体装置とした。
【００１２】(３)前記Nチャネル型MOSトランジスターの
P型ゲート電極および前記Pチャネル型MOSトランジスタ
ーのP型ゲート電極は膜厚が１０００Åから４０００Å
の範囲であり不純物濃度が１×１０19atoms／cm3以上の
ボロンまたはBF2を含む第一の多結晶シリコンと、膜厚
が５００Åから２５００Åの範囲であるモリブデンシリ
サイドもしくはタングステンシリサイドもしくはチタン
シリサイドもしくはプラチナシリサイドである第一の高
融点金属シリサイドとの積層からなるポリサイド構造で
あることを特徴とする相補型MOS半導体装置とした。
【００１３】(４)前記抵抗体がゲート電極を構成する前
記第一の多結晶シリコンと同一層でかつ同じ膜厚の範囲
である多結晶シリコンであることを特徴とする相補型MO
S半導体装置とした。
【００１４】(５)前記抵抗体は膜厚が５００Åから２０
００Åの範囲の第二の多結晶シリコンであることを特徴
とする相補型MOS半導体装置とした。
【００１５】(６)前記抵抗体が、Ni-Cr合金もしくはCr-
SiO合金もしくはモリブデンシリサイドもしくはβ‐フ
ェライトシリサイドの薄膜金属抵抗体であり、膜厚が１
００Åから３００Åでの範囲であることを特徴とする相
補型MOS半導体装置とした。
【００１６】(７)前記第一もしくは前記第二の多結晶シ
リコンからなる前記抵抗体は不純物濃度が１×１０14〜
９×１０18atoms／cm3であるリンまたは砒素を含み、シ
ート抵抗値が数ｋΩ／□から数十ｋΩ／□程度である比
較的低濃度な第一のN型抵抗体を含むことを特徴とする
相補型MOS半導体装置とした。
【００１７】(８)前記第一もしくは前記第二の多結晶シ
リコンからなる前記抵抗体は不純物濃度が１×１０19at
oms／cm3以上であるリンまたは砒素を含み、シート抵抗
値が１００Ω／□前後から数百Ω／□程度であり、温度
係数が数百ppm／℃から千ppm／℃前後程度である比較的
高濃度な第二のN型抵抗体を含むことを特徴とする相補
型MOS半導体装置とした。
【００１８】(９)前記第一もしくは前記第二の多結晶シ
リコンからなる前記抵抗体は不純物濃度が１×１０14〜
９×１０18atoms／cm3であるボロンまたはBF2を含み、
シート抵抗値が数ｋΩ／□から数十ｋΩ／□程度である
比較的低濃度な第一のP型抵抗体を含むことを特徴とす
る相補型MOS半導体装置とした。
【００１９】(１０)前記第一もしくは前記第二の多結晶
シリコンからなる前記抵抗体は不純物濃度が１×１０19
atoms／cm3以上であるボロンまたはBF2を含み、シート
抵抗値が数百Ω／□から１ｋΩ／□前後であり、温度係
数が数百ppm／℃から千ppm／℃前後程度である比較的高
濃度な第二のP型抵抗体を含むことを特徴とする相補型M
OS半導体装置とした。
【００２０】(１１)前記Nチャネル型MOSトランジスター
および前記Pチャネル型MOSトランジスターは、ソースと
ドレインとが前記P型ゲート電極と平面的にオーバーラ
ップしている高不純物濃度の拡散層からなるシングルド
レイン構造である第一の構造のMOSトランジスターを含
むことを特徴とする相補型MOS半導体装置とした。
【００２１】(１２)前記Nチャネル型MOSトランジスター
および前記Pチャネル型MOSトランジスターは、ドレイン
側だけが前記P型ゲート電極と平面的にオーバーラップ
しているかもしくはソースとドレインの両方が前記P型
ゲート電極と平面的にオーバーラップしている低不純物
濃度の拡散層と、ドレイン側だけが前記P型ゲート電極
と平面的にオーバーラップしないかもしくはソースとド
レインの両方が前記P型ゲート電極と平面的にオーバー
ラップしない高不純物濃度の拡散層とからなる第二の構
造のMOSトランジスターを含むことを特徴とする相補型M
OS半導体装置とした。
【００２２】(１３)前記Nチャネル型MOSトランジスター
および前記Pチャネル型MOSトランジスターは、ドレイン
側だけが前記P型ゲート電極と平面的にオーバーラップ
しているかもしくはソースとドレインの両方が前記P型
ゲート電極と平面的にオーバーラップしている低不純物
濃度の拡散層と、ドレイン側だけが前記P型ゲート電極
と平面的にオーバーラップしないかもしくはソースとド
レインの両方が前記P型ゲート電極と平面的にオーバー
ラップしない高不純物濃度の拡散層とからなり、さらに
前記高不純物濃度の拡散層と前記P型ゲート電極の間の
絶縁膜がゲート絶縁膜よりも膜厚が厚い第三の構造のMO
Sトランジスターを含むことを特徴とする相補型MOS半導
体装置とした。
【００２３】(１４)前記Nチャネル型MOSトランジスター
および前記Pチャネル型MOSトランジスターは、ソースと
ドレインが前記P型ゲート電極と平面的にオーバーラッ
プしている高不純物濃度の拡散層と、ドレイン側のみも
しくはソースとドレインの両方が前記高濃度拡散層より
さらにチャネル側に拡散して前記P型ゲート電極と平面
的にオーバラップしている低不純物濃度の拡散層とから
なる第四の構造のMO Sトランジスターを含むことを特徴
とする相補型MOS半導体装置とした。
【００２４】(１５)前記Nチャネル型MOSトランジスター
において、しきい値電圧がエンハンスメントであるチャ
ネルは埋込みチャネルであることを特徴とする相補型MO
S半導体装置とした。
【００２５】(１６)前記Pチャネル型MOSトランジスター
において、しきい値電圧がエンハンスメントであるチャ
ネルは表面チャネルであることを特徴とする相補型MOS
半導体装置とした。
【００２６】(１７)前記第二の構造のMOSトランジスタ
ーおよび前記第三の構造のMOSトランジスターおよび前
記第四の構造のMOSトランジスターにおける前記低不純
物濃度拡散層は前記Nチャネル型MOSトランジスターにお
いては不純物として砒素またはリンを用い不純物濃度が
１×１０16〜１×１０18atoms／cm3であり、前記Pチャ
ネル型MOSトランジスターにおいては不純物としてボロ
ンまたはBF2を用い不純物濃度が１×１０16〜１×１０
18atoms／cm3であり、前記第一の構造のMOSトランジス
ターおよび前記第二の構造のMOSトランジスターおよび
前記第三の構造のMOSトランジスターおよび前記第四の
構造のMOSトランジスターにおける前記高不純物濃度拡
散層は前記Nチャネル型MOSトランジスターにおいては不
純物として砒素またはリンを用い不純物濃度が１×１０
18atoms／cm3以上であり、前記Pチャネル型MOSトランジ
スターにおいては不純物としてボロンまたはBF2を用い
不純物濃度が１×１０16〜１×１０18atoms／cm3以上で
あることを特徴とする相補型MOS半導体装置とした。
【００２７】(１８)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い前記第一の多結晶シリ
コン膜中に第一のN型の領域を形成する工程と、前記第
一の多結晶シリコン膜中に選択的に高濃度のP型不純物
ドーピングを行い前記第一の多結晶シリコン膜中に第一
のP型の領域を形成する工程と、前記第一の多結晶シリ
コン膜の全域に低濃度のP型不純物ドーピングを行い前
記第一の多結晶シリコン膜中に第二のP型領域を形成す
る工程と、前記第一の多結晶シリコン膜上に第一の絶縁
膜を形成する工程と、前記第一の絶縁膜と前記第一の多
結晶シリコン膜をパターニングして前記第一のP型多結
晶シリコン領域からなるゲート電極と配線と前記第一の
N型多結晶シリコン領域および前記第二のP型多結晶シリ
コン領域からなる抵抗体とを形成する工程と、前記抵抗
体上の第一の絶縁膜を選択的に除去する工程と、Nチャ
ネル型MOSトランジスターのソースとドレインとなる領
域および前記第一のN型多結晶シリコン領域からなる前
記抵抗体の一部ないしは全域に高濃度のN型不純物をド
ーピングする工程と、Pチャネル型MOSトランジスターの
ソースとドレインとなる領域および前記第二のP型多結
晶シリコン領域からなる前記抵抗体の一部ないしは全域
に高濃度のP型不純物をドーピングする工程とからなる
相補型MOS半導体装置の製造方法とした。
【００２８】(１９)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜の全域に高濃度の
P型不純物ドーピングを行い第一の多結晶シリコンの第
一のP型の領域を形成する工程と、前記第一の多結晶シ
リコン上に高融点金属シリサイド膜を形成する工程と、
前記高融点金属シリサイド上に第一の絶縁膜を形成する
工程と、前記第一の絶縁膜と前記高融点金属シリサイド
と前記第一のP型の前記第一の多結晶シリコン膜をパタ
ーニングしてゲート電極と配線とを形成する工程と、前
記半導体基板上に第四の絶縁膜を形成する工程と、前記
前記第四の絶縁膜上に第二の多結晶シリコン膜を形成す
る工程と、前記第二の多結晶シリコン膜中に選択的に低
濃度のN型不純物ドーピングを行い前記第二の多結晶シ
リコン中に第一のN型の領域を形成する工程と、前記第
二の多結晶シリコン膜の全域に低濃度のP型不純物ドー
ピングを行い第二の多結晶シリコン中に第二のP型の領
域を形成する工程と、前記第二の多結晶シリコン膜をパ
ターニングし抵抗体を形成する工程と、Nチャネル型MOS
トランジスターのソースとドレインとなる領域および前
記第二の多結晶シリコン膜の前記第一のN型領域からな
る前記抵抗体の一部ないしは全域に高濃度のN型不純物
をドーピングする工程と、Pチャネル型MOSトランジスタ
ーのソースとドレインとなる領域および前記第二の多結
晶シリコン膜の前記第二のP型領域からなる前記抵抗体
の一部ないしは全域に高濃度のP型不純物をドーピング
する工程とからなる相補型MOS半導体装置の製造方法と
した。
【００２９】(２０)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜の全域に高濃度の
P型不純物ドーピングを行い第一の多結晶シリコンの第
一のP型の領域を形成する工程と、前記第一の多結晶シ
リコン上に高融点金属膜を形成する工程と、熱処理を行
い前記第一の多結晶シリコンと接触している前記高融点
金属膜を高融点金属シリサイド化する工程と、前記高融
点金属シリサイド上に第一の絶縁膜を形成する工程と、
前記第一の絶縁膜と前記高融点金属シリサイドと前記第
一のP型の前記第一の多結晶シリコン膜をパターニング
してゲート電極と配線とを形成する工程と、前記半導体
基板上に第四の絶縁膜を形成する工程と、前記前記第四
の絶縁膜上に第二の多結晶シリコン膜を形成する工程
と、前記第二の多結晶シリコン膜中に選択的に低濃度の
N型不純物ドーピングを行い前記第二の多結晶シリコン
中に第一のN型の領域を形成する工程と、前記第二の多
結晶シリコン膜の全域に低濃度のP型不純物ドーピング
を行い第二の多結晶シリコン中に第二のP型の領域を形
成する工程と、前記第二の多結晶シリコン膜をパターニ
ングし抵抗体を形成する工程と、Nチャネル型MOSトラン
ジスターのソースとドレインとなる領域および前記第二
の多結晶シリコン膜の前記第一のN型領域からなる前記
抵抗体の一部ないしは全域に高濃度のN型不純物をドー
ピングする工程と、Pチャネル型MOSトランジスターのソ
ースとドレインとなる領域および前記第二の多結晶シリ
コン膜の前記第二のP型領域からなる前記抵抗体の一部
ないしは全域に高濃度のP型不純物をドーピングする工
程とからなる相補型MOS半導体装置の製造方法とした。
【００３０】(２１)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い前記第一の多結晶シリ
コン膜中に第一のN型の領域を形成する工程と、前記第
一の多結晶シリコン膜中に選択的に高濃度のP型不純物
ドーピングを行い前記第一の多結晶シリコン膜中に第一
のP型の領域を形成する工程と、前記第一の多結晶シリ
コン膜の全域に低濃度のP型不純物ドーピングを行い前
記第一の多結晶シリコン膜中に第二のP型領域を形成す
る工程と、前記第一の多結晶シリコン膜上に第一の絶縁
膜を形成する工程と、前記第一の絶縁膜と前記第一の多
結晶シリコン膜をパターニングして前記第一のP型多結
晶シリコン領域からなるゲート電極と配線と前記第一の
Ｎ型多結晶シリコン領域および前記第二のP型多結晶シ
リコン領域からなる抵抗体とを形成する工程と、Nチャ
ネル型MOSトランジスターのソースおよびドレインとな
る領域に選択的に低濃度のN型不純物を前記半導体基板
中にドーピングする工程と、Pチャネル型MOSトランジス
ターのソースおよびドレインとなる領域に選択的に低濃
度のP型不純物を前記半導体基板中にドーピングする工
程と、前記半導体基板上に第三の絶縁膜を堆積する工程
と、異方性ドライエッチングにより前記第三の絶縁膜を
エッチングし前記第一の多結晶シリコン側壁にサイドス
ペーサーを形成する工程と、前記抵抗体上の第一の絶縁
膜を選択的に除去する工程と、Nチャネル型MOSトランジ
スターのソースとドレインとなる領域および前記第一の
多結晶シリコンの前記第一のN型領域からなる前記抵抗
体の一部ないしは全域に高濃度のN型不純物をドーピン
グする工程と、Pチャネル型MOSトランジスターのソース
とドレインとなる領域および前記第一の多結晶シリコン
の前記第二のP型領域からなる前記抵抗体の一部ないし
は全域に高濃度のP型不純物をドーピングする工程とか
らなる相補型MOS半導体装置の製造方法とした。
【００３１】(２２)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一のP型の領域を形成する工程と、前記第一
の多結晶シリコン膜上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜と前記第一の多結晶シリコン膜を
パターニングして前記第一のP型多結晶シリコン領域か
らなるゲート電極と配線と前記第一のP型多結晶シリコ
ン膜領域以外からなる抵抗体領域を形成する工程と、前
記抵抗体領域上の第一の絶縁膜を選択的に除去する工程
と、Nチャネル型MOSトランジスターのソースとドレイン
となる領域および前記第一のP型多結晶シリコン膜領域
以外の前記多結晶シリコン膜中に選択的に低濃度のN型
不純物ドーピングを行い低濃度のN型のソースとドレイ
ンおよび前記第一の多結晶シリコン中に第一のN型の領
域を形成する工程と、Pチャネル型MOSトランジスターの
ソースとドレインとなる領域および前記第一のP型多結
晶シリコン膜領域と前記第一のN型の多結晶シリコン領
域以外の前記第一の多結晶シリコン膜中に選択的に低濃
度のP型不純物ドーピングを行い低濃度のP型のソースと
ドレインおよび前記第一の多結晶シリコン中に第二のP
型の領域を形成する工程と、前記半導体基板上に第三の
絶縁膜を堆積する工程と、異方性ドライエッチングによ
り前記第三の絶縁膜をエッチングし前記第一の多結晶シ
リコン側壁にサイドスペーサーを形成する工程と、Nチ
ャネル型MOSトランジスターのソースとドレインとなる
領域および前記第一の多結晶シリコンの前記第一のN型
領域からなる前記抵抗体の一部ないしは全域に高濃度の
N型不純物をドーピングする工程と、Pチャネル型MOSト
ランジスターのソースとドレインとなる領域および前記
第一の多結晶シリコンの前記第二のP型領域からなる前
記抵抗体の一部ないしは全域に高濃度のP型不純物をド
ーピングする工程とからなる相補型MOS半導体装置の製
造方法とした。
【００３２】(２３)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い第一のP型の多結晶シリコン領
域を形成する工程と、前記第一の多結晶シリコン膜上に
第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前
記第一の多結晶シリコン膜をパターニングして前記第一
の多結晶シリコン領域からなるゲート電極と配線とを形
成する工程と、Nチャネル型MOSトランジスターのソース
およびドレインとなる領域に選択的に低濃度のN型不純
物を前記半導体基板中にドーピングする工程と、Pチャ
ネル型MOSトランジスターのソースおよびドレインとな
る領域に選択的に低濃度のP型不純物を前記半導体基板
中にドーピングする工程と、前記半導体基板上に第三の
絶縁膜を堆積する工程と、異方性ドライエッチングによ
り前記第三の絶縁膜をエッチングし前記第一の多結晶シ
リコン側壁にサイドスペーサーを形成する工程と、前記
半導体基板上に第二の多結晶シリコン膜を形成する工程
と、前記第二の多結晶シリコン膜中に選択的に低濃度の
N型不純物ドーピングを行い第一のN型の多結晶シリコン
領域を形成する工程と、前記第二の多結晶シリコン膜の
全域に低濃度のP型不純物ドーピングを行い第二のP型の
多結晶シリコン領域を形成する工程と、前記第二の多結
晶シリコン膜をパターニングし抵抗体を形成する工程
と、Nチャネル型MOSトランジスターのソースとドレイン
となる領域および前記第二の多結晶シリコンの第一のN
型の領域からなる前記抵抗体の一部ないしは全域に選択
的に高濃度のN型不純物をドーピングする工程と、Pチャ
ネル型MOSトランジスターのソースとドレインとなる領
域および前記第二の多結晶シリコンの第二のP型の領域
からなる前記抵抗体の一部ないしは全域に選択的に高濃
度のP型不純物をドーピングする工程とからなる相補型M
OS半導体装置の製造方法とした。
【００３３】(２４)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い第一のN型の多結晶シリ
コン領域を形成する工程と、前記第一の多結晶シリコン
膜中に選択的に高濃度のP型不純物ドーピングを行い第
一のP型の多結晶シリコン領域を形成する工程と、前記
第一の多結晶シリコン膜の全域に低濃度のP型不純物ド
ーピングを行い第二のP型の多結晶シリコン領域を形成
する工程と、前記第一の多結晶シリコン膜上に第二の絶
縁膜を形成する工程と、前記第一の多結晶シリコンの前
記第一のP型の領域上の前記第二の絶縁膜を選択的に除
去する工程と、前記半導体基板上に高融点金属シリサイ
ド膜を形成する工程と、パターニングされた前記第二の
絶縁膜上およびその近傍の前記高融点金属シリサイド膜
を選択的に除去する工程と、パターニングされた前記第
二の絶縁膜を除去する工程と、前記高融点金属シリサイ
ドおよび前記第一の多結晶シリコン膜上に第一の絶縁膜
を形成する工程と、前記第一の絶縁膜と前記第一の多結
晶シリコン膜と前記高融点金属シリサイド膜をパターニ
ングして前記第一の多結晶シリコンの前記第一のP型の
領域と前記高融点金属シリサイドの積層からなるゲート
電極と配線と前記第一の多結晶シリコンの前記第一のN
型多領域および前記第二のP型の領域からなる抵抗体と
を形成する工程と、Nチャネル型MOSトランジスターのソ
ースおよびドレインとなる領域に選択的に低濃度のN型
不純物を前記半導体基板中にドーピングする工程と、P
チャネル型MOSトランジスターのソースおよびドレイン
となる領域に選択的に低濃度のP型不純物を前記半導体
基板中にドーピングする工程と、前記半導体基板上に第
三の絶縁膜を堆積する工程と、異方性ドライエッチング
により前記第三の絶縁膜をエッチングし前記第一の多結
晶シリコンおよび前記高融点金属シリサイド側壁にサイ
ドスペーサーを形成する工程と、前記抵抗体上の前記第
一の絶縁膜を選択的に除去する工程と、Nチャネル型MOS
トランジスターのソースとドレインとなる領域および前
記第一のN型多結晶シリコン領域からなる前記抵抗体の
一部ないしは全域に高濃度のN型不純物をドーピングす
る工程と、Pチャネル型MOSトランジスターのソースとド
レインとなる領域および前記第二のP型多結晶シリコン
領域からなる前記抵抗体の一部ないしは全域に高濃度の
P型不純物をドーピングする工程とからなる相補型MOS半
導体装置の製造方法とした。
【００３４】(２５)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い第一のP型の多結晶シリ
コン領域を形成する工程と、前記第一の多結晶シリコン
膜上に第二の絶縁膜を形成する工程と、前記第一多結晶
シリコンの前記第一のP型の領域上の前記第二の絶縁膜
を選択的に除去する工程と、前記半導体基板上に高融点
金属シリサイド膜を形成する工程と、パターニングされ
た前記第二の絶縁膜上およびその近傍の前記高融点金属
シリサイド膜を選択的に除去する工程と、パターニング
された前記第二の絶縁膜を除去する工程と、前記高融点
金属シリサイドおよび前記第一の多結晶シリコン膜上に
第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前
記第一の多結晶シリコン膜および前記高融点金属シリサ
イドをパターニングして前記第一の多結晶シリコンの第
一のP型の領域と前記高融点金属シリサイドの積層から
なるゲート電極と配線と前記第一の多結晶シリコンの前
記第一のP型領域以外からなる抵抗体領域を形成する工
程と、前記抵抗体領域上の第一の絶縁膜を選択的に除去
する工程と、Nチャネル型MOSトランジスターのソースと
ドレインとなる領域および前記第一のP型領域以外の前
記第一の多結晶シリコン膜中に選択的に低濃度のN型不
純物ドーピングを行い低濃度のN型のソースとドレイン
および前記第一の多結晶シリコン中に第一のN型の領域
を形成する工程と、Pチャネル型MOSトランジスターのソ
ースとドレインとなる領域および前記第一のP型領域と
前記第一のN型領域以外の前記第一の多結晶シリコン膜
中に選択的に低濃度のP型不純物ドーピングを行い低濃
度のP型のソースとドレインおよび前記第一の多結晶シ
リコン中に第二のP型の領域を形成する工程と、前記半
導体基板上に第三の絶縁膜を堆積する工程と、異方性ド
ライエッチングにより前記第三の絶縁膜をエッチングし
前記第一の多結晶シリコンおよび前記高融点金属シリサ
イド側壁にサイドスペーサーを形成する工程と、Nチャ
ネル型MOSトランジスターのソースとドレインとなる領
域および前記第一のN型多結晶シリコン領域からなる前
記抵抗体の一部ないしは全域に高濃度のN型不純物をド
ーピングする工程と、Pチャネル型MOSトランジスターの
ソースとドレインとなる領域および前記第二のP型多結
晶シリコン領域からなる前記抵抗体の一部ないしは全域
に高濃度のP型不純物をドーピングする工程とからなる
相補型MOS半導体装置の製造方法とした。
【００３５】(２６)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い第一のN型の多結晶シリ
コン領域を形成する工程と、前記第一の多結晶シリコン
膜中に選択的に高濃度のP型不純物ドーピングを行い第
一のP型の多結晶シリコン領域を形成する工程と、前記
第一の多結晶シリコン膜の全域に低濃度のP型不純物ド
ーピングを行い第二のP型の多結晶シリコン領域を形成
する工程と、前記第一の多結晶シリコン膜上に第二の絶
縁膜を形成する工程と、前記第一の多結晶シリコンの前
記第一のP型の領域上の前記第二の絶縁膜を選択的に除
去する工程と、前記半導体基板上に高融点金属膜を形成
する工程と、熱処理を行い前記第一の多結晶シリコンと
接触している前記高融点金属膜を高融点金属シリサイド
化する工程と、前記第二の絶縁膜上の未反応である前記
高融点金属膜を選択的に除去する工程と、パターニング
された前記第二の絶縁膜を除去する工程と、前記高融点
金属シリサイドおよび前記第一の多結晶シリコン膜上に
第一の絶縁膜を形成する工程と、前記第一の絶縁膜と前
記第一の多結晶シリコン膜と前記高融点金属シリサイド
膜をパターニングして前記第一の多結晶シリコンの前記
第一のP型の領域と前記高融点金属シリサイドの積層か
らなるゲート電極と配線と前記第一の多結晶シリコンの
前記第一のN型多領域および前記第二のP型の領域からな
る抵抗体とを形成する工程と、Nチャネル型MO Sトラン
ジスターのソースおよびドレインとなる領域に選択的に
低濃度のN型不純物を前記半導体基板中にドーピングす
る工程と、Pチャネル型MOSトランジスターのソースおよ
びドレインとなる領域に選択的に低濃度のP型不純物を
前記半導体基板中にドーピングする工程と、前記半導体
基板上に第三の絶縁膜を堆積する工程と、異方性ドライ
エッチングにより前記第三の絶縁膜をエッチングし前記
第一の多結晶シリコンおよび前記高融点金属シリサイド
側壁にサイドスペーサーを形成する工程と、前記抵抗体
上の前記第一の絶縁膜を選択的に除去する工程と、Nチ
ャネル型MOSトランジスターのソースとドレインとなる
領域および前記第一のN型多結晶シリコン領域からなる
前記抵抗体の一部ないしは全域に高濃度のN型不純物を
ドーピングする工程と、Pチャネル型MOSトランジスター
のソースとドレインとなる領域および前記第二のP型多
結晶シリコン領域からなる前記抵抗体の一部ないしは全
域に高濃度のP型不純物をドーピングする工程とからな
る相補型MOS半導体装置の製造方法とした。
【００３６】(２７)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い第一のP型の多結晶シリ
コン領域を形成する工程と、前記第一の多結晶シリコン
膜上に第二の絶縁膜を形成する工程と、前記第一多結晶
シリコンの前記第一のP型の領域上の前記第二の絶縁膜
を選択的に除去する工程と、前記半導体基板上に高融点
金属膜を形成する工程と、熱処理を行い前記第一の多結
晶シリコンと接触している前記高融点金属膜を高融点金
属シリサイド化する工程と、前記第二の絶縁膜上の未反
応である前記高融点金属膜を選択的に除去する工程と、
パターニングされた前記第二の絶縁膜を除去する工程
と、前記高融点金属シリサイドおよび前記第一の多結晶
シリコン膜上に第一の絶縁膜を形成する工程と、前記第
一の絶縁膜と前記第一の多結晶シリコン膜および前記高
融点金属シリサイドをパターニングして前記第一の多結
晶シリコンの第一のP型の領域と前記高融点金属シリサ
イドの積層からなるゲート電極と配線と前記第一の多結
晶シリコンの前記第一のP型領域以外からなる抵抗体領
域を形成する工程と、前記抵抗体領域上の第一の絶縁膜
を選択的に除去する工程と、Nチャネル型MOSトランジス
ターのソースとドレインとなる領域および前記第一のP
型領域以外の前記第一の多結晶シリコン膜中に選択的に
低濃度のN型不純物ドーピングを行い低濃度のN型のソー
スとドレインおよび前記第一の多結晶シリコン中に第一
のN型の領域を形成する工程と、Pチャネル型MOSトラン
ジスターのソースとドレインとなる領域および前記第一
のP型領域と前記第一のN型領域以外の前記第一の多結晶
シリコン膜中に選択的に低濃度のP型不純物ドーピング
を行い低濃度のP型のソースとドレインおよび前記第一
の多結晶シリコン中に第二のP型の領域を形成する工程
と、前記半導体基板上に第三の絶縁膜を堆積する工程
と、異方性ドライエッチングにより前記第三の絶縁膜を
エッチングし前記第一の多結晶シリコンおよび前記高融
点金属シリサイド側壁にサイドスペーサーを形成する工
程と、Nチャネル型MOSトランジスターのソースとドレイ
ンとなる領域および前記第一のN型多結晶シリコン領域
からなる前記抵抗体の一部ないしは全域に高濃度のN型
不純物をドーピングする工程と、Pチャネル型MOSトラン
ジスターのソースとドレインとなる領域および前記第二
のP型多結晶シリコン領域からなる前記抵抗体の一部な
いしは全域に高濃度のP型不純物をドーピングする工程
とからなる相補型MOS半導体装置の製造方法とした。
【００３７】(２８)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜の全域に高濃度の
P型不純物ドーピングを行い前記第一の多結晶シリコン
中に第一のP型の領域を形成する工程と、前記第一の多
結晶シリコン上に高融点金属シリサイド膜を形成する工
程と、前記高融点金属シリサイド上に第一の絶縁膜を形
成する工程と、前記第一の絶縁膜と前記高融点金属シリ
サイドと前記第一の多結晶シリコン膜をパターニングし
てゲート電極と配線とを形成する工程と、Nチャネル型M
OSトランジスターのソースおよびドレインとなる領域に
選択的に低濃度のN型不純物を前記半導体基板中にドー
ピングする工程と、Pチャネル型MOSトランジスターのソ
ースおよびドレインとなる領域に選択的に低濃度のP型
不純物を前記半導体基板中にドーピングする工程と、前
記半導体基板上に第三の絶縁膜を堆積する工程と、異方
性ドライエッチングにより前記第三の絶縁膜をエッチン
グし前記高融点金属シリサイドと前記第一の多結晶シリ
コン側壁にサイドスペーサーを形成する工程と、前記半
導体基板上に第二の多結晶シリコン膜を形成する工程
と、前記第二の多結晶シリコン膜中に選択的に低濃度の
N型不純物ドーピングを行い第一のN型の多結晶シリコン
領域を形成する工程と、前記第二の多結晶シリコン膜の
全域に低濃度のP型不純物ドーピングを行い第二のP型の
多結晶シリコン領域を形成する工程と、前記第二の多結
晶シリコン膜をパターニングし抵抗体を形成する工程
と、Nチャネル型MOSトランジスターのソースとドレイン
となる領域および前記第二の多結晶シリコンの第一のN
型の領域からなる前記抵抗体の一部ないしは全域に選択
的に高濃度のN型不純物をドーピングする工程と、Pチャ
ネル型MOSトランジスターのソースとドレインとなる領
域および前記第二の多結晶シリコンの第二のP型の領域
からなる前記抵抗体の一部ないしは全域に選択的に高濃
度のP型不純物をドーピングする工程とからなる相補型M
OS半導体装置の製造方法とした。
【００３８】(２９)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜の全域に高濃度の
P型不純物ドーピングを行い前記第一の多結晶シリコン
中に第一のP型の領域を形成する工程と、前記第一の多
結晶シリコン上に高融点金属膜を形成する工程と、熱処
理を行い前記第一の多結晶シリコンと接触している前記
高融点金属膜を高融点金属シリサイド化する工程と前記
高融点金属シリサイド上に第一の絶縁膜を形成する工程
と、前記第一の絶縁膜と前記高融点金属シリサイドと前
記第一の多結晶シリコン膜をパターニングしてゲート電
極と配線とを形成する工程と、Nチャネル型MOSトランジ
スターのソースおよびドレインとなる領域に選択的に低
濃度のN型不純物を前記半導体基板中にドーピングする
工程と、Pチャネル型MOSトランジスターのソースおよび
ドレインとなる領域に選択的に低濃度のP型不純物を前
記半導体基板中にドーピングする工程と、前記半導体基
板上に第三の絶縁膜を堆積する工程と、異方性ドライエ
ッチングにより前記第三の絶縁膜をエッチングし前記高
融点金属シリサイドと前記第一の多結晶シリコン側壁に
サイドスペーサーを形成する工程と、前記半導体基板上
に第二の多結晶シリコン膜を形成する工程と、前記第二
の多結晶シリコン膜中に選択的に低濃度のN型不純物ド
ーピングを行い第一のN型の多結晶シリコン領域を形成
する工程と、前記第二の多結晶シリコン膜の全域に低濃
度のP型不純物ドーピングを行い第二のP型の多結晶シリ
コン領域を形成する工程と、前記第二の多結晶シリコン
膜をパターニングし抵抗体を形成する工程と、Nチャネ
ル型MOSトランジスターのソースとドレインとなる領域
および前記第二の多結晶シリコンの第一のN型の領域か
らなる前記抵抗体の一部ないしは全域に選択的に高濃度
のN型不純物をドーピングする工程と、Pチャネル型MOS
トランジスターのソースとドレインとなる領域および前
記第二の多結晶シリコンの第二のP型の領域からなる前
記抵抗体の一部ないしは全域に選択的に高濃度のP型不
純物をドーピングする工程とからなる相補型MOS半導体
装置の製造方法とした。
【００３９】(３０)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一のN型の多結晶シリコン領域を形成する工
程と、前記第一の多結晶シリコン膜中に選択的に高濃度
のP型不純物ドーピングを行い前記第一の多結晶シリコ
ン中に第一のP型の多結晶シリコン領域を形成する工程
と、前記第一の多結晶シリコン膜の全域に低濃度のP型
不純物ドーピングを行い前記第一の多結晶シリコン中に
第二のP型の多結晶シリコン領域を形成する工程と、前
記第一の多結晶シリコン膜をパターニングして前記第一
の多結晶シリコンの前記第一のP型領域からなるゲート
電極と配線と前記第一の多結晶シリコンの前記第一のＮ
型領域および前記第二のP型領域からなる抵抗体とを形
成する工程と、Nチャネル型MOSトランジスターのゲート
電極に対しソースおよびドレインが平面的にオーバーラ
ップするように低濃度のN型不純物を前記半導体基板中
にドーピングする工程と、Pチャネル型MOSトランジスタ
ーのゲート電極に対しソースとドレインの両方もしくは
ドレイン側だけがゲート電極に対し平面的にオーバーラ
ップするように選択的に低濃度のP型不純物を前記半導
体基板中にドーピングする工程と、前記第一の多結晶シ
リコン膜の前記第一のN型の領域からなる前記抵抗体の
一部ないしは全域およびNチャネル型MOSトランジスター
のゲート電極に対し平面的にオーバーラップしないソー
スとドレインの領域に高濃度のN型不純物を選択的にド
ーピングする工程と、前記第一の多結晶シリコン膜の前
記第二のP型の領域からなる前記抵抗体の一部ないしは
全域およびPチャネル型MOSトランジスターのゲート電極
に対しソースとドレインの両方が平面的にオーバーラッ
プしない領域もしくはソース側がゲート電極に対し平面
的にオーバラップしドレイン側だけがゲート電極に対し
平面的にオーバーラップしない領域に高濃度のP型不純
物を選択的にドーピングする工程とからなる相補型MOS
半導体装置の製造方法とした。
【００４０】(３１)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い第一のP型の多結晶シリ
コン領域を形成する工程と、前記第一の多結晶シリコン
膜をパターニングして前記第一の多結晶シリコンの前記
第一のP型領域からなるゲート電極と配線と前記第一のP
型領域以外からなる抵抗体とを形成する工程と、Nチャ
ネル型MOSトランジスターのゲート電極に対しソースお
よびドレインが平面的にオーバーラップする前記半導体
基板および前記第一のP型領域以外の前記第一の多結晶
シリコン膜中に選択的に低濃度のN型不純物ドーピング
を行い低濃度のN型のソースとドレインおよび前記第一
の多結晶シリコン中に第一のN型の領域を形成する工程
と、Pチャネル型MOSトランジスターのゲート電極に対し
ソースとドレインの両方もしくはドレイン側だけがゲー
ト電極に対し平面的にオーバーラップする前記半導体基
板および前記第一のP型領域および前記第二のN型領域以
外の前記第一の多結晶シリコン膜中に選択的に低濃度の
P型不純物ドーピングを行い低濃度のP型のソースとドレ
インもしくはドレインおよび前記第一の多結晶シリコン
中に第二のP型の領域を形成する工程と、前記第一の多
結晶シリコン膜の前記第一のN型の領域からなる前記抵
抗体の一部ないしは全域およびNチャネル型MOSトランジ
スターのゲート電極に対し平面的にオーバーラップしな
いソースとドレインの領域に高濃度のN型不純物を選択
的にドーピングする工程と、前記第一の多結晶シリコン
膜の前記第二のP型の領域からなる前記抵抗体の一部な
いしは全域およびPチャネル型MOSトランジスターのゲー
ト電極に対しソースとドレインの両方が平面的にオーバ
ーラップしない領域もしくはソース側がゲート電極に対
し平面的にオーバラップしドレイン側だけがゲート電極
に対し平面的にオーバーラップしない領域に高濃度のP
型不純物を選択的にドーピングする工程とからなる相補
型MOS半導体装置の製造方法とした。
【００４１】(３２)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い前記第一の多結晶シリコン中に
第一のP型の領域を形成する工程と、前記第一の多結晶
シリコン膜をパターニングして前記第一のP型領域から
なるゲート電極と配線とを形成する工程と、前記半導体
基板上に第四の絶縁膜を形成する工程と、前記半導体基
板上に第二の多結晶シリコン膜を形成する工程と、前記
第二の多結晶シリコン膜中に選択的に低濃度のN型不純
物ドーピングを行い前記第二の多結晶シリコン中に第一
のN型の領域を形成する工程と、前記第二の多結晶シリ
コン膜の全域に低濃度のP型不純物ドーピングを行い前
記第二の多結晶シリコン中に第二のP型の領域を形成す
る工程と、前記第二の多結晶シリコン膜をパターニング
し抵抗体を形成する工程と、Nチャネル型MOSトランジス
ターのゲート電極に対しソースおよびドレインが平面的
にオーバーラップするように低濃度のN型不純物を前記
半導体基板中にドーピングする工程と、Pチャネル型MOS
トランジスターのゲート電極に対しソースとドレインの
両方もしくはドレイン側だけがゲート電極に対し平面的
にオーバーラップするように選択的に低濃度のP型不純
物を前記半導体基板中にドーピングする工程と、前記第
二の多結晶シリコン膜の前記第一のN型の領域からなる
前記抵抗体の一部ないし全域およびNチャネル型MOSトラ
ンジスターのゲート電極に対し平面的にオーバーラップ
しないソースとドレインの領域に高濃度のN型不純物を
選択的にドーピングする工程と、前記第二の多結晶シリ
コン膜の前記第二のP型の領域からなる前記抵抗体の一
部ないしは全域およびPチャネル型MOSトランジスターの
ゲート電極に対しソースとドレインの両方が平面的にオ
ーバーラップしない領域もしくはソース側がゲート電極
に対し平面的にオーバラップしドレイン側だけがゲート
電極に対し平面的にオーバーラップしない領域に高濃度
のP型不純物を選択的にドーピングする工程とからなる
相補型MOS半導体装置の製造方法とした。
【００４２】(３３)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い第一の多結晶シリコン中に第一
のP型の領域を形成する工程と、前記第一の多結晶シリ
コン膜をパターニングして前記第一のP型領域からなる
ゲート電極と配線とを形成する工程と、前記半導体基板
上に第四の絶縁膜を形成する工程と、前記半導体基板上
に第二の多結晶シリコン膜を形成する工程と、前記第二
の多結晶シリコン膜をパターニングし抵抗体を形成する
工程と、Nチャネル型MOSトランジスターのゲート電極に
対しソースおよびドレインが平面的にオーバーラップす
る領域と前記第二の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行いNチャネル型MOSトラン
ジスターの低濃度のソースとドレインおよび前記第二の
多結晶シリコン中に第一のN型の領域を同時に形成する
工程と、Pチャネル型MOSトランジスターのゲート電極に
対しソースとドレインの両方が平面的にオーバーラップ
する領域もしくはドレイン側だけが平面的にオーバーラ
ップする領域と前記第二の多結晶シリコン膜中に選択的
に低濃度のP型不純物ドーピングを行いPチャネル型MOS
トランジスターの低濃度のソースとドレインもしくはド
レインと前記第二の多結晶シリコン中に第二のP型の領
域を同時に形成する工程と、前記第二の多結晶シリコン
膜の前記第一のN型の領域からなる前記抵抗体の一部な
いし全域およびNチャネル型MOSトランジスターのゲート
電極に対し平面的にオーバーラップしないソースとドレ
インの領域に高濃度のN型不純物を選択的にドーピング
する工程と、前記第二の多結晶シリコン膜の前記第二の
P型の領域からなる前記抵抗体の一部ないし全域よびPチ
ャネル型MOSトランジスターのゲート電極に対しソース
とドレインの両方が平面的にオーバーラップしない領域
もしくはソース側がゲート電極に対し平面的にオーバラ
ップしドレイン側だけがゲート電極に対し平面的にオー
バーラップしない領域に高濃度のP型不純物を選択的に
ドーピングする工程とからなる相補型MOS半導体装置の
製造方法とした。
【００４３】(３４)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一N型の多結晶シリコン領域を形成する工程
と、前記第一の多結晶シリコン膜中に選択的に高濃度の
P型不純物ドーピングを行い前記第一の多結晶シリコン
中に第一のP型の多結晶シリコン領域を形成する工程
と、前記第一の多結晶シリコン膜の全域に低濃度のP型
不純物ドーピングを行い前記第一の多結晶シリコン中に
第二のP型の多結晶シリコン領域を形成する工程と、前
記第一の多結晶シリコン膜上に第二の絶縁膜を形成する
工程と、前記第一の多結晶シリコンの前記第一のP型の
領域上の前記第二の絶縁膜を選択的に除去する工程と、
前記半導体基板上に高融点金属シリサイド膜を形成する
工程と、パターニングされた前記第二の絶縁膜上および
その近傍の前記高融点金属シリサイド膜を選択的に除去
する工程と、パターニングされた前記第二の絶縁膜を除
去する工程と、前記第一の多結晶シリコン膜と前記高融
点金属シリサイド膜をパターニングして前記第一の多結
晶シリコンの前記第一のP型の領域と前記高融点金属シ
リサイドの積層からなるゲート電極と配線と前記第一の
多結晶シリコンの前記第一のN型領域および前記第二のP
型領域からなる抵抗体とを形成する工程と、Nチャネル
型MOSトランジスターのゲート電極に対しソースおよび
ドレインが平面的にオーバーラップするように低濃度の
N型不純物を前記半導体基板中にドーピングする工程
と、Pチャネル型MOSトランジスターのゲート電極に対し
ソースとドレインの両方もしくはドレイン側だけがゲー
ト電極に対し平面的にオーバーラップするように選択的
に低濃度のP型不純物を前記半導体基板中にドーピング
する工程と、前記第一の多結晶シリコンの前記第一のN
型の領域からなる前記抵抗体の一部ないしは全域および
Nチャネル型MOSトランジスターのゲート電極に対し平面
的にオーバーラップしないソースとドレインの領域に高
濃度のN型不純物を選択的にドーピングする工程と、前
記第一の多結晶シリコンの前記第二のP型領域からなる
前記抵抗体の一部ないしは全域およびPチャネル型MOSト
ランジスターのゲート電極に対しソースとドレインの両
方が平面的にオーバーラップしない領域もしくはソース
側がゲート電極に対し平面的にオーバラップしドレイン
側だけがゲート電極に対し平面的にオーバーラップしな
い領域に高濃度のP型不純物を選択的にドーピングする
工程とからなる相補型MOS半導体装置の製造方法とし
た。
【００４４】(３５)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一のP型の領域を形成する工程と、前記第一
の多結晶シリコン膜上に第二の絶縁膜を形成する工程
と、前記第一の多結晶シリコンの前記第一のP型の領域
上の前記第二の絶縁膜を選択的に除去する工程と、前記
半導体基板上に高融点金属シリサイド膜を形成する工程
と、パターニングされた前記第二の絶縁膜上およびその
近傍の前記高融点金属シリサイド膜を選択的に除去する
工程と、パターニングされた前記第二の絶縁膜を除去す
る工程と、前記第一の多結晶シリコン膜および前記高融
点金属シリサイドをパターニングして前記第一の多結晶
シリコンの前記第一のP型領域と前記高融点金属シリサ
イドの積層からなるゲート電極と配線と前記第一の多結
晶シリコンの前記第一のP型領域以外からなる抵抗体領
域を形成する工程と、Nチャネル型MOSトランジスターの
ゲート電極に対しソースおよびドレインが平面的にオー
バーラップする領域と前記第一の多結晶シリコンの前記
第一のP型領域以外の前記第一の多結晶シリコン膜中に
選択的に低濃度のN型不純物ドーピングを行いNチャネル
型MOSトランジスターの低濃度のソースとドレインおよ
び前記第一の多結晶シリコン中に第一のN型の領域を同
時に形成する工程と、Pチャネル型MOSトランジスターの
ゲート電極に対しソースとドレインの両方が平面的にオ
ーバーラップする領域もしくはドレイン側だけが平面的
にオーバーラップする領域と前記第一の多結晶シリコン
の前記第一のP型の領域と前記第一のN型の領域以外の前
記第一の多結晶シリコン膜中に選択的に低濃度のP型不
純物ドーピングを行いPチャネル型M OSトランジスター
の低濃度のソースとドレインもしくはドレインと前記第
一の多結晶シリコン中に第二のP型の領域を同時に形成
する工程と、前記第一の多結晶シリコンの前記第一のN
型の領域からなる前記抵抗体の一部ないしは全域および
Nチャネル型MOSトランジスターのゲート電極に対し平面
的にオーバーラップしないソースとドレインの領域に高
濃度のN型不純物を選択的にドーピングする工程と、前
記第一の多結晶シリコンの前記第二のP型の領域からな
る前記抵抗体の一部ないしは全域およびPチャネル型MOS
トランジスターのゲート電極に対しソースとドレインの
両方が平面的にオーバーラップしない領域もしくはソー
ス側がゲート電極に対し平面的にオーバラップしドレイ
ン側だけがゲート電極に対し平面的にオーバーラップし
ない領域に高濃度のP型不純物を選択的にドーピングす
る工程とからなる相補型MOS半導体装置の製造方法とし
た。
【００４５】(３６)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一のN型の領域を形成する工程と、前記第一
の多結晶シリコン膜中に選択的に高濃度のP型不純物ド
ーピングを行い前記第一の多結晶シリコン中に第一のP
型の領域を形成する工程と、前記第一の多結晶シリコン
膜の全域に低濃度のP型不純物ドーピングを行い前記第
一の多結晶シリコン中に第二のP型の領域を形成する工
程と、前記第一の多結晶シリコン膜上に第二の絶縁膜を
形成する工程と、前記第一の多結晶シリコンの前記第一
のP型の領域上の前記第二の絶縁膜を選択的に除去する
工程と、前記半導体基板上に高融点金属膜を形成する工
程と、熱処理を行い前記第一の多結晶シリコンと接触し
ている前記高融点金属膜を高融点金属シリサイド化する
工程と、前記第二の絶縁膜上の未反応である前記高融点
金属膜を選択的に除去する工程と、パターニングされた
前記第二の絶縁膜を除去する工程と、前記第一の多結晶
シリコン膜と前記高融点金属シリサイド膜をパターニン
グして前記第一の多結晶シリコンの前記第一のP型領域
と前記高融点金属シリサイドの積層からなるゲート電極
と配線と前記第一の多結晶シリコンの前記第一のN型領
域および前記第二のP型領域からなる抵抗体とを形成す
る工程と、Nチャネル型MOSトランジスターのゲート電極
に対しソースおよびドレインが平面的にオーバーラップ
するように低濃度のN型不純物を前記半導体基板中にド
ーピングする工程と、Pチャネル型MOSトランジスターの
ゲート電極に対しソースとドレインの両方もしくはドレ
イン側だけがゲート電極に対し平面的にオーバーラップ
するように選択的に低濃度のP型不純物を前記半導体基
板中にドーピングする工程と、前記第一の多結晶シリコ
ンの前記第一のN型の領域からなる前記抵抗体の一部な
いしは全域およびNチャネル型MOSトランジスターのゲー
ト電極に対し平面的にオーバーラップしないソースとド
レインの領域に高濃度のN型不純物を選択的にドーピン
グする工程と、前記第一の多結晶シリコンの前記第二の
P型領域からなる前記抵抗体の一部ないしは全域Pチャネ
ル型MOSトランジスターのゲート電極に対しソースとド
レインの両方が平面的にオーバーラップしない領域もし
くはソース側がゲート電極に対し平面的にオーバラップ
しドレイン側だけがゲート電極に対し平面的にオーバー
ラップしない領域に高濃度のP型不純物を選択的にドー
ピングする工程とからなる相補型MOS半導体装置の製造
方法とした。
【００４６】(３７)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に選択的に高濃
度のP型不純物ドーピングを行い前記第一の多結晶シリ
コン中に第一のP型の領域を形成する工程と、前記第一
の多結晶シリコン膜上に第二の絶縁膜を形成する工程
と、前記第一の多結晶シリコンの前記第一のP型の領域
上の前記第二の絶縁膜を選択的に除去する工程と、前記
半導体基板上に高融点金属膜を形成する工程と、熱処理
を行い前記第一の多結晶シリコンと接触している前記高
融点金属膜を高融点金属シリサイド化する工程と、前記
第二の絶縁膜上の未反応である前記高融点金属膜を選択
的に除去する工程と、パターニングされた前記第二の絶
縁膜を除去する工程と、前記第一の多結晶シリコン膜お
よび前記高融点金属シリサイドをパターニングして前記
第一の多結晶シリコンの前記第一のP型領域と前記高融
点金属シリサイドの積層からなるゲート電極と配線と前
記第一の多結晶シリコンの前記第一のP型領域以外から
なる抵抗体領域を形成する工程と、Nチャネル型MOSトラ
ンジスターのゲート電極に対しソースおよびドレインが
平面的にオーバーラップする領域と前記第一の多結晶シ
リコンの前記第一のP型領域以外の前記第一の多結晶シ
リコン膜中に選択的に低濃度のN型不純物ドーピングを
行いNチャネル型MOSトランジスターの低濃度のソースと
ドレインおよび前記第一の多結晶シリコン中に第一のN
型の領域を同時に形成する工程と、Pチャネル型MOSトラ
ンジスターのゲート電極に対しソースとドレインの両方
が平面的にオーバーラップする領域もしくはドレイン側
だけが平面的にオーバーラップする領域と前記第一の多
結晶シリコンの前記第一のP型の領域と前記第一のN型の
領域以外の前記第一の多結晶シリコン膜中に選択的に低
濃度のP型不純物ドーピングを行いPチャネル型MOSトラ
ンジスターの低濃度のソースとドレインもしくはドレイ
ンと前記第一の多結晶シリコン中に第二のP型の領域を
同時に形成する工程と、前記第一の多結晶シリコンの前
記第一のN型の領域からなる前記抵抗体の一部ないしは
全域およびNチャネル型MOSトランジスターのゲート電極
に対し平面的にオーバーラップしないソースとドレイン
の領域に高濃度のN型不純物を選択的にドーピングする
工程と、前記第一の多結晶シリコンの前記第二のP型の
領域からなる前記抵抗体の一部ないしは全域およびPチ
ャネル型MOSトランジスターのゲート電極に対しソース
とドレインの両方が平面的にオーバーラップしない領域
もしくはソース側がゲート電極に対し平面的にオーバラ
ップしドレイン側だけがゲート電極に対し平面的にオー
バーラップしない領域に高濃度のP型不純物を選択的に
ドーピングする工程とからなる相補型MOS半導体装置の
製造方法とした。
【００４７】(３８)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い第一の多結晶シリコンの第一の
P型の領域を形成する工程と、前記第一の多結晶シリコ
ン上に高融点金属シリサイド膜を形成する工程と、前記
前記高融点金属シリサイドと前記第一の多結晶シリコン
膜とをパターニングして前記第一の多結晶シリコンの前
記第一のP型領域と前記高融点金属シリサイドの積層か
らなるゲート電極と配線を形成する工程と、前記半導体
基板上に第四の絶縁膜を形成する工程と、前記半導体基
板上に第二の多結晶シリコン膜を形成する工程と、前記
第二の多結晶シリコン膜中に選択的に低濃度のN型不純
物ドーピングを行い前記第二の多結晶シリコン中に第一
のN型の領域を形成する工程と、前記第二の多結晶シリ
コン膜の全域に低濃度のP型不純物ドーピングを行い前
記第二の多結晶シリコン中に第二のP型の領域を形成す
る工程と、前記第二の多結晶シリコン膜をパターニング
し抵抗体を形成する工程と、Nチャネル型MOSトランジス
ターのゲート電極に対しソースおよびドレインが平面的
にオーバーラップするように低濃度のN型不純物を前記
半導体基板中にドーピングする工程と、Pチャネル型MOS
トランジスターのゲート電極に対しソースとドレインの
両方もしくはドレイン側だけがゲート電極に対し平面的
にオーバーラップするように選択的に低濃度のP型不純
物を前記半導体基板中にドーピングする工程と、前記第
二の多結晶シリコン膜の前記第一のN型の領域からなる
前記抵抗体の一部ないしは全域およびNチャネル型MOSト
ランジスターのゲート電極に対し平面的にオーバーラッ
プしないソースとドレインの領域に高濃度のN型不純物
を選択的にドーピングする工程と、前記第二の多結晶シ
リコン膜の前記第二のP型の領域からなる前記抵抗体の
一部ないしは全域およびPチャネル型MOSトランジスター
のゲート電極に対しソースとドレインの両方が平面的に
オーバーラップしない領域もしくはソース側がゲート電
極に対し平面的にオーバラップしドレイン側だけがゲー
ト電極に対し平面的にオーバーラップしない領域に高濃
度のP型不純物を選択的にドーピングする工程とからな
る相補型MOS半導体装置の製造方法とした。
【００４８】(３９)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い第一の多結晶シリコンの第一の
P型領域を形成する工程と、前記第一の多結晶シリコン
上に高融点金属シリサイド膜を形成する工程と、前記前
記高融点金属シリサイドと前記第一の多結晶シリコン膜
とをパターニングして前記第一多結晶シリコンの前記第
一のP型領域と前記高融点金属シリサイドの積層からな
るゲート電極と配線を形成する工程と、前記半導体基板
上に第四の絶縁膜を形成する工程と、前記半導体基板上
に第二の多結晶シリコン膜を形成する工程と、前記第二
の多結晶シリコン膜をパターニングし抵抗体を形成する
工程と、Nチャネル型MOSトランジスターのゲート電極に
対しソースおよびドレインが平面的にオーバーラップす
る領域と前記第二の多結晶シリコン膜中に選択的に低濃
度のN型不純物ドーピングを行いNチャネル型MOSトラン
ジスターの低濃度のソースとドレインおよび前記第二の
多結晶シリコン中に第一のN型の領域を同時に形成する
工程と、Pチャネル型MOSトランジスターのゲート電極に
対しソースとドレインの両方が平面的にオーバーラップ
する領域もしくはドレイン側だけが平面的にオーバーラ
ップする領域と前記第二の多結晶シリコン膜中に選択的
に低濃度のP型不純物ドーピングを行いPチャネル型MOS
トランジスターの低濃度のソースとドレインもしくはド
レインと前記第二の多結晶シリコン中に第二のP型の領
域を同時に形成する工程と、前記第二の多結晶シリコン
膜の前記第一のN型の領域からなる前記抵抗体の一部な
いしは全域およびNチャネル型MOSトランジスターのゲー
ト電極に対し平面的にオーバーラップしないソースとド
レインの領域に高濃度のN型不純物を選択的にドーピン
グする工程と、前記第二の多結晶シリコン膜の前記第二
のP型の領域からなる前記抵抗体の一部ないしは全域お
よびPチャネル型MOSトランジスターのゲート電極に対し
ソースとドレインの両方が平面的にオーバーラップしな
い領域もしくはソース側がゲート電極に対し平面的にオ
ーバラップしドレイン側だけがゲート電極に対し平面的
にオーバーラップしない領域に高濃度のP型不純物を選
択的にドーピングする工程とからなる相補型MOS半導体
装置の製造方法とした。
【００４９】(４０)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い前記第一の多結晶シリコンの第
一のP型の領域を形成する工程と、前記第一の多結晶シ
リコン上に高融点金属膜を形成する工程と、熱処理を行
い前記第一の多結晶シリコンと接触している前記高融点
金属膜を高融点金属シリサイド化する工程と、前記前記
高融点金属シリサイドと前記第一の多結晶シリコン膜と
をパターニングして前記第一の多結晶シリコンの前記第
一のP型領域と前記高融点金属シリサイドの積層からな
るゲート電極と配線を形成する工程と、前記半導体基板
上に第四の絶縁膜を形成する工程と、前記半導体基板上
に第二の多結晶シリコン膜を形成する工程と、前記第二
の多結晶シリコン膜中に選択的に低濃度のN型不純物ド
ーピングを行い前記第二の多結晶シリコン中に第一のN
型の領域を形成する工程と、前記第二の多結晶シリコン
膜の全域に低濃度のP型不純物ドーピングを行い前記第
二の多結晶シリコン中に第二のP型の領域を形成する工
程と、前記第二の多結晶シリコン膜をパターニングし抵
抗体を形成する工程と、Nチャネル型MOSトランジスター
のゲート電極に対しソースおよびドレインが平面的にオ
ーバーラップするように低濃度のN型不純物を前記半導
体基板中にドーピングする工程と、Pチャネル型MOSトラ
ンジスターのゲート電極に対しソースとドレインの両方
もしくはドレイン側だけがゲート電極に対し平面的にオ
ーバーラップするように選択的に低濃度のP型不純物を
前記半導体基板中にドーピングする工程と、前記第二の
多結晶シリコン膜の前記第一のN型の領域からなる前記
抵抗体の一部ないしは全域およびNチャネル型MOSトラン
ジスターのゲート電極に対し平面的にオーバーラップし
ないソースとドレインの領域に高濃度のN型不純物を選
択的にドーピングする工程と、前記第二の多結晶シリコ
ン膜の前記第二のP型の領域からなる前記抵抗体の一部
ないしは全域およびPチャネル型MOSトランジスターのゲ
ート電極に対しソースとドレインの両方が平面的にオー
バーラップしない領域もしくはソース側がゲート電極に
対し平面的にオーバラップしドレイン側だけがゲート電
極に対し平面的にオーバーラップしない領域に高濃度の
P型不純物を選択的にドーピングする工程とからなる相
補型MOS半導体装置の製造方法とした。
【００５０】(４１)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜中に高濃度のP型
不純物ドーピングを行い第一の多結晶シリコンの第一の
P型の領域を形成する工程と、前記第一の多結晶シリコ
ン上に高融点金属膜を形成する工程と、熱処理を行い前
記第一の多結晶シリコンと接触している前記高融点金属
膜を高融点金属シリサイド化する工程と、前記前記高融
点金属シリサイドと前記第一の多結晶シリコン膜とをパ
ターニングして前記第一の多結晶シリコンの前記第一の
P型領域と前記高融点金属シリサイドの積層からなるゲ
ート電極と配線を形成する工程と、前記半導体基板上に
第四の絶縁膜を形成する工程と、前記半導体基板上に第
二の多結晶シリコン膜を形成する工程と、前記第二の多
結晶シリコン膜をパターニングし抵抗体を形成する工程
と、Nチャネル型MOSトランジスターのゲート電極に対し
ソースおよびドレインが平面的にオーバーラップする領
域と前記第二の多結晶シリコン膜中に選択的に低濃度の
N型不純物ドーピングを行いNチャネル型MOSトランジス
ターの低濃度のソースとドレインおよび前記第二の多結
晶シリコン中に第一のN型の領域を同時に形成する工程
と、Pチャネル型MOSトランジスターのゲート電極に対し
ソースとドレインの両方が平面的にオーバーラップする
領域もしくはドレイン側だけが平面的にオーバーラップ
する領域と前記第二の多結晶シリコン膜中に選択的に低
濃度のP型不純物ドーピングを行いPチャネル型MOSトラ
ンジスターの低濃度のソースとドレインもしくはドレイ
ンと前記第二の多結晶シリコン中に第二のP型の領域を
同時に形成する工程と、前記第二の多結晶シリコン膜の
前記第一のN型の領域からなる前記抵抗体の一部ないし
は全域およびNチャネル型MOSトランジスターのゲート電
極に対し平面的にオーバーラップしないソースとドレイ
ンの領域に高濃度のN型不純物を選択的にドーピングす
る工程と、前記第二の多結晶シリコン膜の前記第二のP
型の領域からなる前記抵抗体の一部ないしは全域および
Pチャネル型MOSトランジスターのゲート電極に対しソー
スとドレインの両方が平面的にオーバーラップしない領
域もしくはソース側がゲート電極に対し平面的にオーバ
ラップしドレイン側だけがゲート電極に対し平面的にオ
ーバーラップしない領域に高濃度のP型不純物を選択的
にドーピングする工程とからなる相補型MOS半導体装置
の製造方法とした。
【００５１】(４２)半導体基板中にNチャネル型MOSトラ
ンジスターとPチャネル型MOSトランジスターのそれぞれ
の領域を確定するウェル形成の工程と、前記半導体基板
上に素子分離領域を形成する工程と、前記半導体基板上
にゲート絶縁膜を形成する工程と、前記半導体基板中に
しきい値制御のための不純物をドーピングする工程と、
前記半導体基板上に第一の多結晶シリコン膜を形成する
工程と、前記第一の多結晶シリコン膜の全域に高濃度の
P型不純物ドーピングを行い前記第一の多結晶シリコン
中に第一のP型の領域を形成する工程と、前記第一の多
結晶シリコン上に高融点金属シリサイド膜を形成する工
程と、前記高融点金属シリサイド上に第一の絶縁膜を形
成する工程と、前記第一の絶縁膜と前記高融点金属シリ
サイドと前記第一の多結晶シリコン膜をパターニングし
てゲート電極と配線とを形成する工程と、前記半導体基
板上に第四の絶縁膜を形成する工程と、前記半導体基板
上に第二の多結晶シリコン膜を形成する工程と、前記第
二の多結晶シリコン膜中に選択的に低濃度のN型不純物
ドーピングを行い前記第二の多結晶シリコン中に第一の
N型の領域を形成する工程と、前記第二の多結晶シリコ
ン膜の全域に低濃度のP型不純物ドーピングを行い前記
第二の多結晶シリコン中に第二のP型の領域を形成する
工程と、前記第二の多結晶シリコン膜をパターニングし
抵抗体を形成する工程と、Nチャネル型MOSトランジスタ
ーのゲート電極に対しソースとドレインの両方もしくは
ドレイン側だけがゲート電極に対し平面的にオーバーラ
ップするように選択的に低濃度のN型不純物を前記半導
体基板中にドーピングする工程と、Pチャネル型MOSトラ
ンジスターのゲート電極に対しソースとドレインの両方
もしくはドレイン側だけがゲート電極に対し平面的にオ
ーバーラップするように選択的に低濃度のP型不純物を
前記半導体基板中にドーピングする工程と、前記第二の
多結晶シリコン膜の前記第一のN型の領域からなる前記
抵抗体の一部ないしは全域およびNチャネル型MOSトラン
ジスターのゲート電極に対しソースとドレインの両方が
平面的にオーバーラップしない領域もしくはソース側が
ゲート電極に対し平面的にオーバラップしドレイン側だ
けがゲート電極に対し平面的にオーバーラップしない領
域に高濃度のN型不純物を選択的にドーピングする工程
と、前記第二の多結晶シリコン膜の前記第二のP型の領
域からなる前記抵抗体の一部ないしは全域およびPチャ
ネル型MOSトランジスターのゲート電極に対しソースと
ドレインの両方が平面的にオーバーラップしない領域も
しくはソース側がゲート電極に対し平面的にオーバラッ
プしドレイン側だけがゲート電極に対し平面的にオーバ
ーラップしない領域に高濃度のP型不純物を選択的にド
ーピングする工程とからなる相補型MOS半導体装置の製
造方法とした。
【００５２】(４３)前記半導体基板がP型半導体基板で
ありN型ウェルを形成することによりNチャネル型MOSト
ランジスターとPチャネル型MOSトランジスターのそれぞ
れの領域を確定することを特徴とする相補型MOS半導体
装置およびその製造方法とした。
【００５３】(４４)前記半導体基板がP型半導体基板で
ありN型ウェルとP型ウェルをそれぞれ形成することによ
りNチャネル型MOSトランジスターとPチャネル型MOSトラ
ンジスターのそれぞれの領域を確定することを特徴とす
る相補型MOS半導体装置およびその製造方法とした。
【００５４】(４５)前記半導体基板がN型半導体基板で
ありP型ウェルを形成することによりNチャネル型MOSト
ランジスターとPチャネル型MOSトランジスターのそれぞ
れの領域を確定することを特徴とする相補型MOS半導体
装置およびその製造方法とした。
【００５５】(４６)前記半導体基板がN型半導体基板で
ありN型ウェルとP型ウェルをそれぞれ形成することによ
りNチャネル型MOSトランジスターとPチャネル型MOSトラ
ンジスターのそれぞれの領域を確定することを特徴とす
る相補型MOS半導体装置およびその製造方法とした。
【００５６】(４７)前記半導体基板上に素子分離領域を
形成する工程がLOCOS法であることを特徴とする相補型M
OS半導体装置の製造方法とした。
【００５７】(４８)前記半導体基板上に素子分離領域を
形成する工程がシャロートレンチアイソレーション法で
あることを特徴とする相補型MOS半導体装置の製造方法
とした。
【００５８】(４９)前記しきい値制御のための不純物を
ドーピングする工程がイオン注入法であり、Nチャネル
型MOSトランジスターのしきい値制御のための該不純物
が砒素ないしリンであることを特徴とする相補型MOS半
導体装置の製造方法とした。
【００５９】(５０)前記第一の多結晶シリコンは化学気
相成長法により形成されることを特徴とする相補型MOS
半導体装置およびその製造方法とした。
【００６０】(５１)前記第二の多結晶シリコンは化学気
相成長法もしくはスパッタ法ににより形成されることを
特徴とする相補型MOS半導体装置およびその製造方法と
した。
【００６１】(５２)前記第一の多結晶シリコンの前記第
一のP型の領域の形成は、不純物としてボロンないしBF2
を用いたイオン注入法もしくは不純物としてボロンを用
いた電気炉中でのプリデポとドライブイン法もしくは不
純物としてボロンを用いて分子層ドーピング法であるこ
とを特徴とする相補型MOS半導体装置の製造方法とし
た。
【００６２】(５３)前記第一の多結晶シリコンの前記第
一のP型の領域を形成する工程は多結晶シリコンを堆積
すると同時に不純物としてボロンをドープする化学気相
成長法であることを特徴とする相補型MOS半導体装置の
製造方法とした。
【００６３】(５４)前記第一の絶縁膜は化学気相成長法
もしくは熱酸化法により形成されたシリコン酸化膜であ
り、該第一の絶縁膜の膜厚が１０００Åから２０００Å
の範囲であることを特徴とする相補型MOS半導体装置の
製造方法とした。
【００６４】(５５)前記第一の絶縁膜は化学気相成長法
により形成されたシリコン窒化膜であり、該第一の絶縁
膜の膜厚が１０００Åから２０００Åの範囲であること
を特徴とする相補型MOS半導体装置の製造方法とした。
【００６５】(５６)前記第一の絶縁膜は下層が化学気相
成長法もしくは熱酸化法により形成されたシリコン酸化
膜であり上層が化学気相成長法により形成されたシリコ
ン窒化膜である積層構造であり、該第一の絶縁膜の総膜
厚が１０００Åから３０００Åの範囲であることを特徴
とする相補型MOS半導体装置の製造方法とした。
【００６６】(５７)前記第二の絶縁膜は化学気相成長法
により形成され、該第二の絶縁膜の膜厚が１０００Åか
ら４０００Åの範囲であることを特徴とする相補型MOS
半導体装置の製造方法とした。
【００６７】(５８)前記第三の絶縁膜は化学気相成長法
により形成されたシリコン酸化膜であり、該第三の絶縁
膜の総膜厚が２０００Åから６０００Åの範囲であるこ
とを特徴とする相補型MOS半導体装置の製造方法とし
た。
【００６８】(５９)前記高融点金属シリサイドは化学気
相成長法もしくはスパッタ法により形成されることを特
徴とする相補型MOS半導体装置およびその製造方法とし
た。
【００６９】(６０)前記高融点金属はスパッタ法により
形成されたコバルトもしくはチタンであり、該高融点金
属の膜厚が１００Åから５００Åの範囲であることを特
徴とする相補型MOS半導体装置の製造方法とした。
【００７０】(６１)ゲートとドレインが短絡しているエ
ンハンスメント型NMOSトランジスターのゲートとドレイ
ンに、ゲートとソースが短絡しているディプリーション
型NMOSトランジスターのゲートとソースを接続し、該接
続点を出力ノードとした基準電圧回路において、前記エ
ンハンスメント型NMOSトランジスターおよび前記ディプ
リーション型NMOSトランジスターのゲート電極の極性が
P型であることを特徴とする半導体装置とした。
【００７１】(６２)ゲートとドレインが短絡しているエ
ンハンスメント型NMOSトランジスターのソースに、ゲー
トとソースが短絡しているディプリーション型NMOSトラ
ンジスターのドレインを接続し、該接続点を出力ノード
とした基準電圧回路において、前記エンハンスメント型
NMOSトランジスターおよび前記ディプリーション型NMOS
トランジスターのゲート電極の極性がP型であることを
特徴とする半導体装置とした。
【００７２】(６３)ゲートとドレインが短絡しているエ
ンハンスメント型NMOSトランジスターのゲートとドレイ
ンに、ゲートが前記エンハンスメント型NMOSトランジス
ターのソースに短絡しているディプリーション型NMOSト
ランジスターのソースを接続し、該接続点を出力ノード
とした基準電圧回路において、前記エンハンスメント型
NMOSトランジスターおよび前記ディプリーション型NMOS
トランジスターのゲート電極の極性がP型であることを
特徴とする半導体装置とした。
【００７３】(６４)ゲートとソースが短絡しているディ
プリーション型NMOSトランジスターのドレインに、ソー
スが電源に接続されている第一のエンハンスメント型PM
OSトランジスターのドレインとゲートを接続し、ソース
が電源に接続されかつゲートが前記第一のエンハンスメ
ント型PMOSトランジスターと共通に接続された第二のエ
ンハンスメント型PMOSトランジスターのドレインに、ゲ
ートとドレインが短絡しているエンハンスメント型NMOS
トランジスターのゲートとドレインを接続し、該接続点
を出力ノードとした基準電圧回路において、前記エンハ
ンスメント型NMOSトランジスターおよび前記ディプリー
ション型NMOSトランジスターのゲート電極の極性がP型
であることを特徴とする半導体装置とした。
【００７４】(６５)ゲートとソースが短絡している第一
のディプリーション型NMOSトランジスターのドレイン
に、ゲートとソースが短絡している第二のディプリーシ
ョン型NMOSトランジスターのゲートとソースが接続さ
れ、該第二のディプリーション型NMOSトランジスターの
ドレインが電源に接続され、前記第一のディプリーショ
ン型NMOSトランジスターのソースにゲートとドレインが
短絡しているエンハンスメント型NMOSトランジスターを
接続し、該接続点を出力ノードとした基準電圧回路にお
いて、前記エンハンスメント型NMOSトランジスターおよ
び前記第一ディプリーション型NMOSトランジスターと前
記第二のディプリーション型NMOSトランジスターのゲー
ト電極の極性がP型であることを特徴とする半導体装置
とした。
【００７５】(６６)ゲートとドレインが短絡しているエ
ンハンスメント型NMOSトランジスターのゲートとドレイ
ンに、ゲートが前記エンハンスメント型NMOSトランジス
ターのソースに短絡している第一ディプリーション型NM
OSトランジスターのソースを接続し、該第一のディプリ
ーション型NMOSトランジスターのドレインにゲートとソ
ースが短絡している第二のディプリーション型NMOSトラ
ンジスターのゲートとソースが接続され、該第二のディ
プリーション型NMOSトランジスターのドレインが電源に
接続され、前記エンハンスメント型NMOSトランジスター
のドレインと前記第一のディプリーション型NMOSトラン
ジスターのソースの接続点を出力ノードとした基準電圧
回路において、前記エンハンスメント型NMOSトランジス
ターおよび前記第一のディプリーション型NMOSトランジ
スターと前記第二のディプリーション型NMOSトランジス
ターのゲート電極の極性がP型であることを特徴とする
半導体装置とした。
【００７６】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。
【００７７】図１は本発明のCMOS半導体装置の一実施例
を示す模式的断面図である。P型半導体基板１０１に形
成されたゲート電極がP＋型の多結晶シリコン１０７で
ありソースとドレインがいわゆるシングルドレイン構造
であるNMOS１１３と、Nウェル領域１０２に形成された
ゲート電極がやはりP＋型の多結晶シリコン１０７であ
るシングルドレイン構造のPMOS１１２とからなるCMOS
と、フィールド絶縁膜１０６上に形成されている電圧を
分圧するための分圧回路もしくは時定数を設定するCR回
路などに用いられるP−抵抗体１１４およびN−抵抗体１
１５とから構成されている。ゲート電極であるP＋多結
晶シリコン１０７は可能な限り低抵抗としたいため、濃
度が１×１０19atoms／cm3以上のボロンまたはBF2など
のアクセプター不純物を含む。抵抗体１１４、１１５は
CMOSのゲート電極と同一層の多結晶シリコンにより形成
されている。
【００７８】PMOS１１２においてゲート電極をP＋多結
晶シリコン１０７とすることで、Nウェル１０２とゲー
ト電極の仕事関数の関係からE型PMOSのチャネルは表面
チャネルとなるが、表面チャネル型PMOSにおいてはしき
い値電圧を例えば−０．５Ｖ以上に設定しても極端なサ
ブスレッショルド係数の悪化に至らず低電圧動作および
低消費電力がともに可能となる。
【００７９】一方NMOS１１３においては、P＋多結晶シ
リコン１０７のゲート電極とP型半導体基板１０１の仕
事関数の関係からE型NMOSのチャネルは埋込みチャネル
となるが、しきい値を所望の値に設定する場合に拡散係
数の小さな砒素をしきい値制御用ドナー不純物として使
用できるためチャネルは極めて浅い埋込みチャネルとな
る。従ってしきい値電圧を例えば０．５Ｖ以下の小さな
値に設定しても、しきい値制御用アクセプター不純物と
して拡散係数が大きくイオン注入のプロジェクションレ
ンジも大きいボロンを使用せざるを得ず深い埋込みチャ
ネルとなるN＋多結晶シリコンをゲート電極としたE型PM
OSの場合に比べ、サブスレッショルドの劣化やリーク電
流の増大を著しく抑制できる。
【００８０】以上の説明により本発明によるP＋多結晶
シリコン単極をゲート電極としたCMOSは、従来のN＋多
結晶シリコン単極をゲート電極としたCMOSに比べ、低電
圧動作および低消費電力に対し有効な技術であることが
理解されよう。
【００８１】図１にはP−抵抗体１１４およびN−抵抗体
１１５の両方を示しているが、それらの抵抗体の特徴と
製品に要求される特性とを考慮し工程数やコスト削減の
目的でP−抵抗体１１４もしくはN−抵抗体１１５のどち
らかしかを搭載しない場合もある。
【００８２】図２は本発明のCMOS半導体装置の第二の実
施例を示す模式的断面図である。P＋多結晶シリコン単
極CMOS構造は図１の実施例に示した構造と同じであり、
図１に示した実施例と同様な低電圧動作、低消費電力、
低コストの効果を有するが、図１に示した実施例との違
いは多結晶シリコンからなる抵抗体を比較的高不純物濃
度で低抵抗であるP＋抵抗体１１６とN＋抵抗体１１７と
している点にある。分圧回路のように比較的高いシート
抵抗値で比精度が重要な抵抗回路においては図１の実施
例に示したP−抵抗体やN−抵抗体が有効であるが、時定
数を決定するためのCR回路のように絶対値精度が重要な
抵抗体や温度係数の小さいことが要求される抵抗体にお
いては、不純物濃度を濃くして比較的低抵抗とした方が
絶対値精度ならびに温度係数は改善されるためである。
【００８３】P＋抵抗体１１６とN＋抵抗体１１７の形成
は例えば通常のCMOS形成におけるNMOSとPMOSのソースと
ドレイン形成の際の不純物ドーピングを多結晶シリコン
にも同時に行うことにより達成される。この場合P＋抵
抗体１１６はボロンないしBF2を不純物とし、濃度は１
×１０19atoms／cm3程度以上でシート抵抗値は数百Ω／
□から１ｋΩ／□前後のシート抵抗値であり、温度係数
は数百ppm／℃から千ppm／℃前後程度となる。N＋抵抗
体１１７はリンないし砒素を不純物とし、濃度は１×１
０19atoms／cm3程度以上でシート抵抗値は百Ω／□前後
から数百Ω／□程度のシート抵抗値であり、温度係数は
数百ppm／℃から千ppm／℃前後程度となる。また図２に
おいて、N＋抵抗体１１８とP＋抵抗体１１７の両方を示
しているが、半導体装置に要求される特性とそれらの抵
抗体の特徴を考慮し工程数やコスト削減の目的でどちら
かの抵抗体だけで半導体装置を構成してももちろんかま
わない。
【００８４】次に本発明を実製品に適用した場合の具体
的な効果を図３を用いて説明する。図３は半導体装置に
よる正型VRの構成概要を示す。VRは基準電圧回路１５０
とエラーアンプ１５１とPMOS出力素子１５２と抵抗１５
６からなる分圧回路１５７とからなり、入力端子１５３
に任意の電圧が入力されても常に一定の電圧を必要とさ
れる電流値とともに出力端子１５５に出力する機能を有
する半導体装置である。
【００８５】近年、特に携帯機器向けのVRには入力電圧
の低電圧化、低消費電力化、小入出力電位差でも高電流
を出力できること、出力電圧の高精度化、低コスト化、
小型化などが市場から要求されている。特に低コスト化
と小型化は優先度の高い要求である。以上の要求に対
し、本発明の構造、すなわち低コストで低しきい値電圧
化が可能なCMOSによりエラーアンプやPMOS出力素子や基
準電圧回路を構成し、低コストで高抵抗かつ高精度であ
るP−抵抗体により分圧回路を構成することにより低電
圧動作、低消費電力、出力電圧の高精度化への対応が可
能となる。
【００８６】さらに最も優先度の高い要求である低コス
ト化、即ちチップサイズの縮小や小型化に対して本発明
の構造は極めて多大な効果をもたらすことを具体的に説
明する。
【００８７】VRは数十ｍＡから数百ｍＡの電流を出力す
るが、それはPMOS出力素子の駆動能力に１００％依存
し、製品によってはチップ面積のほぼ半分をPMOS出力素
子が占める場合がある。従ってこのPMOS出力素子のサイ
ズを如何に縮小できるかが低コスト化および小型化のキ
ーとなる。
【００８８】一方、入力電圧の低電圧化の要求と小入出
力電位差下で高電流出力の市場要求も強いことは述べた
が、これはPMOS出力素子においてゲートに印加される電
圧が小さくかつソースとドレイン間電圧が小さい非飽和
動作モードにおいて高電流であることを指す。
【００８９】非飽和動作におけるMOSトランジスターの
ドレイン電流は Id＝(μ・Cox・W／L)×{(Vgs−Vth)−１／２・Vds}×Vds −（１）式 Id：ドレイン電流 μ：移動度 Cox：ゲート絶縁膜容量 W：チャネル幅 L：チャネル長 Vgs：ゲート・ソース間電圧 Vth：しきい値電圧 Vds：ドレイン・ソース間電圧 で表される。
【００９０】面積を増やさず、VgsやVdsが小さくても十
分大きいドレインとするには、（１）式よりチャネル長
の縮小並びにVthの低下を行う必要がある。
【００９１】本発明によるP型単極をゲートとしたCMOS
構造は、オフ時のリーク電流を抑制したまましきい値電
圧の低電圧化並びにチャネル長の縮小が行なえるため、
上記のVRの低コスト化および小型化に対して非常に有効
な手段であることが理解されよう。
【００９２】またVRにおける本発明のP型単極ゲートCMO
S構造による利点として基準電圧回路の温度特性が改善
されることも挙げられる。以下図面を用いて説明する。
図４は本発明の半導体装置による基準電圧回路の第一の
実施例を示す模式的断面図であり、本実施例ではNMOSの
E型とD型の直列接続による図６に示す基準電圧回路の例
を示している。
【００９３】N型半導体基板１１８を用い、バックバイ
アス効果を避けるためE型のNMOS１２５とD型NMOS１２６
をそれぞれ別々のP型ウェル1１９中に設けている。E型N
MOS１２５のドレインとゲートであるP＋多結晶シリコン
は図には示していないが配線金属により短絡されてお
り、さらにE型NMOS１２５のソースは、本実施例ではGND
線を示している低電圧供給端子１２２に結線されてい
る。
【００９４】D型NMOS１２６のソースとゲートであるP＋
多結晶シリコンは図には示していないが配線金属により
短絡されており、さらにD型NMOS１２６のドレイン高電
圧供給端子１２３に結線されている。
【００９５】本発明においてゲートはE型NMOS１２５、D
型NMOS１２６ともにP＋多結晶シリコンを用いている
が、NMOSのゲートとして逆導電型であるP型を用いる
と、NMOSのしきい値電圧を所定値に設定するためのイオ
ン注入法による所謂チャネルドープをまったく行わない
場合、ゲート酸化膜厚やPウェルの濃度にもよるが、し
きい値電圧は通常1.0V以上となる。E型NMOSのしきい値
電圧としては0.7V程度が使われる場合が多いが、このし
きい値電圧に設定するために、P型ゲートを用いたNMOS
においては、カウンタードーパントであるリンや砒素を
チャネルドープ法により半導体中に導入する。このよう
にするとMOSトランジスターのチャネルは最も濃度の低
い部分に形成され、E型NMOS１２５は埋込みチャネルと
なる。またD型NMOSのしきい値電圧は通常−0 .3V程度が
用いられるが、この場合もこのしきい値電圧に設定する
ためにカウンタードーパントであるリンや砒素をチャネ
ルドープするためD型NMOS１２６も埋込みチャネルとな
る。従ってP型のゲートとすることでE型NMOS、D型NMOS
両方のNMOSともに埋込みチャネルとなる。
【００９６】このようにすると従来法のN型をゲート電
極とした場合の構成であったD型NMOSが埋込みチャネル
でE型NMOSが表面チャネルの場合に比べ、E型NMOS、D型N
MOSともに埋込みチャネルであるため、各々のMOSのしき
い値電圧や相互コンダクタンスの温度に対する変化の程
度を揃えることができ、結果として基準電圧回路の温度
特性をフラットにすることが可能となるのである。
【００９７】図５は本発明の半導体装置による基準電圧
回路の第二の実施例を示す模式的断面図である。
【００９８】ゲート電極の低抵抗化のために、タングス
テンシリサイドやモリブデンシリサイドなどの高融点金
属シリサイドと多結晶シリコンの積層構造である所謂ポ
リサイド構造をゲートをしている。
【００９９】ゲート電極下層の多結晶シリコンをP＋と
することで、図４で説明した内容と同様に温度特性のフ
ラットな基準電圧回路となる。さらにゲート電極が低抵
抗となる分、図５に示す実施例の方が高速性の点で高い
パフォーマンスの集積回路を実現できる。
【０１００】本発明は図６に示した基準電圧回路の例の
ほか、図７示す高電圧供給端子の電位に対し定電圧を出
力する基準電圧回路や図８に示す低電圧出力に適した基
準電圧回路、さらに図９に示すP型半導体基板を用いる
場合にバックバイアス効果を避ける目的のため使われる
基準電圧回路に用いても同様な効果が得られる。
【０１０１】図９に示す回路例においては負荷素子とし
てE型PMOSが用いられるが、このPMOSのゲート電極をNMO
Sのゲート電極と同じくP＋型とすることでPMOSは表面チ
ャネルとなり、埋込みチャネル型に比べしきい値を低く
設定してもPMOSのリーク電流を抑えることが可能であ
り、低電圧動作低消費電力である基準電圧回路を提供す
ることが可能となる。付け加えてNMOS、PMOSともにゲー
トをP＋型とすることで製造が簡便となり、コストを下
げられるというメリットもある。
【０１０２】さらに本発明は図１０および図１１に示す
ような高電圧供給端子に重畳するノイズの影響を受け
ず、安定して基準電圧を出力する回路において、E型NMO
Sおよび２つのD型NMOSのゲート電極をP型とすることに
よっても同様な効果が得られる。
【０１０３】以上本発明のP型単極ゲートによる効果をE
型NMOS、D型NMOSを用いて説明したが、こと本基準電圧
回路に関しては極性を逆にしてN＋型のゲートからなるE
型PMOS、D型PMOSを用いて基準電圧回路を構成してもNMO
Sと同様に温度特性が良好な基準電圧回路が得られる。
【０１０４】また図４から図１１にはバックバイアス効
果を避ける構造や回路を用いて説明を行ったが、E型MOS
トランジスター、D型MOSトランジスター両方のバックバ
イアスを共通としてバックバイアスが印加される構成の
基準電圧回路に本発明のP型単極ゲートCMOSを用いても
温度特性のフラットである基準電圧回路が実現可能であ
ることは言うまでもない。
【０１０５】さらに本発明のP＋単極ゲートCMOS構造に
より、従来のN＋多結晶シリコンゲート構造では、特に
そのD型のしきい値電圧のばらつきが大きいため実使用
に耐えなかったPMOSのE／D型基準電圧回路も実用可能と
なる。従ってE／D型による基準電圧回路においてNMOSも
しくはPMOSのどちらもが選択が可能であり、回路設計に
おける自由度が増えるという利点も本発明は有してい
る。
【０１０６】以上VRおよびその要素回路である基準電圧
回路における本発明の効果を説明したが、やはり高出力
素子を搭載するSWRや低電圧動作、低消費電力、低コス
ト、小型化などの要求が強いVDにおいても、本発明の適
用によりVRと同様に多大な効果が得られることも言及し
ておく。
【０１０７】次に本発明による第一の実施例のCMOS半導
体装置の製造方法を図面を用いて説明する。
【０１０８】図１２はP型半導体基板１０１にNウェル１
０２を形成した後、いわゆるLOCOS法により素子分離領
域であるフィールド絶縁膜１０６を形成し、しきい値制
御のためのチャネル領域への不純物ドープをイオン注入
法によりNMOS、PMOS各々に選択的に行い、その後ゲート
絶縁膜１０５を例えば電気炉中での熱酸化により形成し
た後、多結晶シリコン１３１を被着した様子を示してい
る。
【０１０９】本例においてはP型半導体基板を用いたシ
ングルNウェル構造を示しているが、例えばノイズ対策
やユーザの要求によりVdd端子を実装のタブと同電位と
したい場合など、N型半導体基板を用いPウェルを形成す
るが、その場合においても本発明による低電圧、低消費
電力、低コストであるCMOSの効果は図１２に示すP型半
導体基板Nウェル方式と同様に得られる。
【０１１０】またNMOSとPM OSの寄生容量や最小Ｌ長の
バランスを考慮し、両MOSとも同程度の濃度の半導体中
に形成したい場合、すなわちツインウェル方式を用いる
場合があるが、この場合においてもスターティングマテ
リアルである半導体基板の導電型、つまりP型半導体基
板、N型半導体基板を問わず本発明による低電圧動作、
低消費電力、低コストであるCMOSの効果はやはり同様に
得られる。
【０１１１】また図１２において素子分離はLOCOS法を
示しているが、分離領域の縮小の目的で図示はしていな
いがShallow Trench Isolation(STI)を用いても本発
明による低電圧、低消費電力、低コストであるCMOSの効
果はやはり同様に得られる。LOCOS法とSTIの使い分けは
一般的には最大動作電圧に依存する。最大動作電圧が数
Vの場合にはSTIが面積的に有利であるが、それ以上の動
作電圧の場合LOCOS法が工程の簡便さの観点から有利で
ある。
【０１１２】しきい値制御のためのチャネル領域への不
純物ドープは前述したようにイオン注入法により行う
が、ゲート電極の導電型がP＋多結晶シリコンであるた
め、E型NMOS、D型NMOSの両NMOSタイプに対してドーパン
トとしてドナーであるリンないし砒素を用いる。前述し
たように低しきい値化にはできるだけ表面チャネル型に
近づけておきたいため、拡散係数の大きい砒素が有利で
ある。E型PMOSの場合も同様にドナーを用いるが、D型PM
OSにはアクセプターであるボロンないしBF2を用いる。D
型PMOSにおいてもしきい値性御性の観点からチャネルは
できるだけ表面に近づけておきたいため、イオン注入後
の不純物プロファイルを浅く保てるBF2を通常は用い
る。ドーズ量は所望とするしきい値の値によるが通常は
１０11atoms／cm2から１０12atoms／cm2の範囲である。
【０１１３】多結晶シリコンは通常減圧での化学気相成
長法(Chemical Vapor Deposition、以後CVDと表記)に
よりシランガスを分解することで酸化膜上に成膜され
る。膜厚はゲート電極や配線の低抵抗化の点で厚い方が
有利であるが、前述したように同一層で抵抗体も形成す
るため薄い方が高抵抗化の点において有利ではある。多
結晶シリコンのパターニングにおけるスループットおよ
び下地ゲート酸化膜とのエッチング選択比なども考慮し
て通常は２０００Åから６０００Åの間の膜厚とする。
【０１１４】次に図１３に示すようにフォトリソグラフ
ィー法により後にN型抵抗体となる部分を開口するよう
にフォトレジスト１３２をパターニングし、ドナー不純
物であるリンないし砒素をイオン注入法により多結晶シ
リコン中に選択的に導入する。
【０１１５】後述するように後の工程において多結晶シ
リコン全面に低濃度のアクセプタードーパントのイオン
注入を行う場合があるが、本工程では後にそれを行って
も導電型がN型であるようにドーズ量を設定しておく。
通常は１０14atoms／cm2から１０15atoms／cm2の範囲で
あり正味の濃度は１×１０14atoms／cm3から９×１０ 18
atoms／cm3程度であり、シート抵抗値としては数ｋΩ／
□から数十ｋΩ／□である。抵抗による分圧回路におけ
る消費電流を少なくともμA以下にするためにはこの程
度のシート抵抗値に設定しておく必要がある。
【０１１６】また回路や製品によってはN型の多結晶シ
リコンによる高抵抗が不要な場合があり、その場合には
図１３に示した工程は省略される。
【０１１７】次にフォトレジストを剥離した後、図１４
に示すようにフォトリソグラフィー法により後にP＋型
ゲート電極および配線となる部分を開口するようにフォ
トレジスト１３２をパターニングし、アクセプター不純
物であるBF2をイオン注入法により多結晶シリコン中に
選択的に導入する。
【０１１８】ゲート電極および配線はできるだけ低抵抗
化しておきたいため、濃度としては１×１０19atoms／c
m3以上、ドーズ量としてはは１×１０15atoms／cm2以上
の条件でイオン注入する。
【０１１９】また図示はしないが図１４に示すP＋多結
晶シリコン領域を形成する工程は、図１３の工程後にフ
ォトレジストを剥離してCVD法により酸化膜を多結晶シ
リコン上に形成し、熱処理後フォトリソグラフィー法と
HF溶液によるウェットエッチングによりP＋型ゲート電
極および配線となる部分を開口するように酸化膜をパタ
ーニングし、フォトレジストを剥離したのち電気炉中に
おいてプリデポとドライブインを行う、もしくは分子層
ドーピング後に熱処理を行い酸化膜を除去することによ
っても形成できる。この場合は図１４に示したフォトレ
ジストをマスクとしたイオン注入によるP＋多結晶シリ
コン領域の形成に比べ、酸化膜の形成とエッチング処理
が必要であるため工程数の点において不利であるが、イ
オン注入法に比べアクセプター濃度を格段に大きくする
ことが可能であるため低抵抗化の点において有利であ
る。通常は濃度の制御性と簡便さからフォトリソグラフ
ィー法とイオン注入による形成を採用する。
【０１２０】次にフォトレジスト１３２を剥離した後、
図１５に示すようにP型抵抗体領域を形成すべくアクセ
プター不純物であるボロンないしBF2をイオン注入法に
より多結晶シリコン中に導入する。
【０１２１】ドーズ量は通常は１０14atoms／cm2から１
０15atoms／cm2の範囲であり正味の濃度は１×１０14at
oms／cm3から９×１０18atoms／cm3程度であり、シート
抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N
型抵抗と同様に、抵抗による分圧回路における消費電流
を少なくともμA以下にするためにこの程度のシート抵
抗値に設定しておく。
【０１２２】またやはりN型抵抗体同様、回路や製品に
よってはP型の多結晶シリコンによる高抵抗が不要な場
合があり、その場合には図１５に示した工程は省略され
る。図１３から図１５に示す工程により多結晶シリコン
中にN型抵抗体領域、P型抵抗体領域、P+領域を形成した
がこれらの工程順は必ずしもこの順番どおりでなくても
かまわない。図１３から図１５に示す工程を任意の順に
行うことで上記に示す3つの領域は同じように形成され
る。
【０１２３】次に図１６に示すように多結晶シリコン上
に第一の絶縁膜１３４をCVD法により形成し、場合によ
っては雰囲気を窒素やアルゴンなどの不活性ガスとした
電気炉中で熱処理を行う。
【０１２４】第一の絶縁膜は後にセルフアラインにより
NMOSのソース、ドレインを形成する際にP＋ゲート電極
中にドナードーパントが入るのを防ぐマスクとするため
設ける。マスクとして機能するためにはNMOSのソース、
ドレインを形成する際のイオン注入の加速エネルギーは
１００Kev未満であるためイオンの最大飛程を考慮して
も膜厚として１０００Åから２０００Åであれば十分阻
止することができる。材質は酸化膜もしくは窒化膜が用
いられる。後述するが後の工程において抵抗体上の第一
の絶縁膜を剥離する必要があるが、工程の簡便性や抵抗
体に与える損傷の点において、HF溶液によるウェットエ
ッチングが可能な酸化膜が用いられる場合が多い。
【０１２５】次に図１７に示すようにフォトリソグラフ
ィー法とエッチングにより第一の絶縁膜と多結晶シリコ
ンをパターニングしてゲート電極、配線、抵抗体を形成
する。
【０１２６】この形成は、フォトリソグラフィー法によ
りフォトレジストをパターニングした後フォトレジスト
をマスクとして第一の絶縁膜をエッチングし次にフォト
レジストを残したまま多結晶シリコンをエッチングしそ
の後フォトレジストを除去する方法と、やはりフォトリ
ソグラフィー法によりフォトレジストをパターニングし
た後フォトレジストをマスクとして第一の絶縁膜をエッ
チングし次にフォトレジストを剥離した後第一の絶縁膜
をマスクとして多結晶シリコンをエッチングする２種類
の方法によって行われる。
【０１２７】ゲート電極や抵抗体の加工は精度が求めら
れるため異方性ドライエッチを採用するが、異方性エッ
チはエッチング中のフォトレジストとの生成物による側
壁防御膜効果により達成されるため、通常はフォトレジ
ストを残したまま多結晶シリコンをドライエッチングす
る。
【０１２８】第一の絶縁膜が酸化膜の場合、ウェット、
ドライどちらのエッチングによっても加工は可能である
が精度の点においてドライエッチングの方が有利であ
る。また第一の絶縁膜が窒化膜の場合、フォトレジスト
をマスクとするパターニングは適当なウェットエッチャ
ントがないためドライエッチに限定される。ただし窒化
膜の場合、ドライエッチングによるエッチレートが多結
晶シリコンのエッチレートと同程度であるため同一エッ
チャーにて連続してエッチングができるという利点をも
つ。
【０１２９】次に図１８に示すようにフォトリソグラフ
ィー法によりフォトレジスト１３２を抵抗体以外のゲー
ト電極や配線領域をカバーするようにパターニングし、
エッチングにより抵抗体上の第一の絶縁膜を除去する。
【０１３０】この場合抵抗体にエッチングによる損傷を
与えたくないため、純粋に化学反応によりエッチングが
進行するウェットエッチングが望ましい。従って第一の
絶縁膜１３４の材質としては前述したが、HF溶液により
ウェットエッチングが可能な酸化膜が適当である。レジ
ストをマスク材として採用できる適当なウェットエッチ
ャントがない窒化膜はこの点において不利である。ただ
し第一の絶縁膜が酸化膜の場合フィールド絶縁膜は酸化
膜である場合が多いため、本工程におけるフィールド絶
縁膜の膜減りに注意する必要がある。
【０１３１】次にフォトレジスト１３２を剥離した後、
図１９に示すようにフォトリソグラフィー法によりNMOS
とN型抵抗体の後に配線金属とのコンタクトとなる部分
を開口するようにフォトレジスト１３２をパターニング
した後、リンもしくは砒素などのドナーを高濃度にイオ
ン注入法によりP型基板およびN型抵抗体中に導入しNMOS
のソース、ドレインであるN＋領域１０３とN＋多結晶シ
リコン領域１０９を形成する。
【０１３２】不純物としては通常は浅いソース、ドレイ
ンが得られる拡散係数の小さい砒素を用い、できるだけ
低抵抗とするためドーズ量は１×１０15atoms／cm2以上
でありこの場合の濃度は１×１０19atoms／cm3以上であ
る。
【０１３３】またこの場合NMOSのゲート電極上には第一
の絶縁膜が置かれているため、NMOSのP＋ゲート電極に
ドナーが入ることはなく、仕事関数や抵抗値の変化には
至らない。
【０１３４】次にフォトレジストを剥離した後、必要に
応じて不純物活性化の熱処理を施した後、図２０に示す
ようにフォトリソグラフィー法によりPMOSとP型抵抗体
の後に配線金属とのコンタクトとなる部分を開口するよ
うにフォトレジスト１３２をパターニングした後、例え
ばBF2もしくはボロンなどのアクセプターを高濃度にイ
オン注入法によりNウェルおよびP型抵抗体中に導入しPM
OSのソース、ドレインであるP＋領域１０４とP＋多結晶
シリコン領域１０８を形成する。
【０１３５】NMOS同様できるだけ低抵抗とするためドー
ズ量は１×１０15atoms／cm2以上でありこの場合の濃度
は１×１０19atoms／cm3以上である。
【０１３６】次にフォトレジストを剥離した後、図２１
に示すようにCVD法により中間絶縁膜１３５を被着した
後、熱処理を行い中間絶縁膜を平坦化する。
【０１３７】中間絶縁膜は下層がNSG(Nondoped Silica
te Glass)膜もしくは窒化膜であり、上層がPSG(Phosph
orus Silicate Glass)膜もしくはBPSG(Boron Phosph
orusSilicate Glass)膜である2層構造となっている。P
SGないしBPSGは熱処理によるグラスフロー平坦化を効果
的とするために用いられる。また下層のNSGもしくは窒
化膜はPSGないしBPSGから多結晶シリコン抵抗体に不純
物が熱処理中に拡散して抵抗値に影響を及ぼすことを防
ぐために設けられる。下層膜の膜厚は１０００Å以上あ
れば十分な拡散阻止能力を有する。
【０１３８】多結晶シリコン中に高濃度のアクセプター
不純物を導入した後から図２１に示す平坦化の熱処理ま
でのサーマルバジットは、P＋ゲート電極からチャネル
領域にアクセプター不純物であるボロンが拡散しないよ
う制限される。ゲート絶縁膜の膜厚にもよるが目安とし
ては電気炉においては８００℃から９００℃の範囲で数
十分程度であり、RTA(Rapid Thermal Annealing)では
１０００℃から１１００℃の範囲で数十秒程度である。
【０１３９】以降は通常のCMOS工程に同じくコンタクト
孔を形成し、配線金属を形成する。
【０１４０】以上説明してきたように図１２から図２１
の工程を経ることにより、図１に示す本発明の第一の実
施例のCMOS半導体装置の構造が得られる。
【０１４１】また図２に示す本発明の第二の実施例のCM
OS半導体装置は、図１２から図２１の工程において図１
９および図２０に示したソースとドレインへの不純物導
入工程の際にN＋抵抗体であれば抵抗体領域全域にNMOS
のソース、ドレインと同濃度の不純物を、P＋抵抗体は
やはり抵抗体領域全域にPMOSのソース、ドレインと同濃
度の不純物を同時に導入することによって得られ、何ら
かの工程の追加は必要としない。
【０１４２】図２２は本発明のCMOS半導体装置の第三の
実施例を示す模式的断面図である。図１および図２に示
す本発明によるCMOS半導体装置との違いは、ゲート電極
が高融点金属シリサイド１２７とP＋型の多結晶シリコ
ン１０７の積層である所謂ポリサイド構造である点と、
フィールド絶縁膜１０６上に形成されている抵抗体がゲ
ート電極下層に用いられている多結晶シリコンよりさら
に薄膜である多結晶シリコンによる薄膜P−抵抗体１３
８と薄膜N−抵抗体１３９である点である。
【０１４３】ゲート電極および配線は高速化の観点から
可能な限り低抵抗としたいため濃度が１×１０19atoms
／cm3以上のボロンまたはBF2などのアクセプター不純物
を含むP＋型多結晶シリコン１０７上に高融点金属シリ
サイド１２７を配したポリサイド構造としてある。シー
ト抵抗値は多結晶シリコン単層の場合の数十Ω／□に比
べ、数Ω／□から十Ω／□程度と低抵抗化できる。
【０１４４】抵抗体１３８、１３９は、シート抵抗値を
高く設定してもその絶対値および抵抗比精度を十分確保
できるよう薄膜化した多結晶シリコンにより形成されて
いる。
【０１４５】以上説明したゲート電極構造と抵抗体の薄
膜化以外は図１および図２に示す本発明の根幹であるP
＋ゲート電極CMOS半導体装置と同じ構造であり、低電圧
動作および低消費電力に対する効果は同じである。
【０１４６】次に本発明による第三の実施例のCMOS半導
体装置の製造方法を図面を用いて説明する。
【０１４７】図２３は図１２で示した工程と同様にP型
半導体基板１０１にNウェル１０２を形成した後、素子
分離領域であるフィールド絶縁膜１０６を形成し、しき
い値制御のためのチャネル領域への不純物ドープをイオ
ン注入法によりNMOS、PMO S各々に選択的に行い、その
後ゲート絶縁膜を形成した後、第一の多結晶シリコン１
３１を被着した様子を示している。
【０１４８】多結晶シリコン１３１はポリサイドゲート
電極の下層であるため、ゲート電極を多結晶シリコン単
層から形成する場合に比べ薄膜化しておく必要がある。
【０１４９】多結晶シリコン１３１の膜厚は、薄い場合
後述するように多結晶シリコン上に形成する高融点金属
シリサイド被着時に半導体基板やゲート絶縁膜に損傷を
与える場合があるためある程度の厚さが必要である。ポ
リサイドのパターニングにおけるスループットおよび下
地ゲート酸化膜とのエッチング選択比なども考慮して通
常は１０００Åから４０００Åの間の膜厚とする。
【０１５０】次に図２４に示すようにアクセプター不純
物であるBF2をイオン注入法により第一の多結晶シリコ
ン１３１中に導入しP＋多結晶シリコン１３１とする。
【０１５１】ゲート電極はゲート電極側への空乏化を防
ぐため、濃度としては１×１０19atoms／cm3以上、ドー
ズ量としては１×１０15atoms／cm2以上の条件でイオン
注入する。
【０１５２】また第一の多結晶シリコン１３１中へのア
クセプター不純物の導入は、電気炉中においてプリデポ
とドライブインを行う方法もしくは分子層ドーピング後
に熱処理を行う工程よっても形成できる。
【０１５３】これらの方法はイオン注入法に比べアクセ
プター濃度を格段に大きくすることが可能であるため空
乏化の点において有利であるが、濃度の制御性が悪く、
高濃度に不純物が導入された場合これ以降の工程での熱
処理によりアクセプター不純物であるボロンがゲート電
極からゲート絶縁膜を通りチャネル中に拡散してしきい
値電圧の変動をもたらす場合があるので、イオン注入に
よる形成の方が無難である。
【０１５４】またさらに工程を簡便とするために図２３
で説明した第一の多結晶シリコン１３１形成と同時にア
クセプター不純物導入を行うDoped−CVD法によっても図
２４までに説明した構造と同様な構造が得られる。この
場合にも低抵抗化しておきたいため不純物濃度としては
１×１０19atoms／cm3以上とする。
【０１５５】次に図２５に示すようにP＋多結晶シリコ
ン１３３上にスパッタ法ないしはCVD法により高融点金
属シリサイド１２７を被着し、さらにCVD法により絶縁
膜１３４を高融点金属シリサイド上に被着する。高融点
金属シリサイドとしてはモリブデンシリサイドもしくは
タングステンシリサイドもしくはチタンシリサイドもし
くはプラチナシリサイドが用いられ膜厚は５００Åから
２５００Åの範囲である。形成法としてはダメージの心
配はあるが高融点金属シリサイドと多結晶シリコンの密
着性の観点から通常はスパッタ法を用いる。高融点金属
シリサイドによりゲート電極および配線のシート抵抗は
数Ω／□から１０Ω／□程度と、多結晶シリコン単層か
らなるゲート電極や配線のシート抵抗値の数十Ω／□程
度に比べ各段にシート抵抗値を下げることが可能となり
半導体製品の機能が向上する。
【０１５６】絶縁膜１３４は図１６において説明した理
由に同じく、ゲート電極中にドナードーパントが入るの
を防ぐマスクとするため設ける。材質としては酸化膜な
いしは窒化膜であり膜厚は１０００Åから２０００Åで
ある。必要に応じ絶縁膜１３４被着後９００℃程度で３
０分前後の熱処理を行う。
【０１５７】次に図２６に示すようにフォトリソグラフ
ィー法とエッチングにより絶縁膜１３４と高融点金属シ
リサイド１２７とP＋多結晶シリコン１３３をパターニ
ングしてゲート電極と配線を形成する。
【０１５８】この形成は、フォトリソグラフィー法によ
りフォトレジストをパターニングした後フォトレジスト
をマスクとして絶縁膜１３４をエッチングし次にフォト
レジストを残したまま高融点金属シリサイド１２７とP
＋多結晶シリコン１３３をエッチングしその後フォトレ
ジストを除去する方法と、やはりフォトリソグラフィー
法によりフォトレジストをパターニングした後フォトレ
ジストをマスクとして絶縁膜１３４をエッチングし次に
フォトレジストを剥離した後絶縁膜１３４をマスクとし
て高融点金属シリサイド１２７とP＋多結晶シリコン１
３３をエッチングする２種類の方法によって行われる。
【０１５９】ゲート電極や抵抗体の加工は精度が求めら
れるため異方性ドライエッチを採用するが、異方性エッ
チはエッチング中のフォトレジストとの生成物による側
壁防御膜効果により達成されるため、通常はフォトレジ
ストを残したまま絶縁膜と高融点金属シリサイドと多結
晶シリコンをドライエッチングする。
【０１６０】複数種の材質からなる多層膜のエッチング
は上層のエッチング終了を終点検出機構により検出し、
材質に応じたガスや必要に応じエッチャーそのものを変
更することにより遂行される。
【０１６１】次に図２７に示すように絶縁膜１３７を形
成した後、薄膜多結晶シリコン１３６を被着する。
【０１６２】絶縁膜は例えば熱酸化法による膜厚が数百
Å程度の酸化膜もしくはCVD法によるやはり膜厚が数百
Å程度の酸化膜である。
【０１６３】薄膜多結晶シリコン１３６はゲート電極や
配線に用いられる多結晶シリコン膜同様CVD法により成
膜されるが、膜厚が５００Åから２０００Åとゲート電
極や配線に用いられる多結晶シリコンに比べ薄いため成
膜温度を低温化して行う場合がある。また本工程での成
膜をスパッタ法により行う場合もある。
【０１６４】ゲート電極や配線に用いられる多結晶シリ
コンに比べ、より薄膜である多結晶シリコンを用いて抵
抗体を形成することで、抵抗体のシート抵抗値を数ｋΩ
／□から数十ｋΩ／□程度に高く設定してもその抵抗値
精度を十分確保することが可能となる。
【０１６５】次に図２８に示すようにフォトリソグラフ
ィー法により後にN型抵抗体となる部分を開口するよう
にフォトレジスト１３２をパターニングし、ドナー不純
物であるリンないし砒素をイオン注入法により薄膜多結
晶シリコン１３６中に選択的に導入する。
【０１６６】後述するように後の工程において薄膜多結
晶シリコン全面に低濃度のアクセプタードーパントのイ
オン注入を行う場合があるが、ここでは後にそれを行っ
ても導電型がN型でかつ一定範囲内の濃度であるように
ドーズ量を設定しておく。通常は１０14atoms／cm2から
１０15atoms／cm2の範囲であり正味の濃度は１×１０ 14
atoms／cm3から９×１０18atoms／cm3程度であり、シー
ト抵抗値としては数ｋΩ／□から数十ｋΩ／□である。
抵抗による分圧回路における消費電流を少なくともμA
以下にするためにはこの程度のシート抵抗値に設定して
おく必要がある。
【０１６７】また回路や製品によってはN型の多結晶シ
リコンによる高抵抗が不要な場合があり、その場合には
図２８に示した工程は省略される。
【０１６８】次にフォトレジスト１３２を剥離した後、
図２９に示すようにP型抵抗体領域を形成すべくアクセ
プター不純物であるボロンないしBF2をイオン注入法に
より薄膜多結晶シリコン１３６中全域に導入する。
【０１６９】ドーズ量は通常は１０14atoms／cm2から１
０15atoms／cm2の範囲であり正味の濃度は１×１０14at
oms／cm3から９×１０18atoms／cm3程度であり、シート
抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N
型抵抗と同様に、抵抗による分圧回路における消費電流
を少なくともμA以下にするためにこの程度のシート抵
抗値に設定しておく。
【０１７０】またやはりＮ型抵抗体同様、回路や製品に
よってはP型の多結晶シリコンによる高抵抗が不要な場
合があり、その場合には図２９に示した工程は省略され
る。図２８から図２９に示す工程により薄膜多結晶シリ
コン中にN型抵抗体領域、P型抵抗体領域を形成したがこ
れらの工程順は必ずしもこの順番どおりでなくてもかま
わない。図２８と図２９に示す工程を入れ替えてもN型
抵抗体領域とP型抵抗体領域は同じように形成される。
【０１７１】次に図３０に示すようにフォトリソグラフ
ィー法とエッチングにより第二の多結晶シリコンをパタ
ーニングして抵抗体を形成する。抵抗体の加工は精度が
求められるため異方性ドライエッチング法により行われ
る。
【０１７２】次にフォトレジスト１３２を剥離した後、
図３１に示すようにフォトリソグラフィー法によりNMOS
とN型抵抗体の後に配線金属とのコンタクトとなる部分
を開口するようにフォトレジスト１３２をパターニング
した後、リンもしくは砒素などのドナーを高濃度にイオ
ン注入法によりP型基板およびN型抵抗体中に導入しNMOS
のソース、ドレインであるN＋領域１０３とN＋多結晶シ
リコン領域１０９を形成する。
【０１７３】不純物としては通常は浅いソース、ドレイ
ンが得られる拡散係数の小さい砒素を用い、できるだけ
低抵抗とするためドーズ量は１×１０15atoms／cm2以上
でありこの場合の濃度は１×１０19atoms／cm3以上であ
る。またこの場合NMOSのゲート電極上には絶縁膜１３４
と絶縁膜１３７が設けられているため、NMOSのゲート電
極にドナーが入ることはなく、仕事関数や抵抗値の変化
には至らない。
【０１７４】さらに図示はしていないが温度係数の改善
などの目的で本工程により薄膜多結晶シリコンによるＮ
型の抵抗体領域の全域が高濃度であるN＋抵抗体を形成
することも可能である。
【０１７５】次にフォトレジストを剥離した後、必要に
応じて不純物活性化の熱処理を施した後、図３２に示す
ようにフォトリソグラフィー法によりP MOSとP型抵抗体
の後に配線金属とのコンタクトとなる部分を開口するよ
うにフォトレジスト１３２をパターニングした後、例え
ばBF2もしくはボロンなどのアクセプターを高濃度にイ
オン注入法によりＮウェルおよびP型抵抗体中に導入しP
MOSのソース、ドレインであるP＋領域１０４とP＋多結
晶シリコン領域１０８を形成する。
【０１７６】NMOS同様できるだけ低抵抗とするためドー
ズ量は１×１０15atoms／cm2以上でありこの場合の濃度
は１×１０19atoms／cm3以上である。
【０１７７】また本工程においても図３１において説明
したようにP型抵抗体領域の全域が高濃度であるP＋抵抗
体を形成することも可能である。
【０１７８】以上の工程の後図２１に示した工程と同様
に中間絶縁膜１３５を形成し図２２に示す本発明の第三
の実施例のCMOS半導体装置の構造が得られる。
【０１７９】次に本発明の第三の実施例のCMOS半導体装
置の第二の製造方法の実施例を説明する。
【０１８０】図３３は前述した図２３から図２４までの
工程を行った後、コバルトもしくはチタンなどの高融点
金属１４０をP＋多結晶シリコン１３３上にスパッタ法
により被着する。
【０１８１】コバルト、チタンともに膜厚は１００Åか
ら５００Åの範囲であり、コバルトの場合にはチタンも
しくはチタンナイトライドを数十Åから数百Å積層する
場合もある。
【０１８２】次に例えばRTP（Rapid Thermal Proces
s）により６００℃から７５０℃程度の温度で数十秒か
ら１分間程度の熱処理を行い、多結晶シリコン１３１と
接している部分の高融点金属をシリサイド化し、その後
７００℃から９００℃程度の温度で数十秒RTP処理を行
う。その様子を図３４に示す。
【０１８３】以降は図２５から図３２まで説明した製造
方法と同様な工程を経ることにより、図２２に示す第三
の実施例のCMOS半導体装置の構造が得られる。
【０１８４】図３５は本発明のCMOS半導体装置の第四の
実施例を示す模式的断面図である。
【０１８５】P型半導体基板１０１に形成されたゲート
電極がP＋型の多結晶シリコン１０７でありソースとド
レインが電界緩和を目的としたN−拡散層１４２を有す
るLDD(Lightly Doped Drain)構造であるNMOS１１３
と、Nウェル領域１０２に形成されたゲート電極がやは
りP＋型の多結晶シリコン１０７であるLDD構造のPMOS１
１２とからなるCMOSと、フィールド絶縁膜１０６上に形
成されているゲート電極と同一層の多結晶シリコンから
なるP−抵抗体１１４およびN−抵抗体１１５とから構成
されている。
【０１８６】図３５に示す構造はMOSの構造がLDDである
ためゲート長の微細化や信頼性の向上において有利な構
造となっているが、それ以外は図１、図２、図２２に示
した本発明の根幹であるP＋ゲート電極CMOS半導体装置
と同じ構成であり、低電圧動作および低消費電力に対す
る効果は同じである。
【０１８７】次に本発明によるCMOS半導体装置の第四の
実施例の構造の製造方法を図面を用いて説明する。
【０１８８】図１２から図１７に示した工程と同様な工
程を行いゲート電極、配線、抵抗体領域形成を行うが、
本実施例においては多結晶シリコン上の絶縁膜１３４と
して下層がシリコン酸化膜、上層がシリコン窒化膜の積
層構造とする。
【０１８９】シリコン酸化膜は多結晶シリコンの熱酸化
ないしはCVD法により形成し、シリコン窒化膜はCVD法に
より形成する。絶縁膜１３４の総膜厚は１０００Åから
３０００Åであるが、この総膜厚および酸化膜と窒化膜
各々の膜厚は後述するNMOSのソースとドレイン形成の際
にP＋ゲート電極中にドナードーパントが入るのを防ぐ
マスクとして働き、かつサイドスペーサー形成の際に絶
縁膜１３４下層の酸化膜が露出しないような膜厚に設定
する。例えばシリコン窒化膜が２０００Åでシリコン酸
化膜を１０００Åとする。
【０１９０】絶縁膜１３４の下層がCVD法による酸化膜
場合、緻密化のため絶縁膜１３４を形成した後に熱処理
を行う場合もある。
【０１９１】ゲート電極や抵抗体パターン形成の際、酸
化膜と窒化膜の積層である絶縁膜１３４のエッチングは
エッチング時に終点検出を行ない窒化膜と酸化膜でガス
を変えることにより遂行される。また必要に応じてガス
を変更するだけではなくエッチャーそのものを変更する
ことによりさらに確実に遂行される。続く多結晶シリコ
ンのエッチングも同様に適切なガス、エッチャーを選択
することによりエッチングを遂行する。
【０１９２】以上の工程の後、図３６に示すようにフォ
トリソグラフィー法によりNMOSを開口するようにフォト
レジスト１３２をパターニングした後、リンもしくは砒
素などのドナーを低濃度にイオン注入法によりP型基板
中に導入しNMOSの低濃度のソース、ドレインであるN−
領域１４２を形成する。
【０１９３】不純物濃度は半導体製品の動作電圧にもよ
るが、通常はドーズ量が１０12atoms／cm2から１０14at
oms／cm2のオーダーであり、この場合の濃度は１０16at
oms／cm3から１０18atoms／cm3のオーダーである。
【０１９４】次にフォトレジストを除去したのち、図３
７に示すようにフォトリソグラフィー法によりPMOSを開
口するようにフォトレジスト１３２をパターニングした
後、ボロンないしBF2などのアクセプターを低濃度にイ
オン注入法によりNウェル中に導入しPMOSの低濃度のソ
ース、ドレインであるP−領域１４３を形成する。
【０１９５】不純物濃度はNMOS同様、通常はドーズ量が
１０12atoms／cm2から１０14atoms／cm2のオーダーであ
り、この場合の濃度は１０16atoms／cm3から１０18ato
ms／cm3のオーダーである。
【０１９６】次にフォトレジストを除去したのち、図３
８に示すように後にサイドスペーサーとなる絶縁膜１４
４をCVD法により半導体基板上に形成する。この場合の
絶縁膜としては多結晶シリコン上の絶縁膜１３４を残す
ようにサイドスペーサーを形成する必要があるため、絶
縁膜１３４の上層であるシリコン窒化膜に対しエッチン
グ選択比が取れるシリコン酸化膜を用いる。絶縁膜１４
４の膜厚は必要とする電界緩和の程度にもよるが通常２
０００Åから６０００Å程度である。絶縁膜１４４被着
後に酸化膜の緻密化などの理由により熱処理を行う場合
もある。
【０１９７】次に図３９に示すように異方性ドライエッ
チングにより絶縁膜１４４をエッチングすることによ
り、ゲート電極である多結晶シリコンの側壁および図示
はしていないが配線や抵抗体の側壁にサイドスペーサー
１４１を形成する。サイドスペーサー１４１の幅は絶縁
膜１４４の膜厚はエッチングの条件にもよるが一般的に
は０．２μmから０．５μmである。
【０１９８】サイドスペーサー１４１形成の際、絶縁膜
１４４はシリコン酸化膜であり、多結晶シリコン上の絶
縁膜１３４の上層はシリコン窒化膜であるため異方性ド
ライエッチングの際に選択比を十分大きく取ることがで
き、多結晶シリコンはエッチング中に露出せずに済む。
【０１９９】本実施例においては多結晶シリコン上の絶
縁膜１３４の上層をシリコン窒化膜とし、スペーサー用
の絶縁膜１４４をシリコン酸化膜とした場合を示した
が、絶縁膜１３４をシリコン酸化膜としスペーサー用の
絶縁膜１４４をシリコン窒化膜としても同じ構造とする
ことが可能である。
【０２００】次に図４０に示すようにフォトリソグラフ
ィー法によりフォトレジスト１３２を抵抗体以外のゲー
ト電極や配線領域をカバーするようにパターニングし、
エッチングにより抵抗体上の絶縁膜１３４を除去する。
【０２０１】この場合抵抗体にエッチングによる損傷を
与えたくないため、本実施例においては絶縁膜１３４上
層のシリコン窒化膜はドライエッチングにより除去し、
直接抵抗体に接触している下層のシリコン酸化膜は純粋
に化学反応によりエッチングが進行するウェットエッチ
ングにより除去する。
【０２０２】次にフォトレジスト１３２を剥離した後、
図４１に示すようにフォトリソグラフィー法によりNMOS
とN型抵抗体の後に配線金属とのコンタクトとなる部分
を開口するようにフォトレジスト１３２をパターニング
した後、リンもしくは砒素などのドナーを高濃度にイオ
ン注入法によりP型基板およびN型抵抗体中に導入しNMOS
のソース、ドレインであるN＋領域１０３とN＋多結晶シ
リコン領域１０９を形成する。
【０２０３】不純物としては通常は浅いソース、ドレイ
ンが得られる拡散係数の小さい砒素を用い、できるだけ
低抵抗とするためドーズ量は１×１０15atoms／cm2以上
でありこの場合の濃度は１×１０19atoms／cm3以上であ
る。
【０２０４】またこの場合NMOSのゲート電極上には絶縁
膜が置かれているため、NMOSのP＋ゲート電極にドナー
が入ることはなく、仕事関数や抵抗値の変化には至らな
い。さらにサイドスペーサーが設けられている領域の下
にもドナーは入らずドレイン端を低電界とすることがで
きる。
【０２０５】さらに図示はしていないが温度係数の改善
などの目的で本工程によりN型の抵抗体領域全域が高濃
度である多結晶シリコンによるN＋抵抗体を形成するこ
とも可能である。
【０２０６】次にフォトレジストを剥離した後、必要に
応じて不純物活性化の熱処理を施した後、図４２に示す
ようにフォトリソグラフィー法によりPMOSとP型抵抗体
の後に配線金属とのコンタクトとなる部分を開口するよ
うにフォトレジスト１３２をパターニングした後、例え
ばBF2もしくはボロンなどのアクセプターを高濃度にイ
オン注入法によりNウェルおよびP型抵抗体中に導入しPM
OSのソース、ドレインであるP＋領域１０４とP＋多結晶
シリコン領域１０８を形成する。
【０２０７】NMOS同様できるだけ低抵抗とするためドー
ズ量は１×１０15atoms／cm2以上でありこの場合の濃度
は１×１０19atoms／cm3以上である。
【０２０８】また本工程によりN＋抵抗体と同様にP型抵
抗体領域の全域を高濃度としP＋抵抗体を形成すること
も可能である。
【０２０９】以降は図２１に示す工程と同様に中間絶縁
膜を形成する。
【０２１０】以上説明してきたように図３６から図４３
の工程を経ることにより、図３５に示す本発明による第
四の実施例のCMOS半導体構造が得られる。
【０２１１】次に本発明の第四の実施例のCMOS半導体装
置の製造方法の第二の実施例を説明する。
【０２１２】図１２から図１７に示した工程と同様な工
程を行いゲート電極、配線、抵抗体領域形成を行うが、
本実施例においては図１３と図１５に示す多結晶シリコ
ン抵抗体への不純物導入は行わないでおく。
【０２１３】以上の工程の後図４０に示す工程と同様な
工程を行い抵抗体上の絶縁膜１３４を除去しておく。
【０２１４】次に図４３に示すようにNMOSとN型抵抗体
となる部分を開口するようにフォトレジスト１３２をパ
ターニングしてリンもしくは砒素などのドナーを低濃度
にイオン注入法によりP型半導体基板および多結晶シリ
コン中に導入し、NMOSの低濃度のソース、ドレインであ
るN−領域１４２とN型抵抗体となるN−多結晶シリコン
１１１を同時形成する。
【０２１５】前述した実施例においてはNMOSの低濃度LD
Dソース、ドレイン領域とN型多結晶シリコン抵抗体は異
なる工程により形成していたが、これらの不純物濃度は
比較的近いため製品の仕様によってはこのように同時形
成が可能であり、コストおよび工期の削減が可能とな
る。
【０２１６】フォトレジストを除去した後、図４４に示
すようにやはり図４３と同様にPMOSとP型抵抗体となる
部分を開口するようにフォトレジスト１３２をパターニ
ングしてボロンもしくはBF2などのアクセプターを低濃
度にイオン注入法によりNウェルおよび多結晶シリコン
中に導入し、PMOSの低濃度のソース、ドレインであるP
−領域１４３とP型抵抗体となるP−多結晶シリコン１１
０を同時形成する。図４３において説明した理由に同じ
くコストおよび工期の削減が可能となる。
【０２１７】以降の工程は図３８から図４２に示した製
造方法と同じ工程を行い図３５に示す本発明の第四の実
施例のCMOS半導体装置構造を得る。以上に示した本発明
の別の製造方法によればマスク工程を削減することが可
能であり、コストや工期の面で有利である。
【０２１８】ただし留意点としてサイドスペーサー形成
の際に抵抗体上に絶縁膜がない状態で異方性ドライエッ
チングを行うため、抵抗体がドライエッチング中にプラ
ズマに曝されその際の損傷などにより抵抗値が変動する
場合があることが挙げられる。
【０２１９】図４５は本発明のCMOS半導体装置の第五の
実施例を示す模式的断面図である。P型半導体基板１０
１に形成されたゲート電極がP＋型の第一の多結晶シリ
コン１０７でありソースとドレインが電界緩和を目的と
したLDD構造であるNMOS１１３と、Nウェル領域１０２に
形成されたゲート電極がやはりP＋型の第一の多結晶シ
リコン１０７であるLDD構造のPMOS１１２とからなるCMO
Sと、フィールド絶縁膜１０６上に形成されている薄膜
多結晶シリコンからなる薄膜P−抵抗体１３８および薄
膜N−抵抗体１３９とから構成されている。
【０２２０】MOS構造にLDD構造を採用する理由は図３５
に示す第四の実施例のCMOS半導体装置に同じであり、抵
抗体として薄膜多結晶シリコンを採用する理由は図２２
に示す第三の実施例に同じであるが、本発明の根幹であ
るCMOS構造はP＋ゲート電極であることから、低電圧動
作および低消費電力に対する効果は前述までの実施例と
同じである。
【０２２１】次に本発明による第五の実施例のCMOS半導
体装置の製造方法を図面を用いて説明する。
【０２２２】図２３から図２４に示した工程と同様な工
程を行いP＋多結晶シリコンゲート１３３の形成を行
う。P＋多結晶シリコンの膜厚はゲート電極が多結晶シ
リコン単層であるため２０００Åから６０００Åであ
る。
【０２２３】次に図４６に示すように多結晶シリコン上
に絶縁膜１３４を設ける。この絶縁膜は第四の実施例の
CMOS半導体装置の製造方法の場合と同様に、下層がシリ
コン酸化膜、上層がシリコン窒化膜の積層構造であり、
絶縁膜１３４の総膜厚は１０００Åから３０００Åであ
る。
【０２２４】次に図４７に示すようにフォトリソグラフ
ィー法と異方性ドライエッチングにより絶縁膜１３４と
P＋多結晶シリコンをパターニングしてゲート電極と配
線を形成する。
【０２２５】この形成は、フォトリソグラフィー法によ
りフォトレジストをパターニングした後フォトレジスト
をマスクとして絶縁膜をエッチングし次にフォトレジス
トを残したまま多結晶シリコンをエッチングしその後フ
ォトレジストを除去する方法と、やはりフォトリソグラ
フィー法によりフォトレジストをパターニングした後フ
ォトレジストをマスクとして絶縁膜をエッチングし次に
フォトレジストを剥離した後の絶縁膜をマスクとして多
結晶シリコンをエッチングする２種類の方法によって行
われる。
【０２２６】次に図４８に示すようにフォトリソグラフ
ィー法によりNMOSを開口するようにフォトレジスト１３
２をパターニングした後、リンもしくは砒素などのドナ
ーを低濃度にイオン注入法によりP型基板中に導入しNMO
Sの低濃度のソース、ドレインであるN−領域１４２を形
成する。
【０２２７】不純物濃度は半導体製品の動作電圧にもよ
るが、通常はドーズ量が１０12atoms／cm2から１０14at
oms／cm2のオーダーであり、この場合の濃度は１０16at
oms／cm3から１０18atoms／cm3のオーダーである。
【０２２８】次にフォトレジストを除去したのち、図４
９に示すようにフォトリソグラフィー法によりPMOSを開
口するようにフォトレジスト１３２をパターニングした
後、ボロンないしBF2などのアクセプターを低濃度にイ
オン注入法によりNウェル中に導入しPMOSの低濃度のソ
ース、ドレインであるP−領域１４３を形成する。
【０２２９】不純物濃度はNMOS同様、通常はドーズ量が
１０12atoms／cm2から１０14atoms／cm2のオーダーであ
り、この場合の濃度は１０16atoms／cm3から１０18atom
s／cm3のオーダーである。
【０２３０】次にフォトレジストを除去したのち、図５
０に示すように後にサイドスペーサーとなる絶縁膜１４
４をCVD法により半導体基板上に形成する。この場合の
絶縁膜１４４としては多結晶シリコン上の絶縁膜１３４
を残すようにサイドスペーサーを形成する必要があるた
め、絶縁膜１３４の上層であるシリコン窒化膜に対しエ
ッチング選択比が取れるシリコン酸化膜を用いる。絶縁
膜１４４の膜厚は必要とする電界緩和の程度にもよるが
通常２０００Åから６０００Å程度である。絶縁膜１４
４被着後に酸化膜の緻密化などの理由により熱処理を行
う場合もある。
【０２３１】次に図５１に示すように異方性ドライエッ
チングにより絶縁膜１４４をエッチングすることによ
り、ゲート電極や配線である多結晶シリコンの側壁にサ
イドスペーサー１４１を形成する。このとき絶縁膜１４
４はシリコン酸化膜であり、多結晶シリコン上の絶縁膜
１３４の上層はシリコン窒化膜であるため異方性ドライ
エッチングの際に選択比を十分大きく取ることができ、
多結晶シリコン上の絶縁膜はエッチング中に除去されず
に残る。
【０２３２】次に図５２に示すようには薄膜多結晶シリ
コン１３６を被着する。
【０２３３】薄膜多結晶シリコンはゲートや配線となる
多結晶シリコン同様CVD法により成膜されるが、膜厚が
５００Åから２０００Åと薄いため成膜温度を低温化し
て行う場合が多い。またスパッタ法により成膜を行う場
合もある。
【０２３４】薄膜多結晶シリコンにより抵抗体を形成す
ることで、抵抗体のシート抵抗値を数ｋΩ／□から数十
ｋΩ／□程度に高く設定してもその抵抗値精度を十分確
保することが可能となる。
【０２３５】次に図５３に示すようにフォトリソグラフ
ィー法により後にN型抵抗体となる部分を開口するよう
にフォトレジスト１３２をパターニングし、ドナー不純
物であるリンないし砒素をイオン注入法により薄膜多結
晶シリコン１３６中に選択的に導入する。
【０２３６】後述するように後の工程において薄膜多結
晶シリコン全面に低濃度のアクセプタードーパントのイ
オン注入を行う場合があるが、ここでは後にそれを行っ
ても導電型がN型であるようにドーズ量を設定してお
く。通常は１０14atoms／c m2から１０15atoms／cm2の
範囲であり正味の濃度は１×１０14atoms／cm3から９×
１０18atoms／cm3程度であり、シート抵抗値としては数
ｋΩ／□から数十ｋΩ／□である。抵抗による分圧回路
における消費電流を少なくともμA以下にするためには
この程度のシート抵抗値に設定しておく必要がある。
【０２３７】また回路や製品によってはN型の多結晶シ
リコンによる高抵抗が不要な場合があり、その場合には
図５３に示した工程は省略される。
【０２３８】次にフォトレジスト１３２を剥離した後、
図５４に示すようにP型抵抗体領域を形成すべくアクセ
プター不純物であるボロンないしBF2をイオン注入法に
より薄膜多結晶シリコン１３６中に導入する。
【０２３９】ドーズ量は通常は１０14atoms／cm2から１
０15atoms／cm2の範囲であり正味の濃度は１×１０14at
oms／cm3から９×１０18atoms／cm3程度であり、シート
抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N
型抵抗と同様に、抵抗による分圧回路における消費電流
を少なくともμA以下にするためにこの程度のシート抵
抗値に設定しておく。
【０２４０】またやはりＮ型抵抗体同様、回路や製品に
よってはP型の多結晶シリコンによる高抵抗が不要な場
合があり、その場合には図５４に示した工程は省略され
る。図５３から図５４に示す工程により薄膜多結晶シリ
コン中にN型抵抗体領域、P型抵抗体領域を形成したがこ
れらの工程順は必ずしもこの順番どおりでなくてもかま
わない。図５３と図５４に示す工程を入れ替えてもN型
抵抗体領域とP型抵抗体領域は同じように形成される。
【０２４１】次に図５５に示すようにフォトリソグラフ
ィー法とエッチングにより薄膜多結晶シリコン１３６を
パターニングして抵抗体を形成する。
【０２４２】抵抗体の加工は精度が求められるためドラ
イエッチング法により行われる。通常多結晶シリコンと
窒化膜のドライエッチにおける選択比はあまり大きくと
ることはできない。従って薄膜多結晶シリコン１３６の
エッチングの最中にゲート電極および配線となるP＋多
結晶シリコン１３３上の絶縁膜１３４の上層である窒化
膜が全て除去される場合があるが、絶縁膜１３４の下層
の酸化膜は多結晶シリコンとのドライエッチにおける選
択比は十分に大きく取ることが可能である。そのためP
＋多結晶シリコン１３３上の絶縁膜１３４は全て除去さ
れることはなく、後述するソースやドレイン形成時のイ
オン注入において十分マスクとして機能することが可能
となる。
【０２４３】次にフォトレジスト１３２を剥離した後、
図５６に示すようにフォトリソグラフィー法によりNMOS
とN型抵抗体の後に配線金属とのコンタクトとなる部分
を開口するようにフォトレジスト１３２をパターニング
した後、リンもしくは砒素などのドナーを高濃度にイオ
ン注入法によりP型基板およびN型抵抗体中に導入しNMOS
のソース、ドレインであるN＋領域１０３とN＋多結晶シ
リコン領域１０９を形成する。
【０２４４】不純物としては通常は浅いソース、ドレイ
ンが得られる拡散係数の小さい砒素を用い、できるだけ
低抵抗とするためドーズ量は１×１０15atoms／cm2以上
でありこの場合の濃度は１×１０19atoms／cm3以上であ
る。
【０２４５】またこの場合NMOSのゲート電極上には絶縁
膜１３４が置かれているため、NMOSのP＋ゲート電極に
ドナーが入ることはなく、仕事関数や抵抗値の変化には
至らない。さらにサイドスペーサーが設けられている領
域の下にもドナーは入らずドレイン端を低電界とするこ
とができる。
【０２４６】さらに図示はしていないが温度係数の改善
などの目的で本工程により薄膜多結晶シリコンによるＮ
型の抵抗体領域の全域が高濃度であるN＋抵抗体を形成
することも可能である。
【０２４７】次にフォトレジストを剥離した後、必要に
応じて不純物活性化の熱処理を施した後、図５７に示す
ようにフォトリソグラフィー法によりPMOSとP型抵抗体
の後に配線金属とのコンタクトとなる部分を開口するよ
うにフォトレジスト１３２をパターニングした後、例え
ばBF2もしくはボロンなどのアクセプターを高濃度にイ
オン注入法によりNウェルおよびP型抵抗体中に導入しPM
OSのソース、ドレインであるP＋領域１０４とP＋多結晶
シリコン領域１０８を形成する。
【０２４８】NMOS同様できるだけ低抵抗とするためドー
ズ量は１×１０15atoms／cm2以上でありこの場合の濃度
は１×１０19atoms／cm3以上である。また本工程におい
ても図５６において説明したようにP型抵抗体領域の全
域が高濃度であるP＋抵抗体を形成することも可能であ
る。
【０２４９】以上説明してきたように図２３、図２４、
図４６から図５７の工程を経ることにより、図４５に示
す本発明による第五の実施例のCMOS半導体装置の構造が
得られる。
【０２５０】図５８は本発明のCMOS半導体装置の第六の
実施例を示す模式的断面図である。P型半導体基板１０
１に形成されたゲート電極が高融点金属シリサイド１２
７とP＋型の多結晶シリコン１０７の積層である所謂ポ
リサイド構造でありソースとドレインがLDD構造であるN
MOS１１３と、Nウェル領域１０２に形成されたゲート電
極がやはり高融点金属シリサイド１２７とP＋型の多結
晶シリコン１０７の積層であるポリサイド構造であるLD
D構造のPMOS１１２とからなるCMOSと、フィールド絶縁
膜１０６上に形成されているポリサイドゲートの下層で
ある多結晶シリコンと同一層の多結晶シリコンから成る
P−抵抗体１１４およびN−抵抗体１１５とから構成され
ている。
【０２５１】ポリサイドゲートの下層である多結晶シリ
コンと同一層の多結晶シリコンにより抵抗体を構成する
ため、抵抗体の膜厚は１０００Åから４０００Åと薄く
抵抗値の精度を良好とできる。
【０２５２】MOS構造にLDD構造を採用する理由は図３５
に示す第四の実施例のCMOS半導体装置に同じく微細化と
信頼性向上のためであり、ゲート電極がポリサイド構造
である理由は図２２に示す第三の実施例に同じく高速化
のためであるが、本発明の根幹であるCMOS構造はP＋ゲ
ート電極であることから、低電圧動作および低消費電力
に対する効果は前述までの実施例と同じである。
【０２５３】次に本発明による第六の実施例のCMOS半導
体装置の製造方法を図面を用いて説明する。
【０２５４】図５９は図１２から図１５に示した工程に
より多結晶シリコン１３１中にP＋多結晶シリコン領域
１３３とN−多結晶シリコン領域１１１とP−多結晶シリ
コン領域１１０を形成した後、絶縁膜１４５をCVD法に
より被着し、フォトリソグラフィー法とエッチングによ
り絶縁膜１４５をN−多結晶シリコン領域１１１とP−多
結晶シリコン領域１１０上に残すようにパターニングし
た様子を示す。
【０２５５】図１２から図１５までの工程と異なる点は
多結晶シリコン１３１の膜厚が１０００Åから４０００
Åと薄い点である。これはゲート電極をポリサイド構造
とするためである。
【０２５６】絶縁膜１４５は一般にシリコン酸化膜が用
いられ、膜厚は１０００Åから４０００Åの範囲であ
る。必要に応じ絶縁膜１４５を堆積した後例えば電気炉
中において温度が９００℃で３０分程度絶縁膜の緻密化
のために熱処理を行う場合もある。
【０２５７】次に図６０に示すようにP＋多結晶シリコ
ン１３３および絶縁膜１４５上にスパッタ法ないしはCV
D法により高融点金属を被着する。高融点金属シリサイ
ドとしてはモリブデンシリサイドもしくはタングステン
シリサイドもしくはチタンシリサイドもしくはプラチナ
シリサイドが用いられ膜厚は５００Åから２５００Åの
範囲である。形成はダメージの心配はあるが高融点金属
シリサイドと多結晶シリコンの密着性の観点から通常は
スパッタ法を用いる。
【０２５８】次に図６１に示すようにフォトリソグラフ
ィー法により絶縁膜１４５とその近傍を開口するように
フォトレジスト１３２をパターニングし、ドライエッチ
ング法により高融点金属シリサイドを選択的に除去す
る。
【０２５９】次にフォトレジストを除去し、例えばＨＦ
溶液によるウェットエッチングにより抵抗体上の絶縁膜
１４５を除去した後、図６２に示すように高融点金属シ
リサイド１２７および抵抗体である多結晶シリコン上に
絶縁膜１３４を設ける。この絶縁膜は下層がシリコン酸
化膜、上層がシリコン窒化膜の積層構造であり、シリコ
ン酸化膜はCVD法により形成し、シリコン窒化膜も同様
にCVD法により形成する。絶縁膜１３４の総膜厚は１０
００Åから３０００Åであるが、この総膜厚および酸化
膜と窒化膜各々の膜厚は後述するNMOSのソースとドレイ
ン形成の際にゲート電極中にドナードーパントが入るの
を防ぐマスクとして働き、かつサイドスペーサー形成の
際に絶縁膜１３４下層の酸化膜が露出しないような膜厚
に設定する。例えばシリコン窒化膜が２０００Åでシリ
コン酸化膜を１０００Åとする。
【０２６０】また本工程において緻密化のため絶縁膜１
３４を形成した後に熱処理を行う場合もある。
【０２６１】次に図６３に示すようにフォトリソグラフ
ィー法とエッチングにより絶縁膜１３４と高融点金属シ
リサイド１２７と多結晶シリコンをパターニングしてゲ
ート電極、配線、抵抗体を形成する。
【０２６２】抵抗体部分は高融点金属シリサイド１２７
が多結晶シリコン上にないためゲート電極や配線領域に
比べ先にエッチングは終了するが、下地が膜厚の厚いフ
ィールド絶縁膜１０６であるため何らかの問題が生じる
ことはない。
【０２６３】以降は図３６から図４２に示した工程を行
うことにより図５８に示す第六の実施例のCMOS半導体装
置の構造を得る。
【０２６４】次に本発明による第六の実施例のCMOS半導
体装置の製造方法の第二の実施例を説明する。
【０２６５】図６４は前述した図５９までに説明した工
程を行った後、コバルトもしくはチタンなどの高融点金
属１４０をP＋多結晶シリコン１０７および絶縁膜１４
５上にスパッタ法により被着する。
【０２６６】コバルト、チタンともに膜厚は１００Åか
ら５００Åの範囲であり、コバルトの場合にはチタンも
しくはチタンナイトライドを数十Åから数百Å積層する
場合もある。
【０２６７】次に例えばRTP（Rapid Thermal Proces
s）により６００℃から７５０℃程度の温度で数十秒か
ら１分間程度の熱処理を行い、多結晶シリコンと接して
いる部分の高融点金属をシリサイド化し、絶縁膜１４５
上の未反応である高融点金属を例えば過酸化水素水とア
ンモニアの混合液もしくは硫酸と過酸化水素水の混合液
により選択的に除去する。その様子を図６５に示す。
【０２６８】次に例えば７００℃から９００℃程度の温
度で数十秒RTP処理を行った後、多結晶シリコン抵抗体
上の絶縁膜１４５をHF溶液などでエッチングすることに
より除去し図６６に示す構造が得られる。
【０２６９】以上に示した第二の実施例は先に説明した
実施例に比べ、高融点金属シリサイドをゲート電極およ
び配線領域上に自己整合的に残すことが可能であるた
め、先に説明した実施例に比べフォトリソグラフィー工
程を削減できる利点がある。
【０２７０】以降は図６２以降で示した製造方法と同様
な工程を経ることにより、図５８に示す第六の実施例の
CMOS半導体装置の構造が得られる。
【０２７１】さらに以上に示した高融点金属シリサイド
をゲート電極および配線領域に自己整合的に形成する方
法と、図４３および図４４に示したNMOSおよびPMOSの低
濃度領域と多結晶シリコンによる抵抗体領域を同時に不
純物ドープする製造方法とを組み合わせることによって
も図５８に示す第六の実施例のCMOS半導体装置の構造が
得られ、この場合さらなる工程の削減が可能となり、製
造工期および製造コストの大幅な改善となる。
【０２７２】また以上の第六の実施例のCMOS半導体装置
の製造方法において、図５９に示した状態は図１２から
図１５に示した工程、即ち多結晶シリコン中にN−多結
晶シリコン領域１１１とP−多結晶シリコン領域１１０
とP＋多結晶シリコン領域１０７を形成した後に絶縁膜
１４５を被着、パターニングしていたが、以上の順番を
変更し先に多結晶シリコン中にN−領域１１１とP−領域
１１０と形成した後、図５９に示すように絶縁膜１４５
をパターニングし、その後そのパターニングされた絶縁
膜１４５をマスクとして多結晶シリコン中にP＋領域１
０７を形成することも可能である。この場合マスク工程
の削減となり工期、コストの面でさらに有利となる。
【０２７３】図６７は本発明のCMOS半導体装置の第七の
実施例を示す模式的断面図である。P型半導体基板１０
１に形成されたゲート電極が高融点金属シリサイド１２
７とP＋型の多結晶シリコン１０７の積層である所謂ポ
リサイド構造でありソースとドレインがLDD構造であるN
MOS１１３と、Nウェル領域１０２に形成されたゲート電
極がやはり高融点金属シリサイド１２７とP＋型の多結
晶シリコン１０７の積層であるポリサイド構造であるLD
D構造のPMOS１１２とからなるCMOSと、フィールド絶縁
膜１０６上に形成されている薄膜多結晶シリコンから成
るP−抵抗体１３８およびN−抵抗体１３９とから構成さ
れている。
【０２７４】MOS構造にLDD構造を採用する理由は図３５
に示す第四の実施例のCMOS半導体装置に同じく微細化と
信頼性向上のためであり、ゲート電極がポリサイド構造
である理由は図２２に示す第三の実施例に同じく高速化
のためであり、薄膜多結晶シリコンにより抵抗体を構成
する理由は第五の実施例に同じく抵抗値精度のためであ
るが、本発明の根幹であるCMOS構造はP＋ゲート電極で
あることから、低電圧動作および低消費電力に対する効
果は前述までの実施例と同じである。
【０２７５】図６７に示す本発明による第七の実施例の
CMOS半導体装置は前述した第三から第六の実施例である
CMOS半導体装置の製造方法の組み合わせ、例えば図２３
から図２６に示した工程の後に図４８から図５７に示す
工程を行うことにより形成される。
【０２７６】図６８は本発明によるCMOS半導体装置の第
八の実施例を示す模式的断面図である。
【０２７７】本発明の根幹であるゲート電極がP＋多結
晶シリコン１０７単極のCMOSとゲート電極と同一層の多
結晶シリコンからなるP−抵抗体１１４とN−抵抗体１１
５を有している。
【０２７８】前述した実施例と同様に低電圧動作、低消
費電力、低コストの効果を有するが、さらにアナログ回
路におけるチャネル長変調の改善やホットキャリアーに
よる信頼性低下の抑制およびドレイン耐圧の向上を目的
としてソースとドレインもしくはドレインだけを不純物
濃度の薄い拡散層N−１４２、P−１４３とし、ソースと
ドレインもしくはドレインだけをゲート電極から距離を
おいて設けた不純物濃度の濃い拡散層N＋１０３、P＋１
０４としたいわゆるドレインエクステンションMOS型構
造としている。入力電圧の高いVDやVRおよび出力電圧の
高い昇圧型のSWRなどに対応するためである。
【０２７９】ゲート電極から離れて形成されているゲー
ト電極から高不純物濃度拡散までの距離、いわゆるオフ
セット長は半導体装置に入力される電圧にもよるが通常
は０．５μｍから数μｍである。図６８においてはPMOS
１１２の片側だけがオフセット構造であり、NMOS１１３
は両側がオフセット構造となっているが、PMOSに関して
は素子の回路での使用方法によりその回路において適切
な構造をMOSトランジスターの導電型に関わらず選択す
ることができる。標準的には電流方向が双方向でソース
とドレインがケースバイケースで入れ替わる両方向に耐
圧が必要な場合はソースとドレインの両方をオフセット
構造とし、電流方向が単方向でソースとドレインが固定
しているような場合には寄生抵抗の削減のため片側すな
わちドレイン側だけをオフセット構造とする。
【０２８０】次に図６８に示す本発明による第八の実施
例のCMOS半導体装置の製造方法の実施例を図面を用いて
説明する。図１２から図１５に示した工程を行うことに
より図６９に示す構造が得られる。次に図７０に示すよ
うにフォトリソグラフィー法とエッチングにより多結晶
シリコン１３１をパターニングしてゲート電極、配線、
抵抗体を形成する。
【０２８１】図７０に示すいわゆるマスクオフセットCM
OS構造では高濃度のソース、ドレイン形成においてフォ
トレジストによるゲート電極のマスクが可能であり、NM
OSのゲート電極への高濃度のドナー不純物の導入を避け
られるため、第一から第七の実施例のCMOS半導体装置の
製造方法において必要とした多結晶シリコン１３１上へ
の絶縁膜の形成は不要である。
【０２８２】次に図７１に示すようにフォトリソグラフ
ィー法によりNMOSを開口するようにフォトレジスト１３
２をパターニングした後、リンもしくは砒素などのドナ
ーを低濃度にイオン注入法によりP型基板中に導入しNMO
Sの低濃度のソース、ドレインであるN−領域１４２を形
成する。
【０２８３】不純物濃度は半導体製品の動作電圧にもよ
るが、通常はドーズ量が１０12atoms／cm2から１０14at
oms／cm2のオーダーであり、この場合の濃度は１０16at
oms／cm3から１０18atoms／cm3のオーダーである。
【０２８４】NMOSにおいては前述したように高濃度のソ
ース、ドレイン形成においてフォトレジストによりゲー
ト電極をマスクして不純物導入する必要があるため、図
７１に示す工程においては必ずソース、ドレインの両方
に低濃度のドナー不純物を導入しておく必要がある。ま
たこのときNMOSのP＋多結晶シリコンゲート電極にもド
ナー不純物は導入されるが、オーダーが異なるためゲー
ト電極の仕事関数や抵抗値に影響を与えるものでない。
【０２８５】また本工程においてサブスレッショルド係
数を劣化させずパンチスルー耐圧を向上させるため、同
じフォトレジストパターンをマスクとして比較的高いエ
ネルギーでアクセプター不純物をイオン注入し、N−低
濃度領域１４２下部にいわゆるP型のポケットを設ける
場合もある。
【０２８６】次にフォトレジストを除去したのち、図７
２に示すようにフォトリソグラフィー法によりPMOSを開
口するようにフォトレジスト１３２をパターニングした
後、ボロンないしBF2などのアクセプターを低濃度にイ
オン注入法によりNウェル中に導入しPMOSの低濃度のソ
ース、ドレインであるP−領域１４３を形成する。図７
２に示す例においてはPMOSの片側、すなわちドレイン側
にしかP−領域を形成していないが、前述したようにPMO
Sの回路における使用方法によってはソース、ドレイン
の両方にP−領域を形成してもよい。
【０２８７】また本工程においても図７１での工程と同
様に比較的高いエネルギードナー不純物をイオン注入
し、P−低濃度領域１４３下部にいわゆるN型のポケット
を設ける場合もある。
【０２８８】次にフォトレジスト１３２を剥離した後、
図７３に示すようにフォトリソグラフィー法によりNMOS
とN型抵抗体の後に配線金属とのコンタクトとなる部分
を開口するようにフォトレジスト１３２をパターニング
した後、リンもしくは砒素などのドナーを高濃度にイオ
ン注入法によりP型基板およびN型抵抗体中に導入しNMOS
のソース、ドレインであるN＋領域１０３とN＋多結晶シ
リコン領域１０９を形成する。
【０２８９】不純物としては通常は浅いソース、ドレイ
ンが得られる拡散係数の小さい砒素を用い、できるだけ
低抵抗とするためドーズ量は１×１０15atoms／cm2以上
でありこの場合の濃度は１×１０19ato ms／cm3以上で
ある。
【０２９０】またこの場合NMOSのゲート電極上にはフォ
トレジストが置かれているため、NMOSのP＋ゲート電極
にドナーが入ることはなく、仕事関数や抵抗値の変化に
は至らない。
【０２９１】このときフォトレジストはゲート電極に隣
接するソース、ドレインの一部をマスクするようにパタ
ーニングされているが、このマスク幅は前述したように
通常は０．５μｍから数μｍである。しかしホットキャ
リアーやチャネル長変調を考慮しなくてもよいソース側
は単にゲート電極をマスクする目的でソース側にもフォ
トレジストを配置するので、このときはフォトリソグラ
フィー法で使用するアライナーのアライメントエラー値
だけゲート電極からフォトレジストを張出しておけばよ
く例えば０．３μm程度で済む。
【０２９２】次にフォトレジストを剥離した後、必要に
応じて不純物活性化の熱処理を施した後、図７４に示す
ようにフォトリソグラフィー法によりPMOSとP型抵抗体
の後に配線金属とのコンタクトとなる部分を開口するよ
うにフォトレジスト１３２をパターニングした後、例え
ばBF2もしくはボロンなどのアクセプターを高濃度にイ
オン注入法によりＮウェルおよびP型抵抗体中に導入しP
MOSのソース、ドレインであるP＋領域１０４とP＋多結
晶シリコン領域１０８を形成する。
【０２９３】NMOS同様できるだけ低抵抗とするためドー
ズ量は１×１０15atoms／cm2以上でありこの場合の濃度
は１×１０19atoms／cm3以上である。
【０２９４】以上の工程により図６８に示す第八の実施
例のCMOS半導体装置の構造が得られる。
【０２９５】図７５、図７６には図６８に示す第八の実
施例のCMOS半導体装置の製造方法の第二の実施例を示し
ている。
【０２９６】図１２から図１５に示す製造方法におい
て、図１３におけるN−多結晶シリコン１１１の形成お
よび図１５におけるP−多結晶シリコン１１０の形成を
行わずに図７０で示した多結晶シリコンのパターニング
を行いゲート電極と配線と抵抗体となる領域を形成した
後、図７５に示すようにNMOSとN型抵抗体となる部分を
開口するようにフォトレジスト１３２をパターニングし
てリンもしくは砒素などのドナーを低濃度にイオン注入
法によりP型半導体基板および多結晶シリコン中に導入
し、NMOSの低濃度のソース、ドレインであるN−領域１
４２とN型抵抗体となるN−多結晶シリコン１１１を同時
形成する。
【０２９７】NMOSの低濃度オフセットソース、ドレイン
領域とN型多結晶シリコン抵抗体の不純物濃度は比較的
近いため製品の仕様によってはこのように同時形成が可
能となる。
【０２９８】フォトレジストを除去した後、図７６に示
すようにやはり図７５と同様にPMOSとP型抵抗体となる
部分を開口するようにフォトレジスト１３２をパターニ
ングしてボロンもしくはBF2などのアクセプターを低濃
度にイオン注入法によりNウェルおよび多結晶シリコン
中に導入し、PMOSの低濃度のソース、ドレインであるP
−領域１４３とP型抵抗体となるP−多結晶シリコン１１
０を形成する。
【０２９９】以降の工程は図７３から図７４に示した製
造方法と同じ工程を行い図６８に示す第八の実施例のCM
OS半導体装置の構造を得る。以上に示した本発明の第二
の製造方法によればマスク工程を削減することが可能で
あり、コストや工期の面で有利である。
【０３００】さらに以上の第八の実施例のCMOS半導体装
置の製造方法の説明においてはNMOSとPMOSともにMOSの
低濃度拡散領域を先に形成し高濃度拡散領域の形成をそ
の後に行っていたが、先に高濃度拡散領域を形成しその
後低濃度拡散領域を形成しても図６８に示す第九の実施
例のCMOS半導体装置の構造が得られ、半導体装置のもた
らす効果も全く同じである。
【０３０１】図７７は本発明によるCMOS半導体装置の第
九の実施例を示す模式的断面図である。
【０３０２】本発明の根幹であるゲート電極がP＋多結
晶シリコン１０７単極のCMOSとゲート電極の多結晶シリ
コンより薄膜である多結晶シリコンからなるP−抵抗体
１３８とN−抵抗体１３９を有している。
【０３０３】MOS構造はチャネル長変調の改善やホット
キャリアーによる信頼性低下の抑制およびドレイン耐圧
の向上を目的としてドレインエクステンション構造を用
いており、抵抗体は精度向上を目的とし薄膜化している
が、前述した実施例と同様に低電圧動作、低消費電力、
低コストの効果を有する。
【０３０４】次に図７７に示す本発明による第九の実施
例のCMOS半導体装置の製造方法の実施例を図面を用いて
説明する。
【０３０５】図４６に示した工程までのうち、P＋多結
晶シリコン１３３上に絶縁膜１３４を設ける工程を省略
し、フォトリソグラフィー法とドライエッチングにより
P＋多結晶シリコン１３３をパターニングすることによ
り図７８に示す構造となる。絶縁膜１３４が不要の理由
はレジストをP＋多結晶シリコンゲート電極へのドナー
混入のマスクとして用いられるためである。
【０３０６】P＋多結晶シリコン１３３の膜厚はゲート
電極が多結晶シリコン単層から成るため、２０００Åか
ら６０００Åとしてある。
【０３０７】次に図７９に示すように絶縁膜１３７を形
成した後、薄膜多結晶シリコン１３６を被着する。絶縁
膜１３７は例えば熱酸化法による膜厚が数百Å程度の酸
化膜もしくはCVD法によるやはり膜厚が数百Å程度の酸
化膜である。
【０３０８】薄膜多結晶シリコン１３６は成膜温度を低
温化して行うCVD法もしくはスパッタ法により形成され
る。ゲート電極や配線に用いられる多結晶シリコンより
膜厚の薄い薄膜多結晶シリコンを用いて抵抗体を形成す
ることで、抵抗体のシート抵抗値を数ｋΩ／□から数十
ｋΩ／□程度に高く設定してもその抵抗値精度を十分確
保することが可能となる。
【０３０９】次に図８０に示すようにフォトリソグラフ
ィー法により後にN型抵抗体となる部分を開口するよう
にフォトレジスト１３２をパターニングし、ドナー不純
物であるリンないし砒素をイオン注入法により薄膜多結
晶シリコン１３６中に選択的に導入する。
【０３１０】後述するように後の工程において薄膜多結
晶シリコン全面に低濃度のアクセプタードーパントのイ
オン注入を行う場合があるが、ここでは後にそれを行っ
ても導電型がN型でかつ一定範囲内の濃度であるように
ドーズ量を設定しておく。通常は１０14atoms／cm2から
１０15atoms／cm2の範囲であり正味の濃度は１×１０ 14
atoms／cm3から９×１０18atoms／cm3程度であり、シー
ト抵抗値としては数ｋΩ／□から数十ｋΩ／□である。
抵抗による分圧回路における消費電流を少なくともμA
以下にするためにはこの程度のシート抵抗値に設定して
おく必要がある。
【０３１１】また回路や製品によってはN型の多結晶シ
リコンによる高抵抗が不要な場合があり、その場合には
図８０に示した工程は省略される。
【０３１２】次にフォトレジスト１３２を剥離した後、
図８１に示すようにP型抵抗体領域を形成すべくアクセ
プター不純物であるボロンないしBF2をイオン注入法に
より薄膜多結晶シリコン１３６中全域に導入する。
【０３１３】ドーズ量は通常は１０14atoms／cm2から１
０15atoms／cm2の範囲であり正味の濃度は１×１０14at
oms／cm3から９×１０18atoms／cm3程度であり、シート
抵抗値としては数ｋΩ／□から数十ｋΩ／□である。N
型抵抗と同様に、抵抗による分圧回路における消費電流
を少なくともμA以下にするためにこの程度のシート抵
抗値に設定しておく。
【０３１４】またやはりＮ型抵抗体同様、回路や製品に
よってはP型の多結晶シリコンによる高抵抗が不要な場
合があり、その場合には図８１に示した工程は省略され
る。図８０から図８１に示す工程により薄膜多結晶シリ
コン１３６中にN型抵抗体領域、P型抵抗体領域を形成し
たがこれらの工程順は必ずしもこの順番どおりでなくて
もかまわない。図８０と図８１に示す工程を入れ替えて
もN型抵抗体領域とP型抵抗体領域は同じように形成され
る。
【０３１５】次に図８２に示すようにフォトリソグラフ
ィー法とエッチングにより薄膜多結晶シリコン１３６を
パターニングして抵抗体を形成する。抵抗体の加工は精
度が求められるため異方性ドライエッチング法により行
われる。
【０３１６】以降は図７１以降で示した第八の実施例の
CMOS構造の製造方法と同様な工程を経ることにより、図
７７に示す第九の実施例のCMOS半導体装置の構造が得ら
れる。
【０３１７】図８３は本発明によるCMOS半導体装置の第
十の実施例を示す模式的断面図である。
【０３１８】ゲート電極が本発明の根幹であるP＋多結
晶シリコン１０７と高融点金属シリサイド１２７の積層
からなるCMOSとゲート電極の下層の多結晶シリコンと同
一層の多結晶シリコンからなるP−抵抗体１１４とN−抵
抗体１１５を有している。
【０３１９】ゲート電極や配線は高速化に適したポリサ
イド構造を採用し、MOS構造はチャネル長変調の改善や
ホットキャリアーによる信頼性低下の抑制およびドレイ
ン耐圧の向上を目的としてドレインエクステンション構
造を用いているが、前述した実施例と同様に低電圧動
作、低消費電力、低コストの効果を有する。
【０３２０】次に図８３に示す本発明による第十の実施
例のCMOS半導体装置の製造方法の実施例を図面を用いて
説明する。
【０３２１】図５９から図６３に示した工程までのう
ち、N−多結晶シリコン抵抗体上およびP−多結晶シリコ
ン抵抗体上および高融点金属シリサイド１２７上に絶縁
膜１３４を設ける工程を省略し、フォトリソグラフィー
法とドライエッチングにより高融点金属シリサイドと多
結晶シリコンの積層であるポリサイド構造と多結晶シリ
コン単層からなる抵抗体領域をパターニングすることに
より図８４に示す構造となる。絶縁膜１３４が不要の理
由は第九の実施例の製造方法と同様、レジストをP＋ゲ
ート電極へのドナー混入のマスクとして用いられるため
である。
【０３２２】以降は図７１以降で示した第八の実施例の
CMOS構造の製造方法と同様な工程を経ることにより、図
８３に示す第十の実施例のCMOS半導体装置の構造が得ら
れる。
【０３２３】図８５は本発明によるCMOS半導体装置の第
十一の実施例を示す模式的断面図である。
【０３２４】ゲート電極が本発明の根幹であるP＋多結
晶シリコン１０７と高融点金属シリサイド１２７の積層
からなるCMOSとゲート電極下層の多結晶シリコンより薄
膜である多結晶シリコンからなるP−抵抗体１３８とN−
抵抗体１３９を有している。ゲート電極や配線は高速化
に適したポリサイド構造を採用し、MOS構造はチャネル
長変調の改善やホットキャリアーによる信頼性低下の抑
制およびドレイン耐圧の向上を目的としてドレインエク
ステンション構造を用いており、抵抗体は精度向上を目
的とし薄膜化しているが、前述した実施例と同様に低電
圧動作、低消費電力、低コストの効果を有する。
【０３２５】図８５に示す本発明による第十一の実施例
のCMOS半導体装置の製造方法は、第八から第十の実施例
のCMOS半導体装置の製造方法を適切に組み合わせること
により得られる。
【０３２６】また第八から第十一の実施例のCMOS半導体
装置においてはレジストをP＋ゲート電極へのドナー不
純物ドープ防止のマスクとして用いることができたため
ゲート電極上に絶縁膜１３４のようなハードマスク材は
設けていなかったが、第一から第七の実施例で示したよ
うにゲート電極上にハードマスク材を設けることも可能
である。その際ドレインエクステンションMOS構造にお
けるNMOSのソース側は高濃度拡散であるN＋とゲート電
極のオーバラップが可能であり、ソース側寄生抵抗の削
減が可能となる。
【０３２７】また第三の実施例、第五の実施例、第七の
実施例、第九の実施例、第十一の実施例のCMOS半導体装
置の製造方法において、抵抗体となる薄膜多結晶シリコ
ンはゲート電極形成後に形成されていたが、先に薄膜多
結晶シリコンによる抵抗体を形成しその後ゲート電極の
形成を行うことも可能である。
【０３２８】図８６は本発明によるCMOS半導体装置の第
十二の実施例を示す模式的断面図である。
【０３２９】ゲート電極は本発明の根幹であるＰ＋多結
晶シリコン１０７単極のCMOSであり、前述した実施例で
示した低電圧動作、低消費電力、低コストの効果を有す
るが、さらにソースとドレインの両方にゲート電極とオ
ーバーラップして不純物濃度の濃い拡散層N＋１０３、P
＋１０４を配し、ソースとドレインもしくはドレインだ
けにゲート電極とオーバーラップして不純物濃度の薄い
拡散層N−１４２、P−１４３を配したいわゆるDouble
Dif fused Drain（DDD）構造からなるMOSトランジスタ
ー構造としている。信頼性の確保と耐圧の向上を目的と
しDDD構造としているが、高不純物濃度の拡散層がゲー
ト電極とオーバラップしており、その分MOSの動作時の
寄生抵抗を小さくできるというメリットがある。しかし
ゲートとドレインのオーバラップ、すなわちミラー容量
が大きいため高周波動作には不向きという欠点ももつ。
【０３３０】図８６に示す実施例においてはPMOS１１２
の片側だけが高耐圧構造であり、NMOS１１３は両側が高
耐圧構造となっているが、素子の回路での使用方法によ
りMOSトランジスターの導電型に関わらずその回路にお
いて適切な構造を選択することができる。標準的には電
流方向が双方向でソースとドレインがケースバイケース
で入れ替わる両方向に耐圧が必要な場合はソースとドレ
インの両方を高耐圧構造とし、電流方向が単方向でソー
スとドレインが固定しているような場合には寄生抵抗の
削減のため片側すなわちドレイン側だけを高耐圧構造と
する。また図８６にはゲート電極としてP＋多結晶シリ
コン単層の例を示しているが、P＋ポリサイド構造をゲ
ート電極として使用することも可能であり、同様に抵抗
体も薄膜多結晶シリコンによるP−抵抗体、N−抵抗体、
P＋抵抗体、N＋抵抗体を必要に応じて任意に選択適用す
ることが可能である。
【０３３１】図８６に示した第十二の実施例のCMOS半導
体装置の製造は前述までの実施例に説明した製造方法を
適切に組み合わせることにより可能である。
【０３３２】図８７は本発明によるCMOS半導体装置の第
十三の実施例を示す模式的断面図である。
【０３３３】ゲート電極は本発明の根幹であるＰ＋多結
晶シリコン１０７単極のCMOSであり、前述した実施例に
示した低電圧動作、低消費電力、低コストの効果を有す
るが、さらにソースとドレインもしくはドレインだけを
不純物濃度の薄い拡散層N−１４２、P−１４３とし、ソ
ースとドレインもしくはドレインだけをゲート電極から
距離をおいてかつその間にフィールド絶縁膜１０６を設
けて形成された不純物濃度の濃い拡散層N＋１０３、P＋
１０４としたMOSトランジスター構造としている。高不
純物濃度拡散層とゲート電極の間に数千Åから１μｍ前
後の厚い絶縁膜が設けられていることから電界緩和の効
果は大きく高耐圧動作、例えば数十Ｖから数百Ｖの動作
に対応できるというメリットがある。しかし素子サイズ
を小さくできないという欠点ももつ。
【０３３４】図８７に示す実施例においてはPMOS１１２
の片側だけが高耐圧構造であり、NMOS１１３は両側が高
耐圧構造となっているが、素子の回路での使用方法によ
りMOSトランジスターの導電型に関わらずその回路にお
いて適切な構造を選択することができる。標準的には電
流方向が双方向でソースとドレインがケースバイケース
で入れ替わる両方向に耐圧が必要な場合はソースとドレ
インの両方を高耐圧構造とし、電流方向が単方向でソー
スとドレインが固定しているような場合には寄生抵抗の
削減のため片側すなわちドレイン側だけを高耐圧構造と
する。また図８７にはゲート電極としてP＋多結晶シリ
コン単層の例を示しているが、P＋ポリサイド構造をゲ
ート電極として使用することも可能であり、同様に抵抗
体も薄膜多結晶シリコンによるP−抵抗体、N−抵抗体、
P＋抵抗体、N＋抵抗体を必要に応じて任意に選択適用す
ることが可能である。
【０３３５】図８７に示した第十三の実施例のCMOS半導
体装置の製造はLOCOS形成時の所謂チャネルストッパー
形成の際にドリフト領域N−１４２、P−１４３を形成
し、以降は前述までの実施例で説明した製造方法を適切
に組み合わせることにより可能である。
【０３３６】図８８は本発明によるCMOS半導体装置の第
十四の実施例を示す模式的断面図である。
【０３３７】ゲート電極が本発明の根幹であるP＋多結
晶シリコン１０７単極からなるCMOSと抵抗体として薄膜
金属からなる薄膜抵抗体１４６を有している。
【０３３８】薄膜金属１４７の材質としてはNi-Cr合金
もしくはCr-SiO合金もしくはモリブデンシリサイドもし
くはβ‐フェライトシリサイドを用い膜厚が１００Åか
ら３００Åでの範囲である。
【０３３９】抵抗体に金属薄膜を用いる場合、多結晶シ
リコンからなる抵抗体の場合に比べ抵抗値の電圧依存性
が低いことから抵抗値の比精度が向上する利点を有する
一方、製造においては熱処理や工程の制限を受けるなど
の欠点を有す。一般的にはゲートおよびソースとドレイ
ン形成後に薄膜抵抗体は形成される。
【０３４０】図８８に示す第十四の実施例のCMOS半導体
装置においても前述した実施例と同様に低電圧動作、低
消費電力、低コストの効果を有する。
【０３４１】
【発明の効果】上述したように、本発明はCMOSと抵抗体
とを含むパワーマネージメント半導体装置やアナログ半
導体装置において、CMOSのゲート電極の導電型をNMOS、
PMOSともにP型とし、E型PMOSは表面チャネル型であるた
め短チャネル化や低しきい値電圧化が可能であり、また
埋込みチャネル型であるNMOSもしきい値制御用の不純物
として拡散係数の小さい砒素を使えるため極めて浅い埋
込みチャネルとなり短チャネル化や低しきい値電圧化が
容易となり、さらに分圧回路やCR回路に用いられる抵抗
体をゲート電極と同一層の多結晶シリコンもしくはより
薄膜化した多結晶シリコンもしくは薄膜金属から構成す
ることにより、従来のN＋多結晶シリコンゲート単極のC
MOSやチャネルとゲート電極の極性が同じ同極ゲートCMO
Sに比べ、コスト、工期、素子の性能の面で有利である
パワーマネージメント半導体装置やアナログ半導体装置
の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のCMOS半導体装置の第一の実施例を示す
模式的断面図。
【図２】本発明のCMOS半導体装置の第二の実施例を示す
模式的断面図。
【図３】半導体装置による正型VR構成概要本。
【図４】本発明の半導体装置による基準電圧回路の第一
の実施例を示す模式的断面図。
【図５】本発明の半導体装置による基準電圧回路の第二
の実施例を示す模式的断面図。
【図６】半導体装置による基準電圧回路例。
【図７】半導体装置による基準電圧回路例。
【図８】半導体装置による基準電圧回路例。
【図９】半導体装置による基準電圧回路例。
【図１０】半導体装置による基準電圧回路例。
【図１１】半導体装置による基準電圧回路例。
【図１２】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１３】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１４】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１５】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１６】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１７】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１８】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図１９】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面。
【図２０】本発明の第一の実施例のCMO S半導体装置の
製造方法を示す模式的断面図。
【図２１】本発明の第一の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図２２】本発明のCMOS半導体装置の第三の実施例を示
す模式的断面図。
【図２３】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２４】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２５】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２６】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２７】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２８】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図２９】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３０】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３１】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３２】本発明の第三の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図従。
【図３３】本発明の第三の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図３４】本発明の第三の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図３５】本発明のCMOS半導体装置の第四の実施例を示
す模式的断面図。
【図３６】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３７】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３８】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図３９】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図４０】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図本。
【図４１】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図４２】本発明の第四の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図４３】本発明の第四の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図４４】本発明の第四の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図４５】本発明のCMOS半導体装置の第五の実施例を示
す模式的断面図。
【図４６】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図４７】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図４８】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図４９】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５０】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５１】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５２】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５３】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５４】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５５】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５６】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５７】本発明の第五の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図５８】本発明のCMOS半導体装置の第六の実施例を示
す模式的断面図。
【図５９】本発明の第六の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図６０】本発明の第六の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図６１】本発明の第六の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図６２】本発明の第六の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図６３】本発明の第六の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図６４】本発明の第六の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図６５】本発明の第六の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図６６】本発明の第六の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図６７】本発明のCMOS半導体装置の第七の実施例を示
す模式的断面図。
【図６８】本発明のCMOS半導体装置の第八の実施例を示
す模式的断面図。
【図６９】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７０】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７１】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７２】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７３】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７４】本発明の第八の実施例のCMOS半導体装置の製
造方法の第一の実施例を示す模式的断面図。
【図７５】本発明の第八の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図７６】本発明の第八の実施例のCMOS半導体装置の製
造方法の第二の実施例を示す模式的断面図。
【図７７】本発明のCMOS半導体装置の第九の実施例を示
す模式的断面図。
【図７８】本発明の第九の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図７９】本発明の第九の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図８０】本発明の第九の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図８１】本発明の第九の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図８２】本発明の第九の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図８３】本発明のCMOS半導体装置の第十の実施例を示
す模式的断面図。
【図８４】本発明の第十の実施例のCMOS半導体装置の製
造方法を示す模式的断面図。
【図８５】本発明のCMOS半導体装置の第十一の実施例を
示す模式的断面図。
【図８６】本発明のCMOS半導体装置の第十二の実施例を
示す模式的断面図。
【図８７】本発明のCMOS半導体装置の第十三の実施例を
示す模式的断面図。
【図８８】本発明のCMOS半導体装置の第十四の実施例を
示す模式的断面図。
【図８９】従来のCMOS半導体装置の模式的断面図。
【図９０】従来のCMOS半導体装置の模式的断面図。
【図９１】従来のCMOS半導体装置の模式的断面図。
【符号の説明】
１０１ P型半導体基板 １０２ Nウェル １０３ N＋ １０４ P＋ １０５ ゲート絶縁膜 １０６ フィールド絶縁膜 １０７ P＋多結晶シリコンゲート １０８ P＋多結晶シリコン １０９ N＋多結晶シリコン １１０ P−多結晶シリコン １１１ N−多結晶シリコン １１２ PMOS １１３ NMOS １１４ P−抵抗体 １１５N−抵抗体 １１６ P＋抵抗体 １１７ N＋抵抗 １１８ N型半導体基板 １１９ Pウェル １２０ ソース １２１ ドレイン １２２ 低電圧供給端子 １２３ 高電圧供給端子 １２４ 出力端子 １２５ E型NMOS １２６ D型NMOS １２７ 高融点金属シリサイド １２８ PMOS １２９ D型NMOS １３１ 多結晶シリコン １３２ フォトレジスト １３３ P＋多結晶シリコン １３４ 絶縁膜 １３５ 中間絶縁膜 １３６ 薄膜多結晶シリコン １３７絶縁膜 １３８ 薄膜P−抵抗体 １３９ 薄膜N−抵抗体 １４０ 高融点金属 １４１ サイドスペーサー １４２ N−拡散層 １４３ P−拡散層 １４４ 絶縁膜 １４５ 絶縁膜 １４６ 薄膜抵抗体 １４７ 薄膜金属 １５０ 基準電圧回路 １５１ エラーアンプ １５２ PMOS出力素子 １５３ 入力端子 １５４ グラウンド端子 １５５ 出力端子 １５６ 抵抗 １５７ 分圧回路 ２０１ P型半導体基板 ２０２ Nウェル ２０３ N＋ ２０４ P＋ ２０５ ゲート絶縁膜 ２０６ フィールド絶縁膜 ２０７ N＋多結晶シリコンゲート ２０８ P＋多結晶シリコンゲート ２０９ N＋多結晶シリコン ２１１ N−多結晶シリコン ２１２ PMOS ２１３ NMOS ２１５ N−抵抗体 ２１６ 高融点金属シリサイド
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 27/06 27/092 (31)優先権主張番号 特願2001−35800(P2001−35800) (32)優先日 平成13年２月13日(2001．2．13) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−44068(P2001−44068) (32)優先日 平成13年２月20日(2001．2．20) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−118539(P2001−118539) (32)優先日 平成13年４月17日(2001．4．17) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−113049(P2001−113049) (32)優先日 平成13年４月11日(2001．4．11) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−188051(P2001−188051) (32)優先日 平成13年６月21日(2001．6．21) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−204758(P2001−204758) (32)優先日 平成13年７月５日(2001．7．5) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241829(P2001−241829) (32)優先日 平成13年８月９日(2001．8．9) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241293(P2001−241293) (32)優先日 平成13年８月８日(2001．8．8) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241298(P2001−241298) (32)優先日 平成13年８月８日(2001．8．8) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241299(P2001−241299) (32)優先日 平成13年８月８日(2001．8．8) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241297(P2001−241297) (32)優先日 平成13年８月８日(2001．8．8) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願2001−241294(P2001−241294) (32)優先日 平成13年８月８日(2001．8．8) (33)優先権主張国 日本（ＪＰ） (72)発明者 小岩 進雄 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 石井 和敏 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD37 DD43 DD55 DD66 DD80 DD84 FF14 FF18 GG10 GG14 5F033 HH04 HH07 HH17 HH25 HH27 HH28 HH29 HH33 MM07 PP06 PP15 QQ08 QQ10 QQ13 QQ59 QQ65 QQ70 QQ73 QQ82 VV06 VV09 WW00 WW02 WW04 XX33 5F038 AR07 AR08 AR09 AR10 AR21 AR26 AV06 BB04 DF01 EZ20 5F048 AA05 AA09 AB04 AB08 AC02 AC03 AC10 BB07 BB08 BB11 BB13 BB16 BB18 BC03 BC05 BC06 BD04 BD05 BE03 BF05 BF06 BG12 BG14 DA25

Claims (66)

    【特許請求の範囲】
  1. 【請求項１】 Nチャネル型MOSトランジスターとPチャ
    ネル型MOSトランジスターと抵抗体とを有する相補型MOS
    半導体装置において、前記Nチャネル型MOSトランジスタ
    ーのゲート電極の導電型がP型であり、前記Pチャネル型
    MOSトランジスターのゲート電極の導電型がP型であるこ
    とを特徴とする相補型MOS半導体装置。
  2. 【請求項２】 前記Nチャネル型MOSトランジスターのP
    型ゲート電極および前記Pチャネル型MOSトランジスター
    のP型ゲート電極は膜厚が２０００Åから６０００Åの
    範囲であり不純物濃度が１×１０19atoms／cm3以上のボ
    ロンまたはBF 2を含む第一の多結晶シリコン単層からな
    ることを特徴とする請求項１記載の相補型MOS半導体装
    置。
  3. 【請求項３】 前記Nチャネル型MOSトランジスターのP
    型ゲート電極および前記Pチャネル型MOSトランジスター
    のP型ゲート電極は膜厚が１０００Åから４０００Åの
    範囲であり不純物濃度が１×１０19atoms／cm3以上のボ
    ロンまたはBF 2を含む第一の多結晶シリコンと、膜厚が
    ５００Åから２５００Åの範囲であるモリブデンシリサ
    イドもしくはタングステンシリサイドもしくはチタンシ
    リサイドもしくはプラチナシリサイドである第一の高融
    点金属シリサイドとの積層からなるポリサイド構造であ
    ることを特徴とする請求項１記載の相補型MOS半導体装
    置。
  4. 【請求項４】 前記抵抗体がゲート電極を構成する前記
    第一の多結晶シリコンと同一層でかつ同じ膜厚の範囲で
    ある多結晶シリコンであることを特徴とする請求項１ま
    たは２または３に記載の相補型MOS半導体装置。
  5. 【請求項５】 前記抵抗体は膜厚が５００Åから２００
    ０Åの範囲の第二の多結晶シリコンであることを特徴と
    する請求項１に記載の相補型MOS半導体装置。
  6. 【請求項６】 前記抵抗体が、Ni-Cr合金もしくはCr-Si
    O合金もしくはモリブデンシリサイドもしくはβ‐フェ
    ライトシリサイドの薄膜金属抵抗体であり、膜厚が１０
    ０Åから３００Åでの範囲であることを特徴とする請求
    項１に記載の相補型MOS半導体装置。
  7. 【請求項７】 前記第一もしくは前記第二の多結晶シリ
    コンからなる前記抵抗体は不純物濃度が１×１０14〜９
    ×１０18atoms／cm3であるリンまたは砒素を含み、シー
    ト抵抗値が数ｋΩ／□から数十ｋΩ／□程度である比較
    的低濃度な第一のN型抵抗体を含むことを特徴とする請
    求項１または２または３または４または５に記載の相補
    型MOS半導体装置。
  8. 【請求項８】 前記第一もしくは前記第二の多結晶シリ
    コンからなる前記抵抗体は不純物濃度が１×１０19atom
    s／cm3以上であるリンまたは砒素を含み、シート抵抗値
    が１００Ω／□前後から数百Ω／□程度であり、温度係
    数が数百ppm／℃から千ppm／℃前後程度である比較的高
    濃度な第二のN型抵抗体を含むことを特徴とする請求項
    １または２または３または４または５に記載の相補型MO
    S半導体装置。
  9. 【請求項９】 前記第一もしくは前記第二の多結晶シリ
    コンからなる前記抵抗体は不純物濃度が１×１０14〜９
    ×１０18atoms／cm3であるボロンまたはBF2を含み、シ
    ート抵抗値が数ｋΩ／□から数十ｋΩ／□程度である比
    較的低濃度な第一のP型抵抗体を含むことを特徴とする
    請求項１または２または３または４または５に記載の相
    補型MOS半導体装置。
  10. 【請求項１０】 前記第一もしくは前記第二の多結晶シ
    リコンからなる前記抵抗体は不純物濃度が１×１０19at
    oms／cm3以上であるボロンまたはBF2を含み、シート抵
    抗値が数百Ω／□から１ｋΩ／□前後であり、温度係数
    が数百ppm／℃から千ppm／℃前後程度である比較的高濃
    度な第二のP型抵抗体を含むことを特徴とする請求項１
    または２または３または４または５に記載の相補型MOS
    半導体装置。
  11. 【請求項１１】 前記Nチャネル型MOSトランジスターお
    よび前記Pチャネル型MOSトランジスターは、ソースとド
    レインとが前記P型ゲート電極と平面的にオーバーラッ
    プしている高不純物濃度の拡散層からなるシングルドレ
    イン構造である第一の構造のMOSトランジスターを含む
    ことを特徴とする請求項１または２または３に記載の相
    補型MOS半導体装置。
  12. 【請求項１２】 前記Nチャネル型MOSトランジスターお
    よび前記Pチャネル型MOSトランジスターは、ドレイン側
    だけが前記P型ゲート電極と平面的にオーバーラップし
    ているかもしくはソースとドレインの両方が前記P型ゲ
    ート電極と平面的にオーバーラップしている低不純物濃
    度の拡散層と、ドレイン側だけが前記P型ゲート電極と
    平面的にオーバーラップしないかもしくはソースとドレ
    インの両方が前記P型ゲート電極と平面的にオーバーラ
    ップしない高不純物濃度の拡散層とからなる第二の構造
    のMOSトランジスターを含むことを特徴とする請求項１
    または２または３に記載の相補型MOS半導体装置。
  13. 【請求項１３】 前記Nチャネル型MOSトランジスターお
    よび前記Pチャネル型MOSトランジスターは、ドレイン側
    だけが前記P型ゲート電極と平面的にオーバーラップし
    ているかもしくはソースとドレインの両方が前記P型ゲ
    ート電極と平面的にオーバーラップしている低不純物濃
    度の拡散層と、ドレイン側だけが前記P型ゲート電極と
    平面的にオーバーラップしないかもしくはソースとドレ
    インの両方が前記P型ゲート電極と平面的にオーバーラ
    ップしない高不純物濃度の拡散層とからなり、さらに前
    記高不純物濃度の拡散層と前記P型ゲート電極の間の絶
    縁膜がゲート絶縁膜よりも膜厚が厚い第三の構造のMOS
    トランジスターを含むことを特徴とする請求項１または
    ２または３に記載の相補型MOS半導体装置。
  14. 【請求項１４】 前記Nチャネル型MOSトランジスターお
    よび前記Pチャネル型MOSトランジスターは、ソースとド
    レインが前記P型ゲート電極と平面的にオーバーラップ
    している高不純物濃度の拡散層と、ドレイン側のみもし
    くはソースとドレインの両方が前記高濃度拡散層よりさ
    らにチャネル側に拡散して前記P型ゲート電極と平面的
    にオーバラップしている低不純物濃度の拡散層とからな
    る第四の構造のMOSトランジスターを含むことを特徴と
    する請求項１または２または３に記載の相補型MOS半導
    体装置。
  15. 【請求項１５】 前記Nチャネル型MOSトランジスターに
    おいて、しきい値電圧がエンハンスメントであるチャネ
    ルは埋込みチャネルであることを特徴とする請求項１ま
    たは２または３に記載の相補型MOS半導体装置。
  16. 【請求項１６】 前記Pチャネル型MOSトランジスターに
    おいて、しきい値電圧がエンハンスメントであるチャネ
    ルは表面チャネルであることを特徴とする請求項１また
    は２または３に記載の相補型MOS半導体装置。
  17. 【請求項１７】 前記第二の構造のMOSトランジスター
    および前記第三の構造のMOSトランジスターおよび前記
    第四の構造のMOSトランジスターにおける前記低不純物
    濃度拡散層は前記Nチャネル型MOSトランジスターにおい
    ては不純物として砒素またはリンを用い不純物濃度が１
    ×１０16〜１×１０18atoms／cm3であり、前記Pチャネ
    ル型MOSトランジスターにおいては不純物としてボロン
    またはBF2を用い不純物濃度が１×１０16〜１×１０18a
    toms／cm3であり、前記第一の構造のMOSトランジスター
    および前記第二の構造のMOSトランジスターおよび前記
    第三の構造のMOSトランジスターおよび前記第四の構造
    のMOSトランジスターにおける前記高不純物濃度拡散層
    は前記Nチャネル型MOSトランジスターにおいては不純物
    として砒素またはリンを用い不純物濃度が１×１０18at
    oms／cm3以上であり、前記Pチャネル型MOSトランジスタ
    ーにおいては不純物としてボロンまたはBF2を用い不純
    物濃度が１×１０16〜１×１０18atoms／cm3以上である
    ことを特徴とする請求項１または１１または１２または
    １３または１４に記載の相補型MOS半導体装置。
  18. 【請求項１８】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い前記第一の多結晶シリコ
    ン膜中に第一のN型の領域を形成する工程と、前記第一
    の多結晶シリコン膜中に選択的に高濃度のP型不純物ド
    ーピングを行い前記第一の多結晶シリコン膜中に第一の
    P型の領域を形成する工程と、前記第一の多結晶シリコ
    ン膜の全域に低濃度のP型不純物ドーピングを行い前記
    第一の多結晶シリコン膜中に第二のP型領域を形成する
    工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜
    を形成する工程と、前記第一の絶縁膜と前記第一の多結
    晶シリコン膜をパターニングして前記第一のP型多結晶
    シリコン領域からなるゲート電極と配線と前記第一のN
    型多結晶シリコン領域および前記第二のP型多結晶シリ
    コン領域からなる抵抗体とを形成する工程と、前記抵抗
    体上の第一の絶縁膜を選択的に除去する工程と、Nチャ
    ネル型MOSトランジスターのソースとドレインとなる領
    域および前記第一のN型多結晶シリコン領域からなる前
    記抵抗体の一部ないしは全域に高濃度のN型不純物をド
    ーピングする工程と、Pチャネル型MOSトランジスターの
    ソースとドレインとなる領域および前記第二のP型多結
    晶シリコン領域からなる前記抵抗体の一部ないしは全域
    に高濃度のP型不純物をドーピングする工程とからなる
    請求項１または２または４または１１に記載の相補型MO
    S半導体装置の製造方法。
  19. 【請求項１９】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜の全域に高濃度のP
    型不純物ドーピングを行い第一の多結晶シリコンの第一
    のP型の領域を形成する工程と、前記第一の多結晶シリ
    コン上に高融点金属シリサイド膜を形成する工程と、前
    記高融点金属シリサイド上に第一の絶縁膜を形成する工
    程と、前記第一の絶縁膜と前記高融点金属シリサイドと
    前記第一のP型の前記第一の多結晶シリコン膜をパター
    ニングしてゲート電極と配線とを形成する工程と、前記
    半導体基板上に第四の絶縁膜を形成する工程と、前記前
    記第四の絶縁膜上に第二の多結晶シリコン膜を形成する
    工程と、前記第二の多結晶シリコン膜中に選択的に低濃
    度のN型不純物ドーピングを行い前記第二の多結晶シリ
    コン中に第一のN型の領域を形成する工程と、前記第二
    の多結晶シリコン膜の全域に低濃度のP型不純物ドーピ
    ングを行い第二の多結晶シリコン中に第二のP型の領域
    を形成する工程と、前記第二の多結晶シリコン膜をパタ
    ーニングし抵抗体を形成する工程と、Nチャネル型MOSト
    ランジスターのソースとドレインとなる領域および前記
    第二の多結晶シリコン膜の前記第一のN型領域からなる
    前記抵抗体の一部ないしは全域に高濃度のN型不純物を
    ドーピングする工程と、Pチャネル型MOSトランジスター
    のソースとドレインとなる領域および前記第二の多結晶
    シリコン膜の前記第二のP型領域からなる前記抵抗体の
    一部ないしは全域に高濃度のP型不純物をドーピングす
    る工程とからなる請求項１または３または５または１１
    に記載の相補型MOS半導体装置の製造方法。
  20. 【請求項２０】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜の全域に高濃度のP
    型不純物ドーピングを行い第一の多結晶シリコンの第一
    のP型の領域を形成する工程と、前記第一の多結晶シリ
    コン上に高融点金属膜を形成する工程と、熱処理を行い
    前記第一の多結晶シリコンと接触している前記高融点金
    属膜を高融点金属シリサイド化する工程と、前記高融点
    金属シリサイド上に第一の絶縁膜を形成する工程と、前
    記第一の絶縁膜と前記高融点金属シリサイドと前記第一
    のP型の前記第一の多結晶シリコン膜をパターニングし
    てゲート電極と配線とを形成する工程と、前記半導体基
    板上に第四の絶縁膜を形成する工程と、前記前記第四の
    絶縁膜上に第二の多結晶シリコン膜を形成する工程と、
    前記第二の多結晶シリコン膜中に選択的に低濃度のN型
    不純物ドーピングを行い前記第二の多結晶シリコン中に
    第一のN型の領域を形成する工程と、前記第二の多結晶
    シリコン膜の全域に低濃度のP型不純物ドーピングを行
    い第二の多結晶シリコン中に第二のP型の領域を形成す
    る工程と、前記第二の多結晶シリコン膜をパターニング
    し抵抗体を形成する工程と、Nチャネル型MOSトランジス
    ターのソースとドレインとなる領域および前記第二の多
    結晶シリコン膜の前記第一のN型領域からなる前記抵抗
    体の一部ないしは全域に高濃度のN型不純物をドーピン
    グする工程と、Pチャネル型MOSトランジスターのソース
    とドレインとなる領域および前記第二の多結晶シリコン
    膜の前記第二のP型領域からなる前記抵抗体の一部ない
    しは全域に高濃度のP型不純物をドーピングする工程と
    からなる請求項１または３または５または１１に記載の
    相補型MOS半導体装置の製造方法。
  21. 【請求項２１】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い前記第一の多結晶シリコ
    ン膜中に第一のN型の領域を形成する工程と、前記第一
    の多結晶シリコン膜中に選択的に高濃度のP型不純物ド
    ーピングを行い前記第一の多結晶シリコン膜中に第一の
    P型の領域を形成する工程と、前記第一の多結晶シリコ
    ン膜の全域に低濃度のP型不純物ドーピングを行い前記
    第一の多結晶シリコン膜中に第二のP型領域を形成する
    工程と、前記第一の多結晶シリコン膜上に第一の絶縁膜
    を形成する工程と、前記第一の絶縁膜と前記第一の多結
    晶シリコン膜をパターニングして前記第一のP型多結晶
    シリコン領域からなるゲート電極と配線と前記第一のＮ
    型多結晶シリコン領域および前記第二のP型多結晶シリ
    コン領域からなる抵抗体とを形成する工程と、Nチャネ
    ル型MOSトランジスターのソースおよびドレインとなる
    領域に選択的に低濃度のN型不純物を前記半導体基板中
    にドーピングする工程と、Pチャネル型MOSトランジスタ
    ーのソースおよびドレインとなる領域に選択的に低濃度
    のP型不純物を前記半導体基板中にドーピングする工程
    と、前記半導体基板上に第三の絶縁膜を堆積する工程
    と、異方性ドライエッチングにより前記第三の絶縁膜を
    エッチングし前記第一の多結晶シリコン側壁にサイドス
    ペーサーを形成する工程と、前記抵抗体上の第一の絶縁
    膜を選択的に除去する工程と、Nチャネル型MOSトランジ
    スターのソースとドレインとなる領域および前記第一の
    多結晶シリコンの前記第一のN型領域からなる前記抵抗
    体の一部ないしは全域に高濃度のN型不純物をドーピン
    グする工程と、Pチャネル型MOSトランジスターのソース
    とドレインとなる領域および前記第一の多結晶シリコン
    の前記第二のP型領域からなる前記抵抗体の一部ないし
    は全域に高濃度のP型不純物をドーピングする工程とか
    らなる請求項１または２または４または１２に記載の相
    補型MOS半導体装置の製造方法。
  22. 【請求項２２】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一のP型の領域を形成する工程と、前記第一の
    多結晶シリコン膜上に第一の絶縁膜を形成する工程と、
    前記第一の絶縁膜と前記第一の多結晶シリコン膜をパタ
    ーニングして前記第一のP型多結晶シリコン領域からな
    るゲート電極と配線と前記第一のP型多結晶シリコン膜
    領域以外からなる抵抗体領域を形成する工程と、前記抵
    抗体領域上の第一の絶縁膜を選択的に除去する工程と、
    Nチャネル型MOSトランジスターのソースとドレインとな
    る領域および前記第一のP型多結晶シリコン膜領域以外
    の前記多結晶シリコン膜中に選択的に低濃度のN型不純
    物ドーピングを行い低濃度のN型のソースとドレインお
    よび前記第一の多結晶シリコン中に第一のN型の領域を
    形成する工程と、Pチャネル型MOSトランジスターのソー
    スとドレインとなる領域および前記第一のP型多結晶シ
    リコン膜領域と前記第一のN型の多結晶シリコン領域以
    外の前記第一の多結晶シリコン膜中に選択的に低濃度の
    P型不純物ドーピングを行い低濃度のP型のソースとドレ
    インおよび前記第一の多結晶シリコン中に第二のP型の
    領域を形成する工程と、前記半導体基板上に第三の絶縁
    膜を堆積する工程と、異方性ドライエッチングにより前
    記第三の絶縁膜をエッチングし前記第一の多結晶シリコ
    ン側壁にサイドスペーサーを形成する工程と、Nチャネ
    ル型MOSトランジスターのソースとドレインとなる領域
    および前記第一の多結晶シリコンの前記第一のN型領域
    からなる前記抵抗体の一部ないしは全域に高濃度のN型
    不純物をドーピングする工程と、Pチャネル型MOSトラン
    ジスターのソースとドレインとなる領域および前記第一
    の多結晶シリコンの前記第二のP型領域からなる前記抵
    抗体の一部ないしは全域に高濃度のP型不純物をドーピ
    ングする工程とからなる請求項１または２または４また
    は１２に記載の相補型MOS半導体装置の製造方法。
  23. 【請求項２３】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い第一のP型の多結晶シリコン領域
    を形成する工程と、前記第一の多結晶シリコン膜上に第
    一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記
    第一の多結晶シリコン膜をパターニングして前記第一の
    多結晶シリコン領域からなるゲート電極と配線とを形成
    する工程と、Nチャネル型MOSトランジスターのソースお
    よびドレインとなる領域に選択的に低濃度のN型不純物
    を前記半導体基板中にドーピングする工程と、Pチャネ
    ル型MOSトランジスターのソースおよびドレインとなる
    領域に選択的に低濃度のP型不純物を前記半導体基板中
    にドーピングする工程と、前記半導体基板上に第三の絶
    縁膜を堆積する工程と、異方性ドライエッチングにより
    前記第三の絶縁膜をエッチングし前記第一の多結晶シリ
    コン側壁にサイドスペーサーを形成する工程と、前記半
    導体基板上に第二の多結晶シリコン膜を形成する工程
    と、前記第二の多結晶シリコン膜中に選択的に低濃度の
    N型不純物ドーピングを行い第一のN型の多結晶シリコン
    領域を形成する工程と、前記第二の多結晶シリコン膜の
    全域に低濃度のP型不純物ドーピングを行い第二のP型の
    多結晶シリコン領域を形成する工程と、前記第二の多結
    晶シリコン膜をパターニングし抵抗体を形成する工程
    と、Nチャネル型MOSトランジスターのソースとドレイン
    となる領域および前記第二の多結晶シリコンの第一のN
    型の領域からなる前記抵抗体の一部ないしは全域に選択
    的に高濃度のN型不純物をドーピングする工程と、Pチャ
    ネル型MOSトランジスターのソースとドレインとなる領
    域および前記第二の多結晶シリコンの第二のP型の領域
    からなる前記抵抗体の一部ないしは全域に選択的に高濃
    度のP型不純物をドーピングする工程とからなる請求項
    １または２または５または１２に記載の相補型MOS半導
    体装置の製造方法。
  24. 【請求項２４】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い第一のN型の多結晶シリコ
    ン領域を形成する工程と、前記第一の多結晶シリコン膜
    中に選択的に高濃度のP型不純物ドーピングを行い第一
    のP型の多結晶シリコン領域を形成する工程と、前記第
    一の多結晶シリコン膜の全域に低濃度のP型不純物ドー
    ピングを行い第二のP型の多結晶シリコン領域を形成す
    る工程と、前記第一の多結晶シリコン膜上に第二の絶縁
    膜を形成する工程と、前記第一の多結晶シリコンの前記
    第一のP型の領域上の前記第二の絶縁膜を選択的に除去
    する工程と、前記半導体基板上に高融点金属シリサイド
    膜を形成する工程と、パターニングされた前記第二の絶
    縁膜上およびその近傍の前記高融点金属シリサイド膜を
    選択的に除去する工程と、パターニングされた前記第二
    の絶縁膜を除去する工程と、前記高融点金属シリサイド
    および前記第一の多結晶シリコン膜上に第一の絶縁膜を
    形成する工程と、前記第一の絶縁膜と前記第一の多結晶
    シリコン膜と前記高融点金属シリサイド膜をパターニン
    グして前記第一の多結晶シリコンの前記第一のP型の領
    域と前記高融点金属シリサイドの積層からなるゲート電
    極と配線と前記第一の多結晶シリコンの前記第一のN型
    多領域および前記第二のP型の領域からなる抵抗体とを
    形成する工程と、Nチャネル型MOSトランジスターのソー
    スおよびドレインとなる領域に選択的に低濃度のN型不
    純物を前記半導体基板中にドーピングする工程と、Pチ
    ャネル型MOSトランジスターのソースおよびドレインと
    なる領域に選択的に低濃度のP型不純物を前記半導体基
    板中にドーピングする工程と、前記半導体基板上に第三
    の絶縁膜を堆積する工程と、異方性ドライエッチングに
    より前記第三の絶縁膜をエッチングし前記第一の多結晶
    シリコンおよび前記高融点金属シリサイド側壁にサイド
    スペーサーを形成する工程と、前記抵抗体上の前記第一
    の絶縁膜を選択的に除去する工程と、Nチャネル型MOSト
    ランジスターのソースとドレインとなる領域および前記
    第一のN型多結晶シリコン領域からなる前記抵抗体の一
    部ないしは全域に高濃度のN型不純物をドーピングする
    工程と、Pチャネル型MOSトランジスターのソースとドレ
    インとなる領域および前記第二のP型多結晶シリコン領
    域からなる前記抵抗体の一部ないしは全域に高濃度のP
    型不純物をドーピングする工程とからなる請求項１また
    は３または４または１２に記載の相補型MOS半導体装置
    の製造方法。
  25. 【請求項２５】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い第一のP型の多結晶シリコ
    ン領域を形成する工程と、前記第一の多結晶シリコン膜
    上に第二の絶縁膜を形成する工程と、前記第一多結晶シ
    リコンの前記第一のP型の領域上の前記第二の絶縁膜を
    選択的に除去する工程と、前記半導体基板上に高融点金
    属シリサイド膜を形成する工程と、パターニングされた
    前記第二の絶縁膜上およびその近傍の前記高融点金属シ
    リサイド膜を選択的に除去する工程と、パターニングさ
    れた前記第二の絶縁膜を除去する工程と、前記高融点金
    属シリサイドおよび前記第一の多結晶シリコン膜上に第
    一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記
    第一の多結晶シリコン膜および前記高融点金属シリサイ
    ドをパターニングして前記第一の多結晶シリコンの第一
    のP型の領域と前記高融点金属シリサイドの積層からな
    るゲート電極と配線と前記第一の多結晶シリコンの前記
    第一のP型領域以外からなる抵抗体領域を形成する工程
    と、前記抵抗体領域上の第一の絶縁膜を選択的に除去す
    る工程と、Nチャネル型MOSトランジスターのソースとド
    レインとなる領域および前記第一のP型領域以外の前記
    第一の多結晶シリコン膜中に選択的に低濃度のN型不純
    物ドーピングを行い低濃度のN型のソースとドレインお
    よび前記第一の多結晶シリコン中に第一のN型の領域を
    形成する工程と、Pチャネル型MOSトランジスターのソー
    スとドレインとなる領域および前記第一のP型領域と前
    記第一のN型領域以外の前記第一の多結晶シリコン膜中
    に選択的に低濃度のP型不純物ドーピングを行い低濃度
    のP型のソースとドレインおよび前記第一の多結晶シリ
    コン中に第二のP型の領域を形成する工程と、前記半導
    体基板上に第三の絶縁膜を堆積する工程と、異方性ドラ
    イエッチングにより前記第三の絶縁膜をエッチングし前
    記第一の多結晶シリコンおよび前記高融点金属シリサイ
    ド側壁にサイドスペーサーを形成する工程と、Nチャネ
    ル型MOSトランジスターのソースとドレインとなる領域
    および前記第一のN型多結晶シリコン領域からなる前記
    抵抗体の一部ないしは全域に高濃度のN型不純物をドー
    ピングする工程と、Pチャネル型MOSトランジスターのソ
    ースとドレインとなる領域および前記第二のP型多結晶
    シリコン領域からなる前記抵抗体の一部ないしは全域に
    高濃度のP型不純物をドーピングする工程とからなる請
    求項１または３または４または１２に記載の相補型MOS
    半導体装置の製造方法。
  26. 【請求項２６】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い第一のN型の多結晶シリコ
    ン領域を形成する工程と、前記第一の多結晶シリコン膜
    中に選択的に高濃度のP型不純物ドーピングを行い第一
    のP型の多結晶シリコン領域を形成する工程と、前記第
    一の多結晶シリコン膜の全域に低濃度のP型不純物ドー
    ピングを行い第二のP型の多結晶シリコン領域を形成す
    る工程と、前記第一の多結晶シリコン膜上に第二の絶縁
    膜を形成する工程と、前記第一の多結晶シリコンの前記
    第一のP型の領域上の前記第二の絶縁膜を選択的に除去
    する工程と、前記半導体基板上に高融点金属膜を形成す
    る工程と、熱処理を行い前記第一の多結晶シリコンと接
    触している前記高融点金属膜を高融点金属シリサイド化
    する工程と、前記第二の絶縁膜上の未反応である前記高
    融点金属膜を選択的に除去する工程と、パターニングさ
    れた前記第二の絶縁膜を除去する工程と、前記高融点金
    属シリサイドおよび前記第一の多結晶シリコン膜上に第
    一の絶縁膜を形成する工程と、前記第一の絶縁膜と前記
    第一の多結晶シリコン膜と前記高融点金属シリサイド膜
    をパターニングして前記第一の多結晶シリコンの前記第
    一のP型の領域と前記高融点金属シリサイドの積層から
    なるゲート電極と配線と前記第一の多結晶シリコンの前
    記第一のN型多領域および前記第二のP型の領域からなる
    抵抗体とを形成する工程と、Nチャネル型MOSトランジス
    ターのソースおよびドレインとなる領域に選択的に低濃
    度のN型不純物を前記半導体基板中にドーピングする工
    程と、Pチャネル型MOSトランジスターのソースおよびド
    レインとなる領域に選択的に低濃度のP型不純物を前記
    半導体基板中にドーピングする工程と、前記半導体基板
    上に第三の絶縁膜を堆積する工程と、異方性ドライエッ
    チングにより前記第三の絶縁膜をエッチングし前記第一
    の多結晶シリコンおよび前記高融点金属シリサイド側壁
    にサイドスペーサーを形成する工程と、前記抵抗体上の
    前記第一の絶縁膜を選択的に除去する工程と、Nチャネ
    ル型MOSトランジスターのソースとドレインとなる領域
    および前記第一のN型多結晶シリコン領域からなる前記
    抵抗体の一部ないしは全域に高濃度のN型不純物をドー
    ピングする工程と、Pチャネル型MOSトランジスターのソ
    ースとドレインとなる領域および前記第二のP型多結晶
    シリコン領域からなる前記抵抗体の一部ないしは全域に
    高濃度のP型不純物をドーピングする工程とからなる請
    求項１または３または４または１２に記載の相補型MOS
    半導体装置の製造方法。
  27. 【請求項２７】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い第一のP型の多結晶シリコ
    ン領域を形成する工程と、前記第一の多結晶シリコン膜
    上に第二の絶縁膜を形成する工程と、前記第一多結晶シ
    リコンの前記第一のP型の領域上の前記第二の絶縁膜を
    選択的に除去する工程と、前記半導体基板上に高融点金
    属膜を形成する工程と、熱処理を行い前記第一の多結晶
    シリコンと接触している前記高融点金属膜を高融点金属
    シリサイド化する工程と、前記第二の絶縁膜上の未反応
    である前記高融点金属膜を選択的に除去する工程と、パ
    ターニングされた前記第二の絶縁膜を除去する工程と、
    前記高融点金属シリサイドおよび前記第一の多結晶シリ
    コン膜上に第一の絶縁膜を形成する工程と、前記第一の
    絶縁膜と前記第一の多結晶シリコン膜および前記高融点
    金属シリサイドをパターニングして前記第一の多結晶シ
    リコンの第一のP型の領域と前記高融点金属シリサイド
    の積層からなるゲート電極と配線と前記第一の多結晶シ
    リコンの前記第一のP型領域以外からなる抵抗体領域を
    形成する工程と、前記抵抗体領域上の第一の絶縁膜を選
    択的に除去する工程と、Nチャネル型MOSトランジスター
    のソースとドレインとなる領域および前記第一のP型領
    域以外の前記第一の多結晶シリコン膜中に選択的に低濃
    度のN型不純物ドーピングを行い低濃度のN型のソースと
    ドレインおよび前記第一の多結晶シリコン中に第一のN
    型の領域を形成する工程と、Pチャネル型MOSトランジス
    ターのソースとドレインとなる領域および前記第一のP
    型領域と前記第一のN型領域以外の前記第一の多結晶シ
    リコン膜中に選択的に低濃度のP型不純物ドーピングを
    行い低濃度のP型のソースとドレインおよび前記第一の
    多結晶シリコン中に第二のP型の領域を形成する工程
    と、前記半導体基板上に第三の絶縁膜を堆積する工程
    と、異方性ドライエッチングにより前記第三の絶縁膜を
    エッチングし前記第一の多結晶シリコンおよび前記高融
    点金属シリサイド側壁にサイドスペーサーを形成する工
    程と、Nチャネル型MOSトランジスターのソースとドレイ
    ンとなる領域および前記第一のN型多結晶シリコン領域
    からなる前記抵抗体の一部ないしは全域に高濃度のN型
    不純物をドーピングする工程と、Pチャネル型MOSトラン
    ジスターのソースとドレインとなる領域および前記第二
    のP型多結晶シリコン領域からなる前記抵抗体の一部な
    いしは全域に高濃度のP型不純物をドーピングする工程
    とからなる請求項１または３または４または１２に記載
    の相補型MOS半導体装置の製造方法。
  28. 【請求項２８】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜の全域に高濃度のP
    型不純物ドーピングを行い前記第一の多結晶シリコン中
    に第一のP型の領域を形成する工程と、前記第一の多結
    晶シリコン上に高融点金属シリサイド膜を形成する工程
    と、前記高融点金属シリサイド上に第一の絶縁膜を形成
    する工程と、前記第一の絶縁膜と前記高融点金属シリサ
    イドと前記第一の多結晶シリコン膜をパターニングして
    ゲート電極と配線とを形成する工程と、Nチャネル型MOS
    トランジスターのソースおよびドレインとなる領域に選
    択的に低濃度のN型不純物を前記半導体基板中にドーピ
    ングする工程と、Pチャネル型MOSトランジスターのソー
    スおよびドレインとなる領域に選択的に低濃度のP型不
    純物を前記半導体基板中にドーピングする工程と、前記
    半導体基板上に第三の絶縁膜を堆積する工程と、異方性
    ドライエッチングにより前記第三の絶縁膜をエッチング
    し前記高融点金属シリサイドと前記第一の多結晶シリコ
    ン側壁にサイドスペーサーを形成する工程と、前記半導
    体基板上に第二の多結晶シリコン膜を形成する工程と、
    前記第二の多結晶シリコン膜中に選択的に低濃度のN型
    不純物ドーピングを行い第一のN型の多結晶シリコン領
    域を形成する工程と、前記第二の多結晶シリコン膜の全
    域に低濃度のP型不純物ドーピングを行い第二のP型の多
    結晶シリコン領域を形成する工程と、前記第二の多結晶
    シリコン膜をパターニングし抵抗体を形成する工程と、
    Nチャネル型MOSトランジスターのソースとドレインとな
    る領域および前記第二の多結晶シリコンの第一のN型の
    領域からなる前記抵抗体の一部ないしは全域に選択的に
    高濃度のN型不純物をドーピングする工程と、Pチャネル
    型MOSトランジスターのソースとドレインとなる領域お
    よび前記第二の多結晶シリコンの第二のP型の領域から
    なる前記抵抗体の一部ないしは全域に選択的に高濃度の
    P型不純物をドーピングする工程とからなる請求項１ま
    たは３または５または１２に記載の相補型MOS半導体装
    置の製造方法。
  29. 【請求項２９】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜の全域に高濃度のP
    型不純物ドーピングを行い前記第一の多結晶シリコン中
    に第一のP型の領域を形成する工程と、前記第一の多結
    晶シリコン上に高融点金属膜を形成する工程と、熱処理
    を行い前記第一の多結晶シリコンと接触している前記高
    融点金属膜を高融点金属シリサイド化する工程と前記高
    融点金属シリサイド上に第一の絶縁膜を形成する工程
    と、前記第一の絶縁膜と前記高融点金属シリサイドと前
    記第一の多結晶シリコン膜をパターニングしてゲート電
    極と配線とを形成する工程と、Nチャネル型MOSトランジ
    スターのソースおよびドレインとなる領域に選択的に低
    濃度のN型不純物を前記半導体基板中にドーピングする
    工程と、Pチャネル型MOSトランジスターのソースおよび
    ドレインとなる領域に選択的に低濃度のP型不純物を前
    記半導体基板中にドーピングする工程と、前記半導体基
    板上に第三の絶縁膜を堆積する工程と、異方性ドライエ
    ッチングにより前記第三の絶縁膜をエッチングし前記高
    融点金属シリサイドと前記第一の多結晶シリコン側壁に
    サイドスペーサーを形成する工程と、前記半導体基板上
    に第二の多結晶シリコン膜を形成する工程と、前記第二
    の多結晶シリコン膜中に選択的に低濃度のN型不純物ド
    ーピングを行い第一のN型の多結晶シリコン領域を形成
    する工程と、前記第二の多結晶シリコン膜の全域に低濃
    度のP型不純物ドーピングを行い第二のP型の多結晶シリ
    コン領域を形成する工程と、前記第二の多結晶シリコン
    膜をパターニングし抵抗体を形成する工程と、Nチャネ
    ル型MOSトランジスターのソースとドレインとなる領域
    および前記第二の多結晶シリコンの第一のN型の領域か
    らなる前記抵抗体の一部ないしは全域に選択的に高濃度
    のN型不純物をドーピングする工程と、Pチャネル型MOS
    トランジスターのソースとドレインとなる領域および前
    記第二の多結晶シリコンの第二のP型の領域からなる前
    記抵抗体の一部ないしは全域に選択的に高濃度のP型不
    純物をドーピングする工程とからなる請求項１または３
    または５または１２に記載の相補型MOS半導体装置の製
    造方法。
  30. 【請求項３０】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一のN型の多結晶シリコン領域を形成する工程
    と、前記第一の多結晶シリコン膜中に選択的に高濃度の
    P型不純物ドーピングを行い前記第一の多結晶シリコン
    中に第一のP型の多結晶シリコン領域を形成する工程
    と、前記第一の多結晶シリコン膜の全域に低濃度のP型
    不純物ドーピングを行い前記第一の多結晶シリコン中に
    第二のP型の多結晶シリコン領域を形成する工程と、前
    記第一の多結晶シリコン膜をパターニングして前記第一
    の多結晶シリコンの前記第一のP型領域からなるゲート
    電極と配線と前記第一の多結晶シリコンの前記第一のＮ
    型領域および前記第二のP型領域からなる抵抗体とを形
    成する工程と、Nチャネル型MOSトランジスターのゲート
    電極に対しソースおよびドレインが平面的にオーバーラ
    ップするように低濃度のN型不純物を前記半導体基板中
    にドーピングする工程と、Pチャネル型MOSトランジスタ
    ーのゲート電極に対しソースとドレインの両方もしくは
    ドレイン側だけがゲート電極に対し平面的にオーバーラ
    ップするように選択的に低濃度のP型不純物を前記半導
    体基板中にドーピングする工程と、前記第一の多結晶シ
    リコン膜の前記第一のN型の領域からなる前記抵抗体の
    一部ないしは全域およびNチャネル型MOSトランジスター
    のゲート電極に対し平面的にオーバーラップしないソー
    スとドレインの領域に高濃度のN型不純物を選択的にド
    ーピングする工程と、前記第一の多結晶シリコン膜の前
    記第二のP型の領域からなる前記抵抗体の一部ないしは
    全域およびPチャネル型MOSトランジスターのゲート電極
    に対しソースとドレインの両方が平面的にオーバーラッ
    プしない領域もしくはソース側がゲート電極に対し平面
    的にオーバラップしドレイン側だけがゲート電極に対し
    平面的にオーバーラップしない領域に高濃度のP型不純
    物を選択的にドーピングする工程とからなる請求項１ま
    たは２または４または１２に記載の相補型MOS半導体装
    置の製造方法。
  31. 【請求項３１】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い第一のP型の多結晶シリコ
    ン領域を形成する工程と、前記第一の多結晶シリコン膜
    をパターニングして前記第一の多結晶シリコンの前記第
    一のP型領域からなるゲート電極と配線と前記第一のP型
    領域以外からなる抵抗体とを形成する工程と、Nチャネ
    ル型MOSトランジスターのゲート電極に対しソースおよ
    びドレインが平面的にオーバーラップする前記半導体基
    板および前記第一のP型領域以外の前記第一の多結晶シ
    リコン膜中に選択的に低濃度のN型不純物ドーピングを
    行い低濃度のN型のソースとドレインおよび前記第一の
    多結晶シリコン中に第一のN型の領域を形成する工程
    と、Pチャネル型MOSトランジスターのゲート電極に対し
    ソースとドレインの両方もしくはドレイン側だけがゲー
    ト電極に対し平面的にオーバーラップする前記半導体基
    板および前記第一のP型領域および前記第二のN型領域以
    外の前記第一の多結晶シリコン膜中に選択的に低濃度の
    P型不純物ドーピングを行い低濃度のP型のソースとドレ
    インもしくはドレインおよび前記第一の多結晶シリコン
    中に第二のP型の領域を形成する工程と、前記第一の多
    結晶シリコン膜の前記第一のN型の領域からなる前記抵
    抗体の一部ないしは全域およびNチャネル型MOSトランジ
    スターのゲート電極に対し平面的にオーバーラップしな
    いソースとドレインの領域に高濃度のN型不純物を選択
    的にドーピングする工程と、前記第一の多結晶シリコン
    膜の前記第二のP型の領域からなる前記抵抗体の一部な
    いしは全域およびPチャネル型MOSトランジスターのゲー
    ト電極に対しソースとドレインの両方が平面的にオーバ
    ーラップしない領域もしくはソース側がゲート電極に対
    し平面的にオーバラップしドレイン側だけがゲート電極
    に対し平面的にオーバーラップしない領域に高濃度のP
    型不純物を選択的にドーピングする工程とからなる請求
    項１、２、４、１２に記載の相補型MOS半導体装置の製
    造方法。
  32. 【請求項３２】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い前記第一の多結晶シリコン中に第
    一のP型の領域を形成する工程と、前記第一の多結晶シ
    リコン膜をパターニングして前記第一のP型領域からな
    るゲート電極と配線とを形成する工程と、前記半導体基
    板上に第四の絶縁膜を形成する工程と、前記半導体基板
    上に第二の多結晶シリコン膜を形成する工程と、前記第
    二の多結晶シリコン膜中に選択的に低濃度のN型不純物
    ドーピングを行い前記第二の多結晶シリコン中に第一の
    N型の領域を形成する工程と、前記第二の多結晶シリコ
    ン膜の全域に低濃度のP型不純物ドーピングを行い前記
    第二の多結晶シリコン中に第二のP型の領域を形成する
    工程と、前記第二の多結晶シリコン膜をパターニングし
    抵抗体を形成する工程と、Nチャネル型MOSトランジスタ
    ーのゲート電極に対しソースおよびドレインが平面的に
    オーバーラップするように低濃度のN型不純物を前記半
    導体基板中にドーピングする工程と、Pチャネル型MOSト
    ランジスターのゲート電極に対しソースとドレインの両
    方もしくはドレイン側だけがゲート電極に対し平面的に
    オーバーラップするように選択的に低濃度のP型不純物
    を前記半導体基板中にドーピングする工程と、前記第二
    の多結晶シリコン膜の前記第一のN型の領域からなる前
    記抵抗体の一部ないし全域およびNチャネル型MOSトラン
    ジスターのゲート電極に対し平面的にオーバーラップし
    ないソースとドレインの領域に高濃度のN型不純物を選
    択的にドーピングする工程と、前記第二の多結晶シリコ
    ン膜の前記第二のP型の領域からなる前記抵抗体の一部
    ないしは全域およびPチャネル型MOSトランジスターのゲ
    ート電極に対しソースとドレインの両方が平面的にオー
    バーラップしない領域もしくはソース側がゲート電極に
    対し平面的にオーバラップしドレイン側だけがゲート電
    極に対し平面的にオーバーラップしない領域に高濃度の
    P型不純物を選択的にドーピングする工程とからなる請
    求項１または２または５または１２に記載の相補型MOS
    半導体装置の製造方法。
  33. 【請求項３３】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い第一の多結晶シリコン中に第一の
    P型の領域を形成する工程と、前記第一の多結晶シリコ
    ン膜をパターニングして前記第一のP型領域からなるゲ
    ート電極と配線とを形成する工程と、前記半導体基板上
    に第四の絶縁膜を形成する工程と、前記半導体基板上に
    第二の多結晶シリコン膜を形成する工程と、前記第二の
    多結晶シリコン膜をパターニングし抵抗体を形成する工
    程と、Nチャネル型MOSトランジスターのゲート電極に対
    しソースおよびドレインが平面的にオーバーラップする
    領域と前記第二の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行いNチャネル型MOSトランジ
    スターの低濃度のソースとドレインおよび前記第二の多
    結晶シリコン中に第一のN型の領域を同時に形成する工
    程と、Pチャネル型MOSトランジスターのゲート電極に対
    しソースとドレインの両方が平面的にオーバーラップす
    る領域もしくはドレイン側だけが平面的にオーバーラッ
    プする領域と前記第二の多結晶シリコン膜中に選択的に
    低濃度のP型不純物ドーピングを行いPチャネル型MOSト
    ランジスターの低濃度のソースとドレインもしくはドレ
    インと前記第二の多結晶シリコン中に第二のP型の領域
    を同時に形成する工程と、前記第二の多結晶シリコン膜
    の前記第一のN型の領域からなる前記抵抗体の一部ない
    し全域およびNチャネル型MOSトランジスターのゲート電
    極に対し平面的にオーバーラップしないソースとドレイ
    ンの領域に高濃度のN型不純物を選択的にドーピングす
    る工程と、前記第二の多結晶シリコン膜の前記第二のP
    型の領域からなる前記抵抗体の一部ないし全域よびPチ
    ャネル型MOSトランジスターのゲート電極に対しソース
    とドレインの両方が平面的にオーバーラップしない領域
    もしくはソース側がゲート電極に対し平面的にオーバラ
    ップしドレイン側だけがゲート電極に対し平面的にオー
    バーラップしない領域に高濃度のP型不純物を選択的に
    ドーピングする工程とからなる請求項１または２または
    ５または１２に記載の相補型MOS半導体装置の製造方
    法。
  34. 【請求項３４】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一N型の多結晶シリコン領域を形成する工程
    と、前記第一の多結晶シリコン膜中に選択的に高濃度の
    P型不純物ドーピングを行い前記第一の多結晶シリコン
    中に第一のP型の多結晶シリコン領域を形成する工程
    と、前記第一の多結晶シリコン膜の全域に低濃度のP型
    不純物ドーピングを行い前記第一の多結晶シリコン中に
    第二のP型の多結晶シリコン領域を形成する工程と、前
    記第一の多結晶シリコン膜上に第二の絶縁膜を形成する
    工程と、前記第一の多結晶シリコンの前記第一のP型の
    領域上の前記第二の絶縁膜を選択的に除去する工程と、
    前記半導体基板上に高融点金属シリサイド膜を形成する
    工程と、パターニングされた前記第二の絶縁膜上および
    その近傍の前記高融点金属シリサイド膜を選択的に除去
    する工程と、パターニングされた前記第二の絶縁膜を除
    去する工程と、前記第一の多結晶シリコン膜と前記高融
    点金属シリサイド膜をパターニングして前記第一の多結
    晶シリコンの前記第一のP型の領域と前記高融点金属シ
    リサイドの積層からなるゲート電極と配線と前記第一の
    多結晶シリコンの前記第一のN型領域および前記第二のP
    型領域からなる抵抗体とを形成する工程と、Nチャネル
    型MOSトランジスターのゲート電極に対しソースおよび
    ドレインが平面的にオーバーラップするように低濃度の
    N型不純物を前記半導体基板中にドーピングする工程
    と、Pチャネル型MOSトランジスターのゲート電極に対し
    ソースとドレインの両方もしくはドレイン側だけがゲー
    ト電極に対し平面的にオーバーラップするように選択的
    に低濃度のP型不純物を前記半導体基板中にドーピング
    する工程と、前記第一の多結晶シリコンの前記第一のN
    型の領域からなる前記抵抗体の一部ないしは全域および
    Nチャネル型MOSトランジスターのゲート電極に対し平面
    的にオーバーラップしないソースとドレインの領域に高
    濃度のN型不純物を選択的にドーピングする工程と、前
    記第一の多結晶シリコンの前記第二のP型領域からなる
    前記抵抗体の一部ないしは全域およびPチャネル型MOSト
    ランジスターのゲート電極に対しソースとドレインの両
    方が平面的にオーバーラップしない領域もしくはソース
    側がゲート電極に対し平面的にオーバラップしドレイン
    側だけがゲート電極に対し平面的にオーバーラップしな
    い領域に高濃度のP型不純物を選択的にドーピングする
    工程とからなる請求項１または３または４または１２に
    記載の相補型MOS半導体装置の製造方法。
  35. 【請求項３５】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一のP型の領域を形成する工程と、前記第一の
    多結晶シリコン膜上に第二の絶縁膜を形成する工程と、
    前記第一の多結晶シリコンの前記第一のP型の領域上の
    前記第二の絶縁膜を選択的に除去する工程と、前記半導
    体基板上に高融点金属シリサイド膜を形成する工程と、
    パターニングされた前記第二の絶縁膜上およびその近傍
    の前記高融点金属シリサイド膜を選択的に除去する工程
    と、パターニングされた前記第二の絶縁膜を除去する工
    程と、前記第一の多結晶シリコン膜および前記高融点金
    属シリサイドをパターニングして前記第一の多結晶シリ
    コンの前記第一のP型領域と前記高融点金属シリサイド
    の積層からなるゲート電極と配線と前記第一の多結晶シ
    リコンの前記第一のP型領域以外からなる抵抗体領域を
    形成する工程と、Nチャネル型MOSトランジスターのゲー
    ト電極に対しソースおよびドレインが平面的にオーバー
    ラップする領域と前記第一の多結晶シリコンの前記第一
    のP型領域以外の前記第一の多結晶シリコン膜中に選択
    的に低濃度のN型不純物ドーピングを行いNチャネル型MO
    Sトランジスターの低濃度のソースとドレインおよび前
    記第一の多結晶シリコン中に第一のN型の領域を同時に
    形成する工程と、Pチャネル型MOSトランジスターのゲー
    ト電極に対しソースとドレインの両方が平面的にオーバ
    ーラップする領域もしくはドレイン側だけが平面的にオ
    ーバーラップする領域と前記第一の多結晶シリコンの前
    記第一のP型の領域と前記第一のN型の領域以外の前記第
    一の多結晶シリコン膜中に選択的に低濃度のP型不純物
    ドーピングを行いPチャネル型MOSトランジスターの低濃
    度のソースとドレインもしくはドレインと前記第一の多
    結晶シリコン中に第二のP型の領域を同時に形成する工
    程と、前記第一の多結晶シリコンの前記第一のN型の領
    域からなる前記抵抗体の一部ないしは全域およびNチャ
    ネル型MOSトランジスターのゲート電極に対し平面的に
    オーバーラップしないソースとドレインの領域に高濃度
    のN型不純物を選択的にドーピングする工程と、前記第
    一の多結晶シリコンの前記第二のP型の領域からなる前
    記抵抗体の一部ないしは全域およびPチャネル型MOSトラ
    ンジスターのゲート電極に対しソースとドレインの両方
    が平面的にオーバーラップしない領域もしくはソース側
    がゲート電極に対し平面的にオーバラップしドレイン側
    だけがゲート電極に対し平面的にオーバーラップしない
    領域に高濃度のP型不純物を選択的にドーピングする工
    程とからなる請求項１または３または４または１２に記
    載の相補型MOS半導体装置の製造方法。
  36. 【請求項３６】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一のN型の領域を形成する工程と、前記第一の
    多結晶シリコン膜中に選択的に高濃度のP型不純物ドー
    ピングを行い前記第一の多結晶シリコン中に第一のP型
    の領域を形成する工程と、前記第一の多結晶シリコン膜
    の全域に低濃度のP型不純物ドーピングを行い前記第一
    の多結晶シリコン中に第二のP型の領域を形成する工程
    と、前記第一の多結晶シリコン膜上に第二の絶縁膜を形
    成する工程と、前記第一の多結晶シリコンの前記第一の
    P型の領域上の前記第二の絶縁膜を選択的に除去する工
    程と、前記半導体基板上に高融点金属膜を形成する工程
    と、熱処理を行い前記第一の多結晶シリコンと接触して
    いる前記高融点金属膜を高融点金属シリサイド化する工
    程と、前記第二の絶縁膜上の未反応である前記高融点金
    属膜を選択的に除去する工程と、パターニングされた前
    記第二の絶縁膜を除去する工程と、前記第一の多結晶シ
    リコン膜と前記高融点金属シリサイド膜をパターニング
    して前記第一の多結晶シリコンの前記第一のP型領域と
    前記高融点金属シリサイドの積層からなるゲート電極と
    配線と前記第一の多結晶シリコンの前記第一のN型領域
    および前記第二のP型領域からなる抵抗体とを形成する
    工程と、Nチャネル型MOSトランジスターのゲート電極に
    対しソースおよびドレインが平面的にオーバーラップす
    るように低濃度のN型不純物を前記半導体基板中にドー
    ピングする工程と、Pチャネル型MOSトランジスターのゲ
    ート電極に対しソースとドレインの両方もしくはドレイ
    ン側だけがゲート電極に対し平面的にオーバーラップす
    るように選択的に低濃度のP型不純物を前記半導体基板
    中にドーピングする工程と、前記第一の多結晶シリコン
    の前記第一のN型の領域からなる前記抵抗体の一部ない
    しは全域およびNチャネル型MOSトランジスターのゲート
    電極に対し平面的にオーバーラップしないソースとドレ
    インの領域に高濃度のN型不純物を選択的にドーピング
    する工程と、前記第一の多結晶シリコンの前記第二のP
    型領域からなる前記抵抗体の一部ないしは全域Pチャネ
    ル型MOSトランジスターのゲート電極に対しソースとド
    レインの両方が平面的にオーバーラップしない領域もし
    くはソース側がゲート電極に対し平面的にオーバラップ
    しドレイン側だけがゲート電極に対し平面的にオーバー
    ラップしない領域に高濃度のP型不純物を選択的にドー
    ピングする工程とからなる請求項１または３または４ま
    たは１２に記載の相補型MOS半導体装置の製造方法。
  37. 【請求項３７】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に選択的に高濃度
    のP型不純物ドーピングを行い前記第一の多結晶シリコ
    ン中に第一のP型の領域を形成する工程と、前記第一の
    多結晶シリコン膜上に第二の絶縁膜を形成する工程と、
    前記第一の多結晶シリコンの前記第一のP型の領域上の
    前記第二の絶縁膜を選択的に除去する工程と、前記半導
    体基板上に高融点金属膜を形成する工程と、熱処理を行
    い前記第一の多結晶シリコンと接触している前記高融点
    金属膜を高融点金属シリサイド化する工程と、前記第二
    の絶縁膜上の未反応である前記高融点金属膜を選択的に
    除去する工程と、パターニングされた前記第二の絶縁膜
    を除去する工程と、前記第一の多結晶シリコン膜および
    前記高融点金属シリサイドをパターニングして前記第一
    の多結晶シリコンの前記第一のP型領域と前記高融点金
    属シリサイドの積層からなるゲート電極と配線と前記第
    一の多結晶シリコンの前記第一のP型領域以外からなる
    抵抗体領域を形成する工程と、Nチャネル型MOSトランジ
    スターのゲート電極に対しソースおよびドレインが平面
    的にオーバーラップする領域と前記第一の多結晶シリコ
    ンの前記第一のP型領域以外の前記第一の多結晶シリコ
    ン膜中に選択的に低濃度のN型不純物ドーピングを行いN
    チャネル型MOSトランジスターの低濃度のソースとドレ
    インおよび前記第一の多結晶シリコン中に第一のN型の
    領域を同時に形成する工程と、Pチャネル型MOSトランジ
    スターのゲート電極に対しソースとドレインの両方が平
    面的にオーバーラップする領域もしくはドレイン側だけ
    が平面的にオーバーラップする領域と前記第一の多結晶
    シリコンの前記第一のP型の領域と前記第一のN型の領域
    以外の前記第一の多結晶シリコン膜中に選択的に低濃度
    のP型不純物ドーピングを行いPチャネル型MOSトランジ
    スターの低濃度のソースとドレインもしくはドレインと
    前記第一の多結晶シリコン中に第二のP型の領域を同時
    に形成する工程と、前記第一の多結晶シリコンの前記第
    一のN型の領域からなる前記抵抗体の一部ないしは全域
    およびNチャネル型MOSトランジスターのゲート電極に対
    し平面的にオーバーラップしないソースとドレインの領
    域に高濃度のN型不純物を選択的にドーピングする工程
    と、前記第一の多結晶シリコンの前記第二のP型の領域
    からなる前記抵抗体の一部ないしは全域およびPチャネ
    ル型MOSトランジスターのゲート電極に対しソースとド
    レインの両方が平面的にオーバーラップしない領域もし
    くはソース側がゲート電極に対し平面的にオーバラップ
    しドレイン側だけがゲート電極に対し平面的にオーバー
    ラップしない領域に高濃度のP型不純物を選択的にドー
    ピングする工程とからなる請求項１または３または４ま
    たは１２に記載の相補型MOS半導体装置の製造方法。
  38. 【請求項３８】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い第一の多結晶シリコンの第一のP
    型の領域を形成する工程と、前記第一の多結晶シリコン
    上に高融点金属シリサイド膜を形成する工程と、前記前
    記高融点金属シリサイドと前記第一の多結晶シリコン膜
    とをパターニングして前記第一の多結晶シリコンの前記
    第一のP型領域と前記高融点金属シリサイドの積層から
    なるゲート電極と配線を形成する工程と、前記半導体基
    板上に第四の絶縁膜を形成する工程と、前記半導体基板
    上に第二の多結晶シリコン膜を形成する工程と、前記第
    二の多結晶シリコン膜中に選択的に低濃度のN型不純物
    ドーピングを行い前記第二の多結晶シリコン中に第一の
    N型の領域を形成する工程と、前記第二の多結晶シリコ
    ン膜の全域に低濃度のP型不純物ドーピングを行い前記
    第二の多結晶シリコン中に第二のP型の領域を形成する
    工程と、前記第二の多結晶シリコン膜をパターニングし
    抵抗体を形成する工程と、Nチャネル型MOSトランジスタ
    ーのゲート電極に対しソースおよびドレインが平面的に
    オーバーラップするように低濃度のN型不純物を前記半
    導体基板中にドーピングする工程と、Pチャネル型MOSト
    ランジスターのゲート電極に対しソースとドレインの両
    方もしくはドレイン側だけがゲート電極に対し平面的に
    オーバーラップするように選択的に低濃度のP型不純物
    を前記半導体基板中にドーピングする工程と、前記第二
    の多結晶シリコン膜の前記第一のN型の領域からなる前
    記抵抗体の一部ないしは全域およびNチャネル型MOSトラ
    ンジスターのゲート電極に対し平面的にオーバーラップ
    しないソースとドレインの領域に高濃度のN型不純物を
    選択的にドーピングする工程と、前記第二の多結晶シリ
    コン膜の前記第二のP型の領域からなる前記抵抗体の一
    部ないしは全域およびPチャネル型MOSトランジスターの
    ゲート電極に対しソースとドレインの両方が平面的にオ
    ーバーラップしない領域もしくはソース側がゲート電極
    に対し平面的にオーバラップしドレイン側だけがゲート
    電極に対し平面的にオーバーラップしない領域に高濃度
    のP型不純物を選択的にドーピングする工程とからなる
    請求項１または３または５または１２に記載の相補型MO
    S半導体装置の製造方法。
  39. 【請求項３９】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い第一の多結晶シリコンの第一のP
    型領域を形成する工程と、前記第一の多結晶シリコン上
    に高融点金属シリサイド膜を形成する工程と、前記前記
    高融点金属シリサイドと前記第一の多結晶シリコン膜と
    をパターニングして前記第一多結晶シリコンの前記第一
    のP型領域と前記高融点金属シリサイドの積層からなる
    ゲート電極と配線を形成する工程と、前記半導体基板上
    に第四の絶縁膜を形成する工程と、前記半導体基板上に
    第二の多結晶シリコン膜を形成する工程と、前記第二の
    多結晶シリコン膜をパターニングし抵抗体を形成する工
    程と、Nチャネル型MOSトランジスターのゲート電極に対
    しソースおよびドレインが平面的にオーバーラップする
    領域と前記第二の多結晶シリコン膜中に選択的に低濃度
    のN型不純物ドーピングを行いNチャネル型MOSトランジ
    スターの低濃度のソースとドレインおよび前記第二の多
    結晶シリコン中に第一のN型の領域を同時に形成する工
    程と、Pチャネル型MOSトランジスターのゲート電極に対
    しソースとドレインの両方が平面的にオーバーラップす
    る領域もしくはドレイン側だけが平面的にオーバーラッ
    プする領域と前記第二の多結晶シリコン膜中に選択的に
    低濃度のP型不純物ドーピングを行いPチャネル型MOSト
    ランジスターの低濃度のソースとドレインもしくはドレ
    インと前記第二の多結晶シリコン中に第二のP型の領域
    を同時に形成する工程と、前記第二の多結晶シリコン膜
    の前記第一のN型の領域からなる前記抵抗体の一部ない
    しは全域およびNチャネル型MOSトランジスターのゲート
    電極に対し平面的にオーバーラップしないソースとドレ
    インの領域に高濃度のN型不純物を選択的にドーピング
    する工程と、前記第二の多結晶シリコン膜の前記第二の
    P型の領域からなる前記抵抗体の一部ないしは全域およ
    びPチャネル型MOSトランジスターのゲート電極に対しソ
    ースとドレインの両方が平面的にオーバーラップしない
    領域もしくはソース側がゲート電極に対し平面的にオー
    バラップしドレイン側だけがゲート電極に対し平面的に
    オーバーラップしない領域に高濃度のP型不純物を選択
    的にドーピングする工程とからなる請求項１または３ま
    たは５または１２に記載の相補型MOS半導体装置の製造
    方法。
  40. 【請求項４０】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い前記第一の多結晶シリコンの第一
    のP型の領域を形成する工程と、前記第一の多結晶シリ
    コン上に高融点金属膜を形成する工程と、熱処理を行い
    前記第一の多結晶シリコンと接触している前記高融点金
    属膜を高融点金属シリサイド化する工程と、前記前記高
    融点金属シリサイドと前記第一の多結晶シリコン膜とを
    パターニングして前記第一の多結晶シリコンの前記第一
    のP型領域と前記高融点金属シリサイドの積層からなる
    ゲート電極と配線を形成する工程と、前記半導体基板上
    に第四の絶縁膜を形成する工程と、前記半導体基板上に
    第二の多結晶シリコン膜を形成する工程と、前記第二の
    多結晶シリコン膜中に選択的に低濃度のN型不純物ドー
    ピングを行い前記第二の多結晶シリコン中に第一のN型
    の領域を形成する工程と、前記第二の多結晶シリコン膜
    の全域に低濃度のP型不純物ドーピングを行い前記第二
    の多結晶シリコン中に第二のP型の領域を形成する工程
    と、前記第二の多結晶シリコン膜をパターニングし抵抗
    体を形成する工程と、Nチャネル型MOSトランジスターの
    ゲート電極に対しソースおよびドレインが平面的にオー
    バーラップするように低濃度のN型不純物を前記半導体
    基板中にドーピングする工程と、Pチャネル型MOSトラン
    ジスターのゲート電極に対しソースとドレインの両方も
    しくはドレイン側だけがゲート電極に対し平面的にオー
    バーラップするように選択的に低濃度のP型不純物を前
    記半導体基板中にドーピングする工程と、前記第二の多
    結晶シリコン膜の前記第一のN型の領域からなる前記抵
    抗体の一部ないしは全域およびNチャネル型MOSトランジ
    スターのゲート電極に対し平面的にオーバーラップしな
    いソースとドレインの領域に高濃度のN型不純物を選択
    的にドーピングする工程と、前記第二の多結晶シリコン
    膜の前記第二のP型の領域からなる前記抵抗体の一部な
    いしは全域およびPチャネル型MOSトランジスターのゲー
    ト電極に対しソースとドレインの両方が平面的にオーバ
    ーラップしない領域もしくはソース側がゲート電極に対
    し平面的にオーバラップしドレイン側だけがゲート電極
    に対し平面的にオーバーラップしない領域に高濃度のP
    型不純物を選択的にドーピングする工程とからなる請求
    項１または３または５または１２に記載の相補型MOS半
    導体装置の製造方法。
  41. 【請求項４１】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜中に高濃度のP型不
    純物ドーピングを行い第一の多結晶シリコンの第一のP
    型の領域を形成する工程と、前記第一の多結晶シリコン
    上に高融点金属膜を形成する工程と、熱処理を行い前記
    第一の多結晶シリコンと接触している前記高融点金属膜
    を高融点金属シリサイド化する工程と、前記前記高融点
    金属シリサイドと前記第一の多結晶シリコン膜とをパタ
    ーニングして前記第一の多結晶シリコンの前記第一のP
    型領域と前記高融点金属シリサイドの積層からなるゲー
    ト電極と配線を形成する工程と、前記半導体基板上に第
    四の絶縁膜を形成する工程と、前記半導体基板上に第二
    の多結晶シリコン膜を形成する工程と、前記第二の多結
    晶シリコン膜をパターニングし抵抗体を形成する工程
    と、Nチャネル型MOSトランジスターのゲート電極に対し
    ソースおよびドレインが平面的にオーバーラップする領
    域と前記第二の多結晶シリコン膜中に選択的に低濃度の
    N型不純物ドーピングを行いNチャネル型MOSトランジス
    ターの低濃度のソースとドレインおよび前記第二の多結
    晶シリコン中に第一のN型の領域を同時に形成する工程
    と、Pチャネル型MOSトランジスターのゲート電極に対し
    ソースとドレインの両方が平面的にオーバーラップする
    領域もしくはドレイン側だけが平面的にオーバーラップ
    する領域と前記第二の多結晶シリコン膜中に選択的に低
    濃度のP型不純物ドーピングを行いPチャネル型MOSトラ
    ンジスターの低濃度のソースとドレインもしくはドレイ
    ンと前記第二の多結晶シリコン中に第二のP型の領域を
    同時に形成する工程と、前記第二の多結晶シリコン膜の
    前記第一のN型の領域からなる前記抵抗体の一部ないし
    は全域およびNチャネル型MOSトランジスターのゲート電
    極に対し平面的にオーバーラップしないソースとドレイ
    ンの領域に高濃度のN型不純物を選択的にドーピングす
    る工程と、前記第二の多結晶シリコン膜の前記第二のP
    型の領域からなる前記抵抗体の一部ないしは全域および
    Pチャネル型MOSトランジスターのゲート電極に対しソー
    スとドレインの両方が平面的にオーバーラップしない領
    域もしくはソース側がゲート電極に対し平面的にオーバ
    ラップしドレイン側だけがゲート電極に対し平面的にオ
    ーバーラップしない領域に高濃度のP型不純物を選択的
    にドーピングする工程とからなる請求項１または３また
    は５または１２に記載の相補型MOS半導体装置の製造方
    法。
  42. 【請求項４２】 半導体基板中にNチャネル型MOSトラン
    ジスターとPチャネル型MOSトランジスターのそれぞれの
    領域を確定するウェル形成の工程と、前記半導体基板上
    に素子分離領域を形成する工程と、前記半導体基板上に
    ゲート絶縁膜を形成する工程と、前記半導体基板中にし
    きい値制御のための不純物をドーピングする工程と、前
    記半導体基板上に第一の多結晶シリコン膜を形成する工
    程と、前記第一の多結晶シリコン膜の全域に高濃度のP
    型不純物ドーピングを行い前記第一の多結晶シリコン中
    に第一のP型の領域を形成する工程と、前記第一の多結
    晶シリコン上に高融点金属シリサイド膜を形成する工程
    と、前記高融点金属シリサイド上に第一の絶縁膜を形成
    する工程と、前記第一の絶縁膜と前記高融点金属シリサ
    イドと前記第一の多結晶シリコン膜をパターニングして
    ゲート電極と配線とを形成する工程と、前記半導体基板
    上に第四の絶縁膜を形成する工程と、前記半導体基板上
    に第二の多結晶シリコン膜を形成する工程と、前記第二
    の多結晶シリコン膜中に選択的に低濃度のN型不純物ド
    ーピングを行い前記第二の多結晶シリコン中に第一のN
    型の領域を形成する工程と、前記第二の多結晶シリコン
    膜の全域に低濃度のP型不純物ドーピングを行い前記第
    二の多結晶シリコン中に第二のP型の領域を形成する工
    程と、前記第二の多結晶シリコン膜をパターニングし抵
    抗体を形成する工程と、Nチャネル型MOSトランジスター
    のゲート電極に対しソースとドレインの両方もしくはド
    レイン側だけがゲート電極に対し平面的にオーバーラッ
    プするように選択的に低濃度のN型不純物を前記半導体
    基板中にドーピングする工程と、Pチャネル型MOSトラン
    ジスターのゲート電極に対しソースとドレインの両方も
    しくはドレイン側だけがゲート電極に対し平面的にオー
    バーラップするように選択的に低濃度のP型不純物を前
    記半導体基板中にドーピングする工程と、前記第二の多
    結晶シリコン膜の前記第一のN型の領域からなる前記抵
    抗体の一部ないしは全域およびNチャネル型MOSトランジ
    スターのゲート電極に対しソースとドレインの両方が平
    面的にオーバーラップしない領域もしくはソース側がゲ
    ート電極に対し平面的にオーバラップしドレイン側だけ
    がゲート電極に対し平面的にオーバーラップしない領域
    に高濃度のN型不純物を選択的にドーピングする工程
    と、前記第二の多結晶シリコン膜の前記第二のP型の領
    域からなる前記抵抗体の一部ないしは全域およびPチャ
    ネル型MOSトランジスターのゲート電極に対しソースと
    ドレインの両方が平面的にオーバーラップしない領域も
    しくはソース側がゲート電極に対し平面的にオーバラッ
    プしドレイン側だけがゲート電極に対し平面的にオーバ
    ーラップしない領域に高濃度のP型不純物を選択的にド
    ーピングする工程とからなる請求項１または３または５
    または１２に記載の相補型MOS半導体装置の製造方法。
  43. 【請求項４３】 前記半導体基板がP型半導体基板であ
    りN型ウェルを形成することによりNチャネル型MOSトラ
    ンジスターとPチャネル型MOSトランジスターのそれぞれ
    の領域を確定することを特徴とする請求項１または２ま
    たは３または１１または１２または１３または１４また
    は１８乃至４２いずれかに記載の相補型MOS半導体装置
    およびその製造方法。
  44. 【請求項４４】 前記半導体基板がP型半導体基板であ
    りN型ウェルとP型ウェルをそれぞれ形成することにより
    Nチャネル型MOSトランジスターとPチャネル型MOSトラン
    ジスターのそれぞれの領域を確定することを特徴とする
    請求項１または２または３または１１または１２または
    １３または１４または１８乃至４２いずれかに記載の相
    補型MOS半導体装置およびその製造方法。
  45. 【請求項４５】 前記半導体基板がN型半導体基板であ
    りP型ウェルを形成することによりNチャネル型MOSトラ
    ンジスターとPチャネル型MOSトランジスターのそれぞれ
    の領域を確定することを特徴とする請求項１または２ま
    たは３または１１または１２または１３または１４また
    は１８乃至４２いずれかに記載の相補型MOS半導体装置
    およびその製造方法。
  46. 【請求項４６】 前記半導体基板がN型半導体基板であ
    りN型ウェルとP型ウェルをそれぞれ形成することにより
    Nチャネル型MOSトランジスターとPチャネル型MOSトラン
    ジスターのそれぞれの領域を確定することを特徴とする
    請求項１または２または３または１１または１２または
    １３または１４または１８乃至４２いずれかに記載の相
    補型MOS半導体装置およびその製造方法。
  47. 【請求項４７】 前記半導体基板上に素子分離領域を形
    成する工程がLOCOS法であることを特徴とする請求項１
    ８乃至４２いずれかに記載の相補型MOS半導体装置の製
    造方法。
  48. 【請求項４８】 前記半導体基板上に素子分離領域を形
    成する工程がシャロートレンチアイソレーション法であ
    ることを特徴とする請求項１８乃至４２いずれかに記載
    の相補型MOS半導体装置の製造方法。
  49. 【請求項４９】 前記しきい値制御のための不純物をド
    ーピングする工程がイオン注入法であり、Nチャネル型M
    OSトランジスターのしきい値制御のための該不純物が砒
    素ないしリンであることを特徴とする請求項１８乃至４
    ２いずれかに記載の相補型MOS半導体装置の製造方法。
  50. 【請求項５０】 前記第一の多結晶シリコンは化学気相
    成長法により形成されることを特徴とする請求項１また
    は２または３または４または請求項１８乃至４２いずれ
    かに記載の相補型MOS半導体装置およびその製造方法。
  51. 【請求項５１】 前記第二の多結晶シリコンは化学気相
    成長法もしくはスパッタ法ににより形成されることを特
    徴とする請求項１または５または１９または２０または
    ２３または２８または２９または３２または３３または
    請求項３８乃至４２いずれかに記載の相補型MOS半導体
    装置およびその製造方法。
  52. 【請求項５２】 前記第一の多結晶シリコンの前記第一
    のP型の領域の形成は、不純物としてボロンないしBF2を
    用いたイオン注入法もしくは不純物としてボロンを用い
    た電気炉中でのプリデポとドライブイン法もしくは不純
    物としてボロンを用いて分子層ドーピング法であること
    を特徴とする請求項１８乃至４２いずれかに記載の相補
    型MOS半導体装置の製造方法。
  53. 【請求項５３】 前記第一の多結晶シリコンの前記第一
    のP型の領域を形成する工程は多結晶シリコンを堆積す
    ると同時に不純物としてボロンをドープする化学気相成
    長法であることを特徴とする請求項１９または２０また
    は２３または２８または２９または３２または３３また
    は請求項３８乃至４２いずれかに記載の相補型MOS半導
    体装置の製造方法。
  54. 【請求項５４】 前記第一の絶縁膜は化学気相成長法も
    しくは熱酸化法により形成されたシリコン酸化膜であ
    り、該第一の絶縁膜の膜厚が１０００Åから２０００Å
    の範囲であることを特徴とする請求項１８または１９ま
    たは２０または４２いずれかに記載の相補型MOS半導体
    装置の製造方法。
  55. 【請求項５５】 前記第一の絶縁膜は化学気相成長法に
    より形成されたシリコン窒化膜であり、該第一の絶縁膜
    の膜厚が１０００Åから２０００Åの範囲であることを
    特徴とする請求項１８または１９または２０または４２
    に記載の相補型MOS半導体装置の製造方法。
  56. 【請求項５６】 前記第一の絶縁膜は下層が化学気相成
    長法もしくは熱酸化法により形成されたシリコン酸化膜
    であり上層が化学気相成長法により形成されたシリコン
    窒化膜である積層構造であり、該第一の絶縁膜の総膜厚
    が１０００Åから３０００Åの範囲であることを特徴と
    する請求項２１乃至２９いずれかに記載の相補型MOS半
    導体装置の製造方法。
  57. 【請求項５７】 前記第二の絶縁膜は化学気相成長法に
    より形成され、該第二の絶縁膜の膜厚が１０００Åから
    ４０００Åの範囲であることを特徴とする請求項２４乃
    至２７または３４乃至３７いずれかに記載の相補型MOS
    半導体装置の製造方法。
  58. 【請求項５８】 前記第三の絶縁膜は化学気相成長法に
    より形成されたシリコン酸化膜であり、該第三の絶縁膜
    の総膜厚が２０００Åから６０００Åの範囲であること
    を特徴とする請求項２１乃至２９いずれかに記載の相補
    型MOS半導体装置の製造方法。
  59. 【請求項５９】 前記高融点金属シリサイドは化学気相
    成長法もしくはスパッタ法により形成されることを特徴
    とする請求項１または３または１９または２０または請
    求項２４乃至２９または請求項３４乃至４２いずれかに
    記載の相補型MOS半導体装置およびその製造方法。
  60. 【請求項６０】 前記高融点金属はスパッタ法により形
    成されたコバルトもしくはチタンであり、該高融点金属
    の膜厚が１００Åから５００Åの範囲であることを特徴
    とする請求項２０または２６または２７または２９また
    は３６または３７または４０または４１に記載の相補型
    MOS半導体装置の製造方法。
  61. 【請求項６１】 ゲートとドレインが短絡しているエン
    ハンスメント型NMOSトランジスターのゲートとドレイン
    に、ゲートとソースが短絡しているディプリーション型
    NMOSトランジスターのゲートとソースを接続し、該接続
    点を出力ノードとした基準電圧回路において、前記エン
    ハンスメント型NMOSトランジスターおよび前記ディプリ
    ーション型NMOSトランジスターのゲート電極の極性がP
    型であることを特徴とする半導体装置。
  62. 【請求項６２】 ゲートとドレインが短絡しているエン
    ハンスメント型NMOSトランジスターのソースに、ゲート
    とソースが短絡しているディプリーション型NMOSトラン
    ジスターのドレインを接続し、該接続点を出力ノードと
    した基準電圧回路において、前記エンハンスメント型NM
    OSトランジスターおよび前記ディプリーション型NMOSト
    ランジスターのゲート電極の極性がP型であることを特
    徴とする半導体装置。
  63. 【請求項６３】 ゲートとドレインが短絡しているエン
    ハンスメント型NMOSトランジスターのゲートとドレイン
    に、ゲートが前記エンハンスメント型NMOSトランジスタ
    ーのソースに短絡しているディプリーション型NMOSトラ
    ンジスターのソースを接続し、該接続点を出力ノードと
    した基準電圧回路において、前記エンハンスメント型NM
    OSトランジスターおよび前記ディプリーション型NMOSト
    ランジスターのゲート電極の極性がP型であることを特
    徴とする半導体装置。
  64. 【請求項６４】 ゲートとソースが短絡しているディプ
    リーション型NMOSトランジスターのドレインに、ソース
    が電源に接続されている第一のエンハンスメント型PMOS
    トランジスターのドレインとゲートを接続し、ソースが
    電源に接続されかつゲートが前記第一のエンハンスメン
    ト型PMOSトランジスターと共通に接続された第二のエン
    ハンスメント型PMOSトランジスターのドレインに、ゲー
    トとドレインが短絡しているエンハンスメント型NMOSト
    ランジスターのゲートとドレインを接続し、該接続点を
    出力ノードとした基準電圧回路において、前記エンハン
    スメント型NMOSトランジスターおよび前記ディプリーシ
    ョン型NMOSトランジスターのゲート電極の極性がP型で
    あることを特徴とする半導体装置。
  65. 【請求項６５】 ゲートとソースが短絡している第一の
    ディプリーション型NMOSトランジスターのドレインに、
    ゲートとソースが短絡している第二のディプリーション
    型NMOSトランジスターのゲートとソースが接続され、該
    第二のディプリーション型NMOSトランジスターのドレイ
    ンが電源に接続され、前記第一のディプリーション型NM
    OSトランジスターのソースにゲートとドレインが短絡し
    ているエンハンスメント型NMOSトランジスターを接続
    し、該接続点を出力ノードとした基準電圧回路におい
    て、前記エンハンスメント型NMOSトランジスターおよび
    前記第一ディプリーション型NMOSトランジスターと前記
    第二のディプリーション型NMOSトランジスターのゲート
    電極の極性がP型であることを特徴とする半導体装置。
  66. 【請求項６６】 ゲートとドレインが短絡しているエン
    ハンスメント型NMOSトランジスターのゲートとドレイン
    に、ゲートが前記エンハンスメント型NMOSトランジスタ
    ーのソースに短絡している第一ディプリーション型NMOS
    トランジスターのソースを接続し、該第一のディプリー
    ション型NMOSトランジスターのドレインにゲートとソー
    スが短絡している第二のディプリーション型NMOSトラン
    ジスターのゲートとソースが接続され、該第二のディプ
    リーション型NMOSトランジスターのドレインが電源に接
    続され、前記エンハンスメント型NMOSトランジスターの
    ドレインと前記第一のディプリーション型NMOSトランジ
    スターのソースの接続点を出力ノードとした基準電圧回
    路において、前記エンハンスメント型NMOSトランジスタ
    ーおよび前記第一のディプリーション型NMOSトランジス
    ターと前記第二のディプリーション型NMOSトランジスタ
    ーのゲート電極の極性がP型であることを特徴とする半
    導体装置。
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