JPH0855949A - フラットパッケージ - Google Patents

フラットパッケージ

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JPH0855949A JP19261394A JP19261394A JPH0855949A JP H0855949 A JPH0855949 A JP H0855949A JP 19261394 A JP19261394 A JP 19261394A JP 19261394 A JP19261394 A JP 19261394A JP H0855949 A JPH0855949 A JP H0855949A
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Abstract

(57)【要約】 【目的】有効外部リード数を制約することなく、標準的
な単一の品種の集積回路で複数のユーザの多様なシール
ド接続の要求に対応する。 【構成】半導体チップ搭載用基板２Ａがキャビティ部２
１およびシールメタライズ部２２の各々をそれぞれ吊リ
ード３Ａ，３Ｂに接続する接地用の内部配線２３，２４
を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフラットパッケージに関
し、特にパッケージの４方向にリードが出ているクォド
型のフラットパッケージに関する。
【０００２】
【従来の技術】この種のフラットパッケージは、例え
ば、電子通信学会編、ＬＳＩハンドブック，オーム社，
昭和５９年，第４１４〜４１５頁に記載され特に図３．
６２に示されるように、代表的な表面実装形パッケージ
であり、特に４辺すべてにリードが出ているタイプをク
ォドフラットパッケージ（ＱＦＰ）という。
【０００３】フラットパッケージは、各種電子機器の小
型化、高機能化に伴ない開発されたパッケージであり、
いわゆる軽薄短小パッケージの代表とされ、近年益々広
く用いられようになってきている。特にＱＦＰは、外形
がほぼ正方形に近いためパッケージ内の配線長がほぼ等
しく配線されるのでインピーダンス整合がとりやすく、
高速性能を重視する論理回路用などに広く用いられる。
【０００４】従来の一般的な集積回路用の第１のフラッ
トパッケージの気密封止前の構成を平面図で示す図３を
参照すると、この従来のフラットパッケージは、格納対
象の半導体チップ１と、半導体チップ１の搭載用に電気
的接続用の配線層（図示省略）を含むセラミック多層基
板またはプラスチック多層基板から成りボンデングする
ための導電性メタライズされた部分であるキャビティ部
２１と気密封止用の金属キャップを封着するためのメタ
ライズされたシールメタライズ部２２とを含む基板２
と、基板２を保持するためそれぞれ４隅に設けた吊リー
ド３と外部接続用の外部リード４とフレームである外周
のタイバー部５１とを含むリードフレーム５とを備え
る。
【０００５】タイバー部５１には、外部リード４の切断
後のこの集積回路の電気特性試験時に外部リード４のコ
ンタクト位置決めに使用するためのガイドホール５２が
さらに設けらており、吊リード３は、基板２の保持に加
えて上記電気試験時にタイバー部５１を保持する機能を
有する。
【０００６】上記集積回路のパッケージ封止工程につい
て説明すると、まず、半導体チップ１をキャビティ部２
１に導電性接着剤でボンデングして搭載する。半導体チ
ップ１の各電極パッドは金属細線を用いて基板２の上記
配線層を経由して対応の外部リード４に接続する。次に
金属キャップをシールメタライズ部２２にろう付け封着
する。これにより半導体チップ１は気密封止される。次
に、吊リード３以外の外部リード４をタイバー部５１か
ら切断する。次に、電気特性試験のため、試験治具にタ
イバー部５１上のガイドホール５２の各々をこの試験治
具の対応するガイドピンに挿入することにより位置決め
を行なって取付ける。これにより、外部リード４の各々
は、上記試験治具の対応のコンタクト接点に正しく接続
される。次に、所定の電気特性試験を実行し、良品を選
別する。この選別結果、得られた良品の吊リード３を切
除し、タイバー部５１を分離し、最後に、外部リード４
を所定の形状に整形して製品として完成する。
【０００７】上記外部リード成形後の吊リード３の状態
を部分破断斜視図で示す図４を参照すると、（Ａ）に示
すように、吊リード３は切除され、この集積回路の外部
回路に対する電気的接続には寄与しないのが一般的であ
る。
【０００８】近年、図４（Ｂ）に示すように、最外部の
外部リード４１の外部応力からの物理的な保護のため吊
りリード３を切除せず実装基板に半田付け等により固定
するものがあるが、これは外部回路に対する電気的接続
を目的としていない。
【０００９】上述したように、このＱＦＰは、高集積度
でかつ高速性能を重視する論理回路用に広く用いられて
いる。したがって、外部の電磁界からの影響を遮断する
とともに外部への不要電磁放射を防止するためすなわち
ＥＭＩ（電波雑音干渉）特性向上のため、半導体チップ
をシールドすることが望ましい。このシールドを行うに
は、キャビティ部２１とシールメタライズ部２２とを接
地することにより達成できる。
【００１０】この従来の第１のフラットパッケージで
は、上記シールドのため、キャビティ部２１とシールメ
タライズ部２２との両方あるいはいずれか一方を専用配
線で接地専用に設定した外部リード４に接続している。
しかし、外部リード４の総数はリードピッチと基板２の
寸法との関係から限られており、また、高機能化に伴な
う所要外部接続リード数との関係からシールド専用に外
部リード４を確保できるとは限らない。この場合、この
集積回路のユーザの要求仕様に基ずいて半導体チップ１
の回路のいずれかの接地配線に基板２内でキャビティ部
２１とシールメタライズ部２２との両方あるいはいずれ
か一方を接続することによりシールドを達成している。
ここで、一般的には上記接地配線は複数存在し、また接
続対象のキャビティ部２１およびシールメタライズ部２
２の接地接続の組合せによりこの内部配線による内部接
地接続の組合せは多数存在する。
【００１１】上記ユーザが複数であり、上記内部接地接
続の上記要求仕様が異なる場合には、この集積回路の供
給者はそれぞれの異なる上記要求仕様に対応するよう、
シールド以外は同一であるが品種としては異なる複数の
種類の集積回路として対応する必要がある。
【００１２】特開昭６２−４５１５６号明細書記載の従
来の半導体装置用の第２のパッケージは、セラミックパ
ッケージに搭載した半導体チップと外部接続端子とを電
気的に接続するためにタブ吊リードを有するセラミック
パッケージ用のリードフレームのタブに上記半導体チッ
プを導電可能に接着し、上記タブと上記タブ吊リードと
を電気的に接続することにより、上記半導体チップを実
質的に接地するというものである。これにより、余分の
外部リードを用いることなく上記半導体チップをシール
ドのための接地ができ、集積回路としての動作の安定化
に寄与する。
【００１３】しかし、この種のタブ吊リード付きタブを
有するリードフレームは、上述のように外部リード数が
少ない小規模集積回路の格納用のセラミックパッケージ
用であるので上述したフラットパッケージ用として使用
不可能であり、このままでは適用できない。
【００１４】
【発明が解決しようとする課題】上述した従来の第１の
フラットパッケージは、ＥＭＩ特性向上のためのシール
ド用にキャビティ部およびシールメタライズ部を接地す
る場合は、それぞれ独立の配線を介して専用の外部リー
ドに接続する必要があり有効外部リード数を制約すると
いう欠点があった。
【００１５】また、外部リード数の制約などにより上記
専用外部リードが設定できない場合には、上記キャビテ
ィ部およびシールメタライズ部の接地は半導体チップ搭
載基板内部で接地用配線に接続する必要があり、この内
部接地接続の組合せに対応して同一機能の集積回路の複
数の品種が生ずるという欠点があった。
【００１６】余分の外部リードを用いることなく上記半
導体チップの上記シールドが可能な従来の第２のパッケ
ージは、外部リード数が少ない小規模集積回路の格納用
のセラミックパッケージ用に限定されるので、本発明の
目的とする大規模集積回路用のフラットパーケージ用と
しては適用不可能であるという欠点があった。
【００１７】
【課題を解決するための手段】本発明のフラットパッケ
ージは、半導体チップを搭載するためのメタライズ部分
であるキャビティ部と気密封止用の金属キャップを封着
するためのメタライズされたシールメタライズ部とを含
む半導体チップ搭載用基板と、四辺形のフレーム枠の４
隅の各々に設けられ前記半導体チップ搭載用基板をこの
フレーム枠の中央に保持するためのリード状金具である
４組の吊リードを含むリードフレームとを備えるフラッ
トパッケージにおいて、前記半導体チップ搭載用基板が
前記キャビティ部および前記シールメタライズ部の各々
をそれぞれ前記吊リードに接続する第１および第２の接
地用内部配線を備えて構成されている。
【００１８】
【実施例】次に、本発明の実施例のフラットパッケージ
の気密封止前の構成を図３と共通の構成要素には共通の
参照文字／数字を付して同様に平面図で示す図１を参照
すると、この図に示す本実施例のフラットパッケージ
は、従来と共通の半導体チップ１と、従来の基板２の代
りにキャビティ部２１およびシールメタライズ部２２の
各々をそれぞれ外部に接続する内部配線２３，２４をさ
らに備える基板２Ａと、リードフレーム５の代りに、内
部配線２３，２４の各々にそれぞれ接続された吊リード
３Ａ，３Ｂを含むリードフレーム５Ａとを備える。
【００１９】次に、図１を参照して本実施例の動作につ
いて説明すると、まず、本実施例のフラットパッケージ
の封止を従来と共通の工程で実施する。次に、吊リード
３Ａ，３Ｂ以外の外部リード４をタイバー部５１から切
断する。次に、従来と共通の工程で所定の電気特性試験
を実行し、良品を選別する。この選別結果、得られた良
品の吊リード３Ａ，３Ｂをタイバー部５１の付近で切断
してこのタイバー部５１を分離する。最後に、これら吊
リード３Ａ，３Ｂを外部リード４と同様の所定の形状に
整形して製品として完成する。
【００２０】上記外部リード４および吊リード３Ａ，３
Ｂの成形後の状態を部分破断斜視図で示す図２を参照す
ると、最外部の外部リード４１の外部応力からの物理的
な保護を行なうとともに、この図に示す吊リード３Ａは
キャビティ部２１と接続する内部配線２３に接続され、
この吊リード３Ａを接地することにより、キャビティ部
２１の接地を行うことができる。同様に吊リード３Ｂを
接地することにより、内部配線２４を経由して、シール
メタライズ部２２の接地を行うことができる。また、シ
ールドのための接地は高周波的に接地電位であればよい
ので、この集積回路の供給電源に接続してもよい。この
ように、吊リード３Ａ，３Ｂの両方あるいはいずれかの
一方を接地あるいは供給電源に接続して高周波的に接地
することにより、この集積回路の実装状態で最適なシー
ルドを行うことができる。
【００２１】したがって、本実施例のフラットパッケー
ジを用いることにより、標準的な単一の品種の集積回路
で複数のユーザの多様なシールド接続の要求に対応する
ことができる。
【００２２】
【発明の効果】以上説明したように、本発明のフラット
パッケージは、半導体チップ搭載用基板がキャビティ部
およびシールメタライズ部の各々をそれぞれ吊リードに
接続する接地用内部配線を備えこの吊リードをシールド
用に接地することにより、有効外部リード数の制約要因
となるシールド接地専用の外部リードを不要とするとと
もに、標準的な単一の品種の集積回路で複数のユーザの
多様なシールド接続の要求に対応することができるとい
う効果がある。
【図面の簡単な説明】
【図１】本発明のフラットパッケージの一実施例の気密
封止前の構成を示す平面図である。
【図２】本実施例のフラットパッケージの外部リードお
よび吊リードの成形後の状態を示す部分破断斜視図であ
る。
【図３】従来のフラットパッケージの気密封止前の構成
を示す平面図である。
【図４】従来のフラットパッケージの外部リードおよび
吊リードの成形後の状態を示す部分破断斜視図である。
【符号の説明】
１ 半導体チップ ２，２Ａ 基板 ３，３Ａ，３Ｂ 吊リード ４ 外部リード ５，５Ａ リードフレーム ２１ キャビティ部 ２２ シールメタライズ部 ２３，２４ 内部配線 ４１ 最外部外部リード ５１ タイバー部 ５２ ガイドホール

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを搭載するためのメタライ
    ズ部分であるキャビティ部と気密封止用の金属キャップ
    を封着するためのメタライズされたシールメタライズ部
    とを含む半導体チップ搭載用基板と、 四辺形のフレーム枠の４隅の各々に設けられ前記半導体
    チップ搭載用基板をこのフレーム枠の中央に保持するた
    めのリード状金具である４組の吊リードを含むリードフ
    レームとを備えるフラットパッケージにおいて、 前記半導体チップ搭載用基板が前記キャビティ部および
    前記シールメタライズ部の各々をそれぞれ前記吊リード
    に接続する第１および第２の接地用内部配線を備えるこ
    とを特徴とするフラットパッケージ。
  2. 【請求項２】 前記４組の吊リードが前記第１の接地用
    内部配線と前記第２の接地用内部配線とにそれぞれ接続
    する第１および第２の吊リードを含むことを特徴とする
    請求項１記載のフラットパッケージ。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861667A (en) * 1997-03-11 1999-01-19 Texas Instruments Incorporated Single end in out arrangement
JPH10288625A (ja) * 1997-04-15 1998-10-27 Mitsubishi Electric Corp 半導体加速度検出装置
US6025616A (en) * 1997-06-25 2000-02-15 Honeywell Inc. Power distribution system for semiconductor die
US5903051A (en) * 1998-04-03 1999-05-11 Motorola, Inc. Electronic component and method of manufacture
JP4072505B2 (ja) * 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ
US7563646B2 (en) * 2007-05-31 2009-07-21 Stratedge Corporation Molded ceramic surface mount package
TWI405313B (zh) * 2010-03-31 2013-08-11 Quanta Comp Inc 具側邊接腳之積體電路封裝元件
US8525321B2 (en) 2011-07-06 2013-09-03 Fairchild Semiconductor Corporation Conductive chip disposed on lead semiconductor package
CN102437061A (zh) * 2011-11-30 2012-05-02 深圳市威怡电气有限公司 电子元件及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281459A (ja) * 1988-09-16 1990-03-22 Sumitomo Electric Ind Ltd Ｉｃパッケージ
JPH0498857A (ja) * 1990-08-16 1992-03-31 Nec Kyushu Ltd 半導体装置用パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521110A (en) * 1978-08-02 1980-02-15 Oki Electric Ind Co Ltd Package for accommodating semiconductor parts
JPS6245156A (ja) 1985-08-23 1987-02-27 Hitachi Ltd 気密封止電子装置
US4972253A (en) * 1988-06-27 1990-11-20 Digital Equipment Corporation Programmable ceramic high performance custom package
JPH03256351A (ja) * 1990-03-06 1991-11-15 Nec Corp 半導体装置
US5043534A (en) * 1990-07-02 1991-08-27 Olin Corporation Metal electronic package having improved resistance to electromagnetic interference
US5168344A (en) * 1990-08-15 1992-12-01 W. R. Grace & Co. Conn. Ceramic electronic package design
JP3009788B2 (ja) * 1991-11-15 2000-02-14 日本特殊陶業株式会社 集積回路用パッケージ
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
JP3105089B2 (ja) * 1992-09-11 2000-10-30 株式会社東芝 半導体装置
JP2912779B2 (ja) * 1992-11-26 1999-06-28 京セラ株式会社 半導体素子収納用パッケージの製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0281459A (ja) * 1988-09-16 1990-03-22 Sumitomo Electric Ind Ltd Ｉｃパッケージ
JPH0498857A (ja) * 1990-08-16 1992-03-31 Nec Kyushu Ltd 半導体装置用パッケージ

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Publication number Publication date
DE69528869D1 (de) 2003-01-02
KR960009132A (ko) 1996-03-22
EP0697731A2 (en) 1996-02-21
DE69528869T2 (de) 2004-02-26
US5616954A (en) 1997-04-01
EP0697731A3 (en) 1997-07-16
KR0178567B1 (ko) 1999-03-20
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