JPS6245156A - 気密封止電子装置 - Google Patents
気密封止電子装置Info
- Publication number
- JPS6245156A JPS6245156A JP60184120A JP18412085A JPS6245156A JP S6245156 A JPS6245156 A JP S6245156A JP 60184120 A JP60184120 A JP 60184120A JP 18412085 A JP18412085 A JP 18412085A JP S6245156 A JPS6245156 A JP S6245156A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- tab
- gnd
- lead frame
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は気密封止電子装置、特にセラミックパッケージ
に適用して好適なパッケージ技術に関する。
に適用して好適なパッケージ技術に関する。
半導体集積回路（以下においてＩＣという）のでは、［
超ＬＳＩデバイスハンドブック」（昭和５８年１１月２
８日発行、発行所サイエンスフォーラム社、ｐＩ）２２
１〜２２２、特に図−４（ｂ）（ａ） ）に示すように
、ＩＣチップを金などのメタライズ層（導体）を介して
セラミックパッケージのＩＣチップ搭載部（キャビティ
とも言う）にボンディングすることが行われている。
超ＬＳＩデバイスハンドブック」（昭和５８年１１月２
８日発行、発行所サイエンスフォーラム社、ｐＩ）２２
１〜２２２、特に図−４（ｂ）（ａ） ）に示すように
、ＩＣチップを金などのメタライズ層（導体）を介して
セラミックパッケージのＩＣチップ搭載部（キャビティ
とも言う）にボンディングすることが行われている。
一方、ＩＣチップが電気的にＧＮＤからフロート状態で
あると、発振等の不所望な現象が発生しゃ丁（、これを
防止するためＩＣチップを接地電位ＧＮＤすることが望
ましい。
あると、発振等の不所望な現象が発生しゃ丁（、これを
防止するためＩＣチップを接地電位ＧＮＤすることが望
ましい。
そこで、本発明者らは、本発明前にＩＣチップ裏面をＧ
ＮＤするため、ジャンクションチップと呼ばれているシ
リコンよりなる接続端子と、１．Ｃチップとを導体にボ
ンディングし、この導体上に形成されたジャンクション
チップを介してＩＣチップ裏面をＧＮＤに接続する方法
を検討した。
ＮＤするため、ジャンクションチップと呼ばれているシ
リコンよりなる接続端子と、１．Ｃチップとを導体にボ
ンディングし、この導体上に形成されたジャンクション
チップを介してＩＣチップ裏面をＧＮＤに接続する方法
を検討した。
しかし上記構造では、パッケージ内にジャンクションチ
ップを形成するためにキャビティサイズが大になりや丁
（、しかもＩＣチップのボンディングがＡｕ−８ｉ共晶
づけのためコスト高になり、かつ、ＩＣチップとジャン
クションチップの２回のボンディング工程が必要であり
作業性が良くないという問題点がある。
ップを形成するためにキャビティサイズが大になりや丁
（、しかもＩＣチップのボンディングがＡｕ−８ｉ共晶
づけのためコスト高になり、かつ、ＩＣチップとジャン
クションチップの２回のボンディング工程が必要であり
作業性が良くないという問題点がある。
そこで本発明者は、キャビティサイズを小にし、かつＩ
Ｃチップ裏面なＧＮＤｔ、て安定した回路動作を行い得
るＩＣを開発丁べく、種々の技術的検討を行った。この
結果、耐熱導電ペーストを用いればリードフレームとな
る導電材にＩＣチップを導電可能に接着できることに着
目し、本発明を提案するに至った。
Ｃチップ裏面なＧＮＤｔ、て安定した回路動作を行い得
るＩＣを開発丁べく、種々の技術的検討を行った。この
結果、耐熱導電ペーストを用いればリードフレームとな
る導電材にＩＣチップを導電可能に接着できることに着
目し、本発明を提案するに至った。
本発明の目的は、ＩＣのパンケージを小型にするととも
に、ＩＣチップをＧＮＤｔ、て安定した回路動作を行わ
しめる半導体装置を提供することにある。
に、ＩＣチップをＧＮＤｔ、て安定した回路動作を行わ
しめる半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面からあきらかになるであろ
う。
明細書の記述および添付図面からあきらかになるであろ
う。
本願において開示される発明のうちの代表的なものの概
要を述べれば、下記のとおりである。
要を述べれば、下記のとおりである。
丁なわち、タブ吊りリードを有するリードフレームをセ
ラミックパッケージのリードフレームに適用し、ＩＣチ
ップな上記タブに導電可能に接着することによりＧＮＤ
リードとタブ吊りリードを電気的に接続してＩＣチップ
の裏面なＧＮＤとする。これにより、キャビティサイズ
を小にし、かつ安定した回路動作を行わしめろ、という
本発明の目的を達成するものである。
ラミックパッケージのリードフレームに適用し、ＩＣチ
ップな上記タブに導電可能に接着することによりＧＮＤ
リードとタブ吊りリードを電気的に接続してＩＣチップ
の裏面なＧＮＤとする。これにより、キャビティサイズ
を小にし、かつ安定した回路動作を行わしめろ、という
本発明の目的を達成するものである。
以下、第１図、第２図、第３図を診照して本発明を適用
したＩＣの一実施例を説明する。なお、本実施例は、Ｉ
Ｃとしてセラミックパッケージを用いたＥＰＲＯＭへの
適用例を示すものであるが、セラミックパ・ソケージ全
搬に適用できる。
したＩＣの一実施例を説明する。なお、本実施例は、Ｉ
Ｃとしてセラミックパッケージを用いたＥＰＲＯＭへの
適用例を示すものであるが、セラミックパ・ソケージ全
搬に適用できる。
本実施例の特徴は、第３図の如きリードフレーム１０、
丁なわち４２Ａ１１ｏｙ等の金と二Ｉケル合金によりタ
ブ吊りリード２０を有するタブ下げが施されたリードフ
レーム１０を用い、上記タブ２上にＩＣチップ１を接着
し、タブ吊りリード２０に接続されたＧＮＤ用リード４
ｃを介してＩＣチップをＧＮＤに接続するように構成し
たことにある。
丁なわち４２Ａ１１ｏｙ等の金と二Ｉケル合金によりタ
ブ吊りリード２０を有するタブ下げが施されたリードフ
レーム１０を用い、上記タブ２上にＩＣチップ１を接着
し、タブ吊りリード２０に接続されたＧＮＤ用リード４
ｃを介してＩＣチップをＧＮＤに接続するように構成し
たことにある。
１はＩＣチップであり、タブ２上に耐熱導電ペースト３
で接着されてし・る。４ａ、４ｂはリードであり、プリ
ント基板に形成された回路パターン（何れも図示せず）
に接続されろ。従って、ＩＣチップ２の底面はＧＮＤに
接続され、ＩＣチ・・ブ２の電気的フロートの防止が行
われる。
で接着されてし・る。４ａ、４ｂはリードであり、プリ
ント基板に形成された回路パターン（何れも図示せず）
に接続されろ。従って、ＩＣチップ２の底面はＧＮＤに
接続され、ＩＣチ・・ブ２の電気的フロートの防止が行
われる。
また、５ ａ ＊ ５ ｂはボンディングワイヤーであ
り、インナーリード４ａｅ＋ｂに接続される。６゜７は
セラミックパッケージのベースとキャップである。
り、インナーリード４ａｅ＋ｂに接続される。６゜７は
セラミックパッケージのベースとキャップである。
そして、封止体であるセラミックパッケージ６゜７とリ
ードフレーム１０とは封止剤である低融点ガラス８．９
によって接着され、ＩＣナツプ１の封止が行われる。第
２図の点線で囲まれた領域が封止剤によって封止されな
い部分を示す。
ードフレーム１０とは封止剤である低融点ガラス８．９
によって接着され、ＩＣナツプ１の封止が行われる。第
２図の点線で囲まれた領域が封止剤によって封止されな
い部分を示す。
上記耐熱導電性ペースト３は耐熱性を有するポリイミド
系樹脂と導電性の銀Ａｇの様な金属粉末を有機溶剤を用
いて溶かしたものであり、リードフレームのタブ上に上
記ペースト３を塗りＩＣチップ１を接着させ、１５０℃
の熱処理を行なう。
系樹脂と導電性の銀Ａｇの様な金属粉末を有機溶剤を用
いて溶かしたものであり、リードフレームのタブ上に上
記ペースト３を塗りＩＣチップ１を接着させ、１５０℃
の熱処理を行なう。
上記熱処理により有機溶剤が蒸発し約４５０℃の耐熱性
を有する導電性の物質に変わる。上記４５０℃の耐熱性
はその後の封止工程で加えられる封止温度（約４４０℃
前後）に耐えることができる。耐熱導電性ペーストとし
てはＡｇ粉末とガラスを有機溶剤で混ぜた物質でも良い
。この場合は耐熱性は４００℃程度である。
を有する導電性の物質に変わる。上記４５０℃の耐熱性
はその後の封止工程で加えられる封止温度（約４４０℃
前後）に耐えることができる。耐熱導電性ペーストとし
てはＡｇ粉末とガラスを有機溶剤で混ぜた物質でも良い
。この場合は耐熱性は４００℃程度である。
なお、上記ＩＣチップ１はＥＰＲＯＭ用ＩＣであるので
、その上部はＵＶガラスにて光の透過孔１１が形成され
ている。
、その上部はＵＶガラスにて光の透過孔１１が形成され
ている。
第４図はタブ吊りリード２０とＧＮＤ用リード４Ｃをワ
イヤにより接続し１こ例を示す。
イヤにより接続し１こ例を示す。
上記構造によれば、タブ２上にジャンクションチップを
設ける必要がなくなるのでその分だけキャビティを小に
できる。またジャンクションチップがあるとＩＣチップ
を中央に設けられなかったがＩＣチップ１をパッケージ
内のほぼ中央に位置決めすることができるため、有効に
元の透過孔１１を利用できる。
設ける必要がなくなるのでその分だけキャビティを小に
できる。またジャンクションチップがあるとＩＣチップ
を中央に設けられなかったがＩＣチップ１をパッケージ
内のほぼ中央に位置決めすることができるため、有効に
元の透過孔１１を利用できる。
（１１タブ吊りリードを有するタブ上に耐熱導電ペース
トによりＩＣチップを接続することにより、ジャンクシ
ョンチップを用いることなくＩＣチップのＧＮＤを容易
に行うことができ、ＩＣを小型化する、という効果が得
られる。
トによりＩＣチップを接続することにより、ジャンクシ
ョンチップを用いることなくＩＣチップのＧＮＤを容易
に行うことができ、ＩＣを小型化する、という効果が得
られる。
（２）上記（１）により、ＩＣチップのＧＮＤが確実に
なり、ＩＣチップの電気的フロートが防止できるので、
回路動作が安定化される、という効果が得られる。
なり、ＩＣチップの電気的フロートが防止できるので、
回路動作が安定化される、という効果が得られる。
（３）ＩＣチップの上記接着、セラミックパッケージの
封止作業が加熱により一挙に行われるので、作業工数が
削減され、生産コストを大幅に低減し得ろ、という効果
が得られろ。
封止作業が加熱により一挙に行われるので、作業工数が
削減され、生産コストを大幅に低減し得ろ、という効果
が得られろ。
（４）上記（１）（２）Ｋより、ＩＣの信頼度が向上す
る、という効果が得られる。
る、という効果が得られる。
以上に、本発明者によってなされ１こ発明を実施例にも
とづき具体的に説明し１こが、本発明は上記実施例に限
定されろものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。
とづき具体的に説明し１こが、本発明は上記実施例に限
定されろものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。
例えば、タブに代えてパッケージ６上に金属層を形成し
、この金属層とインナーリードとをワイヤボンディング
にて接続してもよい。
、この金属層とインナーリードとをワイヤボンディング
にて接続してもよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＥＦＲＯＭ用ＩＣ
に適用した場合について説明したが、それに限定される
ものではなく、セラミックパッケージを有する各種ＩＣ
に利用することができろ。
明をその背景となった利用分野であるＥＦＲＯＭ用ＩＣ
に適用した場合について説明したが、それに限定される
ものではなく、セラミックパッケージを有する各種ＩＣ
に利用することができろ。
第１図は本発明を適用したＩＣの一実施例を示し、第２
図のＩ −Ｉ’断面図、 第２図は第１図のセラミ、クキャップを取った状態を示
す上面図、 第３図は第１図、第２図に用いられろリードフレームの
斜視図、 第４図は本発明の他の実施例を示す上面図である。 １ Ｉ Ｃチップ、２・・・タブ、３・・・耐熱導電ペ
ースト、４ａ、４ｂ−タブ吊りリード、５ ａ ＋ ５
ｂ・・・ボンディングワイヤ、６．７・・・セラミッ
クパッケージ、８．９・・・低融点ガラス、１１・・・
光透過孔。 第１図 第 ２ 図
図のＩ −Ｉ’断面図、 第２図は第１図のセラミ、クキャップを取った状態を示
す上面図、 第３図は第１図、第２図に用いられろリードフレームの
斜視図、 第４図は本発明の他の実施例を示す上面図である。 １ Ｉ Ｃチップ、２・・・タブ、３・・・耐熱導電ペ
ースト、４ａ、４ｂ−タブ吊りリード、５ ａ ＋ ５
ｂ・・・ボンディングワイヤ、６．７・・・セラミッ
クパッケージ、８．９・・・低融点ガラス、１１・・・
光透過孔。 第１図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップおよび外部接続端子に電気的に接続可
能な導電体を設け、この導電体を介して上記半導体チッ
プを実質的に接地することを特徴とする気密封止電子装
置。 ２、半導体チップを固定するタブとタブに接続されたタ
ブ吊りリードと、上記タブ吊りリードに電気的に接続さ
れた外部導出リードを有することを特徴とする気密封止
電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184120A JPS6245156A (ja) | 1985-08-23 | 1985-08-23 | 気密封止電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184120A JPS6245156A (ja) | 1985-08-23 | 1985-08-23 | 気密封止電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245156A true JPS6245156A (ja) | 1987-02-27 |
Family
ID=16147724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184120A Pending JPS6245156A (ja) | 1985-08-23 | 1985-08-23 | 気密封止電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697731A2 (en) | 1994-08-16 | 1996-02-21 | Nec Corporation | Flat package for semiconductor IC |
-
1985
- 1985-08-23 JP JP60184120A patent/JPS6245156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0697731A2 (en) | 1994-08-16 | 1996-02-21 | Nec Corporation | Flat package for semiconductor IC |
| US5616954A (en) * | 1994-08-16 | 1997-04-01 | Nec Corporation | Flat package for semiconductor IC |
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