JPH0846076A - 半導体パッケージのパッキング構造 - Google Patents

半導体パッケージのパッキング構造

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JPH0846076A
JPH0846076A JP7143110A JP14311095A JPH0846076A JP H0846076 A JPH0846076 A JP H0846076A JP 7143110 A JP7143110 A JP 7143110A JP 14311095 A JP14311095 A JP 14311095A JP H0846076 A JPH0846076 A JP H0846076A
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Abstract

(57)【要約】 【目的】 実装した半導体パッケージの全体インピーダ
ンスを減少して、半導体パッケージのノイズを減少する
とともに、半導体パッケージの高速動作を可能とした半
導体パッケージのパッキング構造を提供する。 【構成】 実装する半導体パッケージ２０のダイパッド
２３と、そのダイパッドに対応する領域の表面上に導電
性パターン３２が形成された印刷回路基板３８と、ダイ
パッドと導電性パターンとの両端子の間に形成された誘
電体薄膜３１または導電層４１とから成り、その両端子
間は電圧差を生じるように、または生じないように並列
し電気的に連結される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体パッケージのパッ
キング構造に関し、特に、リードフレームのダイパッド
の下部面が露出されている表面実装形の半導体パッケー
ジが印刷回路基板上にパッキングされる構造において、
ダイパッドの下方の印刷回路基板上に導電性パターンが
形成され、その導電性パターンとダイパッドの両端子の
間に非伝導性薄膜を形成してその両端子に電圧差を生じ
るように電気的に連結し、若しくは両端子間に導電層を
形成して電圧差を生じないように電気的に連結すること
によって、その半導体パッケージの実装密度を減少させ
ることなくノイズを減少させるようにした半導体パッケ
ージのパッキング構造に関する。
【０００２】
【従来の技術】最近では、パーソナルコンピュータ等に
半導体パッケージを高密度に実装するために、モジュー
ルパッケージおよび表面実装形パッケージの小形化およ
び薄形化が要求されている。そこで、ＴＳＯＰ（thin s
mall outline package）、ＵＴＳＯＰ（ultra thin sma
ll outline package）等のような小型・薄膜パッケージ
が開発されており、このようなパッケージの大部分はコ
ンピューターの主記憶装置に主として使用されている。
集積回路の集積度の増加は、集積回路のための要素とそ
の要素をそれぞれ連結する金属の配線を単結晶シリコン
基板に２次元的により微細に形成したり、または半導体
チップの面積を増加させることによって行われている。
しかし、その単結晶シリコン基板にそれぞれの要素と配
線を２次元的に形成して集積回路の集積度を増加させる
ことは、その単結晶シリコン基板に適用される製造工程
の技術上の困難性のため限界にある。また、半導体チッ
プの面積を増加させて集積回路の集積度を増加させるこ
とはパッケージが占有する面積と重量が増加するという
問題を伴なう。
【０００３】このような問題を解決するために、印刷回
路基板にパッケージ化された高密度のモジュールを実装
したり、または３次元的に高密度のチップを積層して集
積度を増加させる方法が登場した。なお、印刷回路基板
上への高密度の実装は複数の表面実装形の半導体チップ
やＴＡＢ（Tape Automated Bonding）パッケージを装着
することによって行なうことができる。
【０００４】一方、集積回路の高集積化の進行に伴っ
て、半導体素子の性能を改善するために、より迅速な速
度で同時に出力駆動回路をスイッチングすることが必要
となった。また、このようなスイッチング速度の増加は
半導体素子の電気的なノイズの増加を誘発することにな
るので、スイッチング速度の増加によるノイズの水準を
最小化するための各種の方法が提案されている。
【０００５】その中の一つの方法は、Michael B. Brown
の米国特許第4,945,399 号明細書に開示されているよう
に、関連する電圧ピン間に減結合コンデンサ（decoupli
ng capacitor) として別個のキャパシタを結合すること
である。すなわち、図８に示すように、フリップチップ
キャリアパッケージ１０は、半導体チップ１１と、その
半導体チップ１１の実装に適合する印刷回路基板１３と
からなっている。
【０００６】前記基板１３の表面上には、第１金属層１
４と誘電体薄膜１５と第２金属層１６が順次に形成され
ており、半導体チップ１１のボンディングパッド（図示
せず）は、金属の半田づけバンプ１８ａ，１８ｃを介し
てその第２金属層１６上のパッド１７ａ，１７ｃに電気
的に連結されているとともに、半田づけバンプ１８ｂに
よってその第２金属層１６と誘電体薄膜１５に形成され
た貫通孔を通して第１金属層１４上のパッド１７ｂに電
気的に連結されている。第１，第２金属層１４，１６は
それぞれＶss，Ｖcc電圧のピン１９ａ，１９ｂに電気的
に連結されており、半導体チップ１１は前記パッド１７
ａ，１７ｂ，１７ｃを介して信号および電力の供給を受
ける。
【０００７】前記のようなキャパシタは複数の電源線や
大形電源バスによって電気的に連結されている。この電
源線は高いインダクタンスパスを示している。また、電
線に流れる電流が増加すると電圧はさらに降下する。そ
こで、電圧の降下は望ましくない電力分配ノイズにな
る。
【０００８】したがって、半導体チップに関連する電線
の配置や個別キャパシタの大きさを考慮して見るとき、
電源経路の有効インダクタンスを減らすために可能な限
り電圧降下やノイズが生じないようにキャパシタを配列
することは非常に難しく、また、これらのノイズ除去用
のキャパシタは高周波の低インダクタンスのキャパシタ
であり、その価格も高いので、高集積回路の製造単価が
増加するという問題が伴なう。なお、これを克服するた
めにキャパシタをパッケージの下部に設けることもでき
るが、半導体パッケージが薄い場合にはパッケージの下
部にキャパシタを設けることが不可能である。
【０００９】さらに、図９（Ａ）に示すように、ＴＳＯ
ＰやＳＯＪ（small outline J-bendpackage）のような
従来の半導体パッケージ２０においては、半導体チップ
２１が接着剤２２によってリードフレームのダイパッド
２３の上部面上に接着されており、その半導体チップ２
１のボンディングパッド（図示せず）がそれぞれボンデ
ィングワイヤ２４によってリードフレームの内部リード
２５に電気的に連結されており、リードフレームの外部
リード２７を除いた半導体チップ２１，ダイパッド２３
およびボンディングワイヤ２４を外部環境から保護する
ためにエポキシ系のモールディングコンパウンドからな
る成形体２６に封止されているが、ダイパッド２３の下
部面は成形体２６の下部面から露出している。そして、
外部リード２７は電源と信号の供給ラインが４層に形成
された印刷回路基板２８の上部面上のランドパターン２
９に電気的に連結されて前記半導体パッケージ２０が印
刷回路基板２８上に実装される。
【００１０】図９（Ｂ）を参照すると、半導体チップ２
１がリードフレームのダイパッド２３の上部面上に接着
されており、接地端子２３ａ，２３ｂがそのダイパッド
２３の両側にそれぞれ一体に連結されており、半導体チ
ップ２１の端部に形成されたボンディングパッド２１
ａ，２１ｂは印刷回路基板２８上のＶcc，Ｖss電圧端子
に該当する内部リード２５ａ，２５ｂにボンディングワ
イヤ２４を介してそれぞれ電気的に連結されている。こ
のとき、内部リード２５ａ，２５ｂはそれぞれダイパッ
ド２３に一体に連結された接地端子２３ａ，２３ｂと分
離されている。
【００１１】図９（Ｃ）を参照すると、印刷回路基板２
８の上部面上には外部リード２７の先端が実装されるラ
ンドパターン２９が２列に複数個形成されており、その
２列のランドパターン２９の間には接地のための別途の
ランドパターンは形成されていない。
【００１２】このようにパッキングされた半導体パッケ
ージの等価回路においては、ボンディングワイヤのイン
ダクタンス、半導体チップのパターンの抵抗、リードフ
レームのインダクタンス、ランドパターンのインダクタ
ンスが直列に連結されている。従って、半導体パッケー
ジの全体抵抗とインダクタンスは比較的大きな値をもつ
ので半導体パッケージのノイズが増加し、その動作速度
が低速になる。これを解決するためには減結合コンデン
サを設置するための別途の空間を備えなければならない
ので、実装密度を向上させるのには限界がある。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は実装密度を減少させることなく高速の動作を可能
にし、ノイズを減少させた半導体パッケージのパッキン
グ構造を提供することにある。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明に基づく半導体パッケージのパッキン
グ構造は、半導体チップをダイパッド上に搭載した半導
体パッケージと、前記半導体パッケージを実装するとと
もに、前記ダイパッドに対応する領域の表面上に導電性
パターンが形成された基板と、前記ダイパッドと前記導
電性パターンの両端子の間に形成されてそれらの両端子
間に電圧差を生じさせるキャパシタ用の非伝導性薄膜と
から成り、これによって半導体パッケージのノイズを減
少させたことを特徴とする。
【００１５】本発明に基づく他の半導体パッケージのパ
ッキング構造は、半導体チップをダイパッド上に搭載し
た半導体パッケージと、前記半導体パッケージを実装す
るとともに、前記ダイパッドに対応する領域の表面上に
導電性パターンが形成された基板と、電圧差を生じさせ
ることなく前記ダイパッドと前記導電性パターンの両端
子の間に形成された導電層とから成り、これによって半
導体パッケージのノイズを減少させたことを特徴とす
る。
【００１６】
【実施例】以下、本発明の一実施例による半導体パッケ
ージのパッキング構造を添付の図面を参照しながら説明
する。なお、従来の部分と同一の部分には図９に示す参
照符号と同一の参照符号を付してある。
【００１７】図１（Ａ）〜（Ｃ）を参照すると、減結合
コンデンサとしての誘電体薄膜３１が、半導体パッケー
ジ２０の露出したダイパッド２３の下面と、印刷回路基
板３８の上部面上のダイパッド２３と対応する位置に配
置された導電性パターン３２との間に電気的に連結さ
れ、そのダイパッド２３と導電性パターン３２の両端に
電圧差を生じさせる点を除くと図９（Ａ）〜（Ｃ）に示
すものと同一の構成となっている。
【００１８】ここで、ダイパッド２３の接地端子２３ｂ
が図１（Ｂ）に示すように、Ｖss用の内部リード２５ｄ
と一体に電気的に連結される場合、導電性パターン３２
は図１（Ｃ）に示すように、印刷回路基板３８の内部の
導電性パターン（図示せず）によってＶcc用のランドパ
ターン２９に電気的に連結される。導電性パターン３２
は印刷回路基板３８の内部に形成された導電性パターン
（図示せず）を介してＶcc用のランドパターン２９また
はＶss用のランドパターン２９と電気的に連結するよう
にしてもよい。
【００１９】なお、図示されていないが、前記ダイパッ
ド２３の接地端子２３ａをＶcc用の内部リードと一体に
電気的に連結し、導電性パターン３２をＶss用のランド
パターン２９に電気的に連結することもできる。
【００２０】誘電体薄膜３１は樹脂例えばポリイミド樹
脂またはエポキシ系樹脂や、金属酸化物例えばバリウム
−チタニウム酸化物（ＢａＴｉＯ3 ）、酸化タンタル
（Ｔａ2 Ｏ）、酸化ケイ素（ＳｉＯ2 ）または窒化ケイ
素（Ｓｉ3 Ｎ4 ）からなる。また、誘電体薄膜３１はダ
イパッド２３と導電性パターン３２の両端との間に複数
並列に連結することができる。ダイパッド２３と導電性
パターン３２にそれぞれＶccとＶssを印加することによ
って、これらの間に電圧差を生じさせることもできる。
【００２１】このようにパッキングされた半導体パッケ
ージのパッキング構造の等価回路においては、図６に示
すように印刷回路基板３８のインダクタンス（Ｌｂ）、
誘電体薄膜３１のインダクタンス（Ｌｃ）および誘電体
薄膜３１のキャパシタンス（Ｃ）、ダイパッド２３のイ
ンダクタンス（Ｌｄ）がボンディングワイヤ２４のイン
ダクタンス（Ｌｗ）、半導体チップ２１のパターンの抵
抗（Ｒｌ）、リードのインダクタンス（Ｌｌ）、印刷回
路基板３８のランドパターン２９のインダクタンス（Ｌ
ｌｐ）の直列成分に対して並列に連結されている。した
がって、本発明による半導体パッケージの全体抵抗とイ
ンダクタンスは並列に追加連結された成分によって従来
の半導体パッケージの全体抵抗とインダクタンスに比べ
小さい値をもつようになるので、半導体パッケージのノ
イズが減少し、その動作速度は迅速になる。
【００２２】なお、半導体パッケージは実装密度の向上
のために３次元に積層することができるが、このとき積
層されるそれぞれの半導体パッケージのダイパッドは電
気的に共通連結され、誘電体薄膜は最下部に積層された
半導体パッケージと印刷回路基板との間に電気的に連結
される。
【００２３】次に、本発明の他の実施例による半導体パ
ッケージのパッキング構造を説明する。
【００２４】図２を参照するに、誘電体薄膜３１の代わ
りに複数の半田づけバンプ４１の導電層を形成してダイ
パッド２３とパターン３２の両端子との間に電圧差を生
じさせない点を除いて図１のものと同一の構造となって
いる。
【００２５】ここで、半田づけバンプ４１は主に硬鉛
や、金、銀、銅、アルミニウムまたはこれらの合金に硬
鉛が鍍金されているものからなっている。そして、半田
づけバンプ４１はリフロー（solder reflow ）工程によ
って半田づけされる。また、前記導電層はダイパッド２
３とパターン３２の両端子の間の全面に１層に形成する
こともできる。
【００２６】図３（Ａ）を参照すると、図２の半導体パ
ッケージ２０のダイパッド２３の両端部に接地端子２３
ａ，２３ｂが一体に連結されており、半導体チップ２１
のボンディングパッド２１ａ，２１ｂがそれぞれ印刷回
路基板３８上のＶcc、Ｖss用の内部リード２５ａ，２５
ｄにボンディングワイヤ２４によって電気的に連結され
ている。そして、内部リード２５ａは接地端子２３ａと
分離されており、内部リード２５ｄと接地端子２３ｂは
一体に電気的に連結されている。
【００２７】図３（Ｂ）を参照すると、印刷回路基板３
８の上部面上には内部リードの先端２７が実装されるラ
ンドパターン２９が第１列、第２列にそれぞれ形成され
ているとともに、その第１列、第２列のランドパターン
２９の間には接地のための別途の導電性パターン３２が
形成されている。そして、導電性パターン３２は複数の
バンプ４１によってダイパッド２３と電気的に並列連結
されており、また印刷回路基板３８の表面上に形成され
ている導電性パターン４３によってＶss用のランドパタ
ーン２９の電気的に連結されている。導電性パターン３
２は印刷回路基板３８の内部に形成された導電性パター
ン（図示せず）を介してＶss用のランドパターン２９と
電気的に連結するようにしてもよい。
【００２８】図４（Ａ）を参照すると、内部リード２５
ｃと接地端子２３ａが一体に電気的に連結されており、
内部リード２５ｂが接地端子２３ｂと分離されている点
を除いて図３（Ａ）のものと同一の構造となっている。
【００２９】図４（Ｂ）を参照すると、パターン３２が
印刷回路基板３８の表面上に形成された導電性パターン
４４によってＶcc用のランドパターン２９と電気的に連
結されている点で図３（Ｂ）の構造と相違する。導電性
パターン３２は印刷回路基板３８の内部に形成される導
電性パターン（図示せず）によってＶss用のランドパタ
ーン２９に電気的に連結するようにしてもよい。
【００３０】図５（Ａ）を参照すると、内部リード２５
ｂが接地端子２３ｂと分離されており、ボンディングパ
ッド２１ｃが接地端子２３ｂにボンディングワイヤ２４
を介して電気的に連結されている点で図３（Ａ）の構造
と相違する。
【００３１】図５（Ｂ）を参照すると、パターン３２が
印刷回路基板３８の表面上に形成されたＶbb用の導電性
パターン３７ｃと電気的に連結されている点で図３
（Ｂ）の構造と相違する。
【００３２】なお、半導体パッケージは実装密度の向上
のために３次元に積層することができるが、このとき積
層されるそれぞれの半導体パッケージの露出されたダイ
パッドが電気的に共通連結され、バンプが最下部の半導
体パッケージと印刷回路基板との間に電気的に連結され
る。そして、バンプの断面積が減少しその数が多い程半
導体パッケージのノイズが減少する。
【００３３】図７を参照すると、印刷回路基板上のＶss
用のランドパターンから供給されるＶssが半導体チップ
のＶss用のボンディングパッドに到達する経路におい
て、第１経路は印刷回路基板上のＶss用のランドパター
ンが半導体パッケージのダイパッドおよびボンディング
ワイヤをへて半導体チップのＶss用のボンディングパッ
ドに連結されるように構成されており、第２経路は印刷
回路基板上のＶss用のランドパターンが半導体パッケー
ジのリードおよびボンディングワイヤをへて半導体チッ
プのＶss用のボンディングパッドに連結されるように構
成されており、その第１経路および第２経路は並列に連
結される。したがって、この等価回路は、印刷回路基板
の抵抗（Ｒｂ）とインダクタンス（Ｌｂ）、ダイパッド
の抵抗（Ｒｄｐ）とインダクタンス（Ｌｄｐ）、ボンデ
ィングワイヤの抵抗（Ｒｗ）とインダクタンス（Ｌｗ）
が直列に連結されており、またリードの抵抗（Ｒｌ）と
インダクタンス（Ｌｌ）がダイパッドの抵抗（Ｒｄｐ）
とインダクタンス（Ｌｄｐ）の両端に並列に連結されて
いる。したがって、半導体パッケージの全体的な抵抗と
インダクタンスは従来の直列に連結された半導体パッケ
ージの抵抗とインダクタンスよりずっと小さくなって信
号の伝送時に伝送される信号の時間遅延が減少される。
【００３４】
【発明の効果】したがって、本発明による半導体パッケ
ージのパッキング構造によれば、実装される半導体パッ
ケージのダイパッドと、そのダイパッドに対応する印刷
回路基板の表面上に導電性パターンが形成され、そのダ
イパッドとその導電性パターンの両端子との間に誘電体
薄膜または導電層を形成してその両端子間に電圧差を生
じさせまたは生じさせないように電気的に連結すること
によって、印刷回路基板のＶss（Ｖcc）用のランドパタ
ーンと半導体チップのＶss（Ｖcc）用のボンディングパ
ッドとの間に並列の電気的な経路を形成しているので、
実装された半導体パッケージの全体的なインピーダンス
が減少して、その半導体パッケージのノイズが減少し、
半導体パッケージの高速動作が可能になる。
【００３５】また、本発明による半導体パッケージのパ
ッキング構造においては、ノイズを減少させるためのキ
ャパシタが印刷回路基板上に半導体パッケージの実装領
域のみに設けられるので、半導体パッケージの実装密度
を減少することなく実装された半導体パッケージの全体
的なインピーダンスを減少することができる。
【図面の簡単な説明】
【図１】図１（Ａ）は、本発明の一実施例による半導体
パッケージのパッキング構造を示した断面図であり、図
１（Ｂ）は、図１（Ａ）の成形体を除去した状態の平面
図であり、図１（Ｃ）は、図１（Ａ）の印刷回路基板上
のランドパターンを示した平面図である。
【図２】本発明の他の実施例による半導体パッケージの
パッキング構造を示した断面図である。
【図３】図３（Ａ）は、図２の成形体を除去した状態の
平面図であり、図３（Ｂ）は、図２の印刷回路基板上の
ランドパターンを示した平面図である。
【図４】図４（Ａ）は、図２の成形体を除去した状態の
変形例を示した平面図であり、図４（Ｂ）は、図４
（Ａ）の印刷回路基板上のランドパターンを示した平面
図である。
【図５】図５（Ａ）は、図２の成形体を除去した状態の
他の変形例を示した平面図であり、図５（Ｂ）は、図５
（Ａ）の印刷回路基板上のランドパターンを示した平面
図である。
【図６】図１の半導体パッケージのパッキング構造にお
ける等価回路図である。
【図７】図２の半導体パッケージのパッキング構造にお
ける等価回路図である。
【図８】従来の半導体パッケージのパッキング構造を示
した断面図である。
【図９】図９（Ａ）は、従来の他の半導体パッケージの
パッキング構造を示した断面図であり、図９（Ｂ）は、
図９（Ａ）の成形体が除去されている状態の平面図であ
り、図９（Ｃ）は、図９（Ａ）の印刷回路基板上のラン
ドパターンを示した平面図である。
【符号の説明】 ２０ 半導体パッケージ ２１ 半導体チップ ２１ａ，２１ｂ ボンディングパッド ２２ 接着剤 ２３ ダイパッド ２３ａ，２３ｂ 接地端子 ２４ ボンディングワイヤ ２５，２５ａ，２５ｂ，２５ｃ，２５ｄ 内部リード ２６ 成形体 ３８ 印刷回路基板 ２９ ランドパターン ３１ 誘電体薄膜 ３２，３７ｃ，４３，４４ 導電性パターン ４１ 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宋 永 僖 大韓民国京畿道城南市盆塘区盆塘洞サトビ ュルモール東星アパートメント206−202 (72)発明者 李 廷 亮 大韓民国ソウル特別市江南区上一洞住公ア パートメント501−403

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの半導体チップをダイパ
    ッド上に搭載した半導体パッケージと、 前記半導体パッケージを実装するとともに、前記ダイパ
    ッドに対応する領域の表面上に導電性パターンが形成さ
    れた基板と、 前記ダイパッドと前記導電性パターンの両端子の間に形
    成されてそれらの端子間に電圧差を生じさせるキャパシ
    ター用の非伝導性薄膜とから成ることを特徴とする半導
    体パッケージのパッキング構造。
  2. 【請求項２】 前記半導体パッケージが３次元に積層さ
    れたことを特徴とする請求項１記載のパッキング構造。
  3. 【請求項３】 前記非伝導性薄膜が誘電体薄膜であるこ
    とを特徴とする請求項１記載のパッキング構造。
  4. 【請求項４】 前記誘電体薄膜が樹脂であることを特徴
    とする請求項３記載のパッキング構造。
  5. 【請求項５】 前記誘電体薄膜がポリイミド樹脂とエポ
    キシ系樹脂中のいずれか一つであることを特徴とする請
    求項４記載のパッキング構造。
  6. 【請求項６】 前記誘電体薄膜が金属酸化物であること
    を特徴とする請求項３記載のパッキング構造。
  7. 【請求項７】 前記誘電体薄膜が酸化タンタル、バリウ
    ム−チタニウム酸化物、酸化ケイ素、窒素ケイ素中のい
    ずれか一つであることを特徴とする請求項６記載のパッ
    キング構造。
  8. 【請求項８】 前記非伝導性薄膜が並列に複数個形成さ
    れたことを特徴とする請求項１記載のパッキング構造。
  9. 【請求項９】 前記ダイパッドと前記導電性パターンに
    それぞれＶccとＶssが印加されて電圧差が生じるように
    したことを特徴とする請求項１記載のパッキング構造。
  10. 【請求項１０】 前記ダイパッドがＶccの印加を受ける
    内部リードと一体に電気的に連結されたことを特徴とす
    る請求項１記載のパッキング構造。
  11. 【請求項１１】 半導体チップをダイパッド上に搭載し
    た半導体パッケージと、 前記半導体パッケージを実装するとともに、前記ダイパ
    ッドに対応する領域の表面上に導電性パターンが形成さ
    れた基板と、 前記ダイパッドと前記導電性パターンの両端子の間に形
    成された導電層とから成ることを特徴とする半導体パッ
    ケージのパッキング構造。
  12. 【請求項１２】 前記半導体パッケージが３次元に積層
    されたことを特徴とする請求項１１記載のパッキング構
    造。
  13. 【請求項１３】 前記導電層が並列に複数個形成された
    ことを特徴とする請求項１１記載のパッキング構造。
  14. 【請求項１４】 前記導電層が金属バンプであることを
    特徴とする請求項１１記載のパッキング構造。
  15. 【請求項１５】 前記ダイパッドと導電性パターンの両
    端子にＶccが印加されたことを特徴とする請求項１１記
    載のパッキング構造。
  16. 【請求項１６】 前記ダイパッドがＶccの印加を受ける
    内部リードと一体に電気的に連結されたことを特徴とす
    る請求項１５記載のパッキング構造。
  17. 【請求項１７】 前記ダイパッドと導電性パターンの両
    端子にＶssが印加されたことを特徴とする請求項１１記
    載のパッキング構造。
  18. 【請求項１８】 前記ダイパッドがＶssの印加を受ける
    内部リードと一体に電気的に連結されたことを特徴とす
    る請求項１７記載のパッキング構造。
  19. 【請求項１９】 前記導電層の材料は硬鉛、金、銀、
    銅、アルミニウム、もしくは硬鉛が鍍金された金、銀、
    銅、アルミニウムの合金中のいずれか一つであることを
    特徴とする請求項１１記載のパッキング構造。
  20. 【請求項２０】 前記両端子に印加される電圧が前記半
    導体パッケージの内部リードに印加される電圧より低い
    Ｖbbであることを特徴とする請求項１１記載のパッキン
    グ構造。
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