JPH0863372A - Ｃｐｕ周辺回路装置およびそれを利用したシステム装置 - Google Patents

Abstract

(57)【要約】 【目的】 本来ジョブの実質的な処理速度を向上すると
共に各種データの授受結果の信頼性を確保できるように
する。 【構成】 ＣＰＵ２からバスを介して制御されるＣＰＵ
周辺回路装置１において、ＣＰＵから正しい手順でアク
セスされたか否かを判定し、誤った手順でアクセスされ
るとエラー信号を出力するアクセス手順妥当性判定手段
１１を設けた。また、エラー処理を実行するエラー処理
実行手段２２とエラー信号を受けるとエラー処理実行手
段を起動するエラー処理起動手段２０とを備えるＣＰＵ
と、ＣＰＵから正しい手順でアクセスされたか否かを判
定して誤った手順でアクセスされるとエラー信号をエラ
ー処理起動手段に出力するＣＰＵ周辺回路装置とを具備
するシステム装置とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ周辺回路装置お
よびそれを利用したシステム装置に関するものである。

【０００２】

【従来の技術】中央処理装置（ＣＰＵ）は、外部装置と
の各種データの授受を、入出力用集積回路装置や通信用
集積回路装置などのＣＰＵ周辺回路装置を介して行って
いる。このようなＣＰＵ周辺回路装置の多くにあって
は、中央処理装置（ＣＰＵ）からのアクセス手順がこと
こまかく決められている。

【０００３】従って、プログラマーは、ＣＰＵ周辺回路
装置のアクセス手順を熟知した上で、注意深くプログラ
ム設計を行う必要がある。しかしながら、優秀なプログ
ラマーであっても、プログラムの設計誤りを侵す場合が
ある。このような場合、中央処理装置（ＣＰＵ）は、本
来とは異なる手順でＣＰＵ周辺回路装置をアクセスして
しまう。そして、本来と異なる手順でアクセスされるＣ
ＰＵ周辺回路装置は、プログラマーの意図するところの
データ入出力動作を実行せず、誤動作を生じ、延いて
は、授受するデータの信頼性を低いものとしたり、中央
処理装置（ＣＰＵ）を暴走せしめて動作不能に陥らせた
りする。

【０００４】すなわち、従来のＣＰＵ周辺回路装置にあ
っては、本来とは異なる手順でアクセスされたにして
も、この本来とは異なる手順でアクセスされたことを何
ら通知することは無く、見かけ上はあたかも何ら不具合
も無いようでいて、その実、授受したデータが狂ってい
たり、あるいは、中央処理装置（ＣＰＵ）の動作が突然
停止したりする。そこで、プログラマーは、あらゆる動
作状況を想定しながらプログラムを実行させると共に外
部装置との各種データの授受結果を検証するという、非
常に困難なデバッグ作業を行う必要があった。

【０００５】そこで、近年の進歩したＣＰＵ周辺回路装
置にあっては、本来とは異なる手順でアクセスされるな
どして誤動作を生じたときに、エラーコードあるいはエ
ラーフラグを生成格納するエラーレジスタを、ＣＰＵ周
辺回路装置自身の内部に備えるに至った。

【０００６】前述のようなエラーレジスタを具備するＣ
ＰＵ周辺回路装置を用いたシステム装置のプログラム開
発を行うプログラマーは、プログラム設計に際し、ＣＰ
Ｕ周辺回路装置をアクセスする毎に該ＣＰＵ周辺回路装
置のエラーレジスタをアクセスするようなプログラム、
すなわち、ＣＰＵ周辺回路装置が正しい手順でアクセス
されて正常に作動しているか否かを頻繁に確認するよう
なプログラムを旨とする。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ような、ＣＰＵ周辺回路装置をアクセスする毎に該ＣＰ
Ｕ周辺回路装置のエラーレジスタをアクセスするような
プログラムにあっては、本来のジョブを実行するための
プログラムの他に、エラー検出のためのプログラムが多
くなり、大容量のメモリを必要とすると共に本来ジョブ
の処理速度も遅くなるという問題点があった。

【０００８】本発明は上記の問題点を解決するために成
されたもので、その目的とするところは、中央処理装置
（ＣＰＵ）がＣＰＵ周辺回路装置をアクセスする毎に、
中央処理装置（ＣＰＵ）自らが能動的にＣＰＵ周辺回路
装置に対してエラー発生の有無を確認に行く必要は無
く、本来ジョブの実質的処理速度が速く、それでいて、
外部装置との各種データの授受結果に対して高い信頼性
が確保できると共に突発的に中央処理装置（ＣＰＵ）が
停止することも無い、高信頼度且つ高効率のシステム装
置を構築可能とする、優れたＣＰＵ周辺回路装置および
それを利用したシステム装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明は上記の問題点を
解決するため、請求項１記載の発明にあっては、ＣＰＵ
からバスを介して制御されるＣＰＵ周辺回路装置におい
て、前記ＣＰＵから正しい手順でアクセスされたか否か
を判定し、誤った手順でアクセスされるとエラー信号を
出力するアクセス手順妥当性判定手段を設けたことを特
徴とする。

【００１０】また、請求項２記載の発明にあっては、エ
ラー処理を実行するエラー処理実行手段とエラー信号を
受けると前記エラー処理実行手段を起動するエラー処理
起動手段とを備えるＣＰＵと、ＣＰＵから正しい手順で
アクセスされたか否かを判定して誤った手順でアクセス
されるとエラー信号を前記エラー処理起動手段に出力す
るＣＰＵ周辺回路装置とを設けたことを特徴とする。

【００１１】

【作用】以上のように構成したことにより、中央処理装
置（ＣＰＵ）から誤った手順でアクセスされるとエラー
信号を出力することができるので、該エラー信号を前記
中央処理装置（ＣＰＵ）へのＮＭＩ（non-maskable int
errupt）信号などとして用いることが可能である。すな
わち、エラーが発生すれば、該エラーの発生したＣＰＵ
周辺回路装置の方が中央処理装置（ＣＰＵ）に対して、
エラー発生を報告してくるのである。

【００１２】従って、中央処理装置（ＣＰＵ）のプログ
ラムとして、ＣＰＵ周辺回路装置をアクセスする毎に、
該ＣＰＵ周辺回路装置のエラー発生の有無を、中央処理
装置（ＣＰＵ）自らが能動的にＣＰＵ周辺回路装置に対
して確認に行く必要は無くなり、中央処理装置（ＣＰ
Ｕ）は本来のジョブのプログラムの実行に専念すること
ができ、実質的な処理速度を速めることができる。

【００１３】また、プログラマーにあっては、本来のジ
ョブのプログラム開発時にはエラー検出のためのプログ
ラムに注意を払う必要は無いので、本来のジョブのプロ
グラム開発を効率的に行い得ると共に、前述のＮＭＩ
（non-maskable interrupt）信号などが発生したときの
エラー処理プログラムをまとめて作成することが可能
で、エラー処理プログラムの開発に専念することがで
き、自ずとプログラマーのミスも少なくなり、デバッグ
も効率的に実施できる。

【００１４】

【実施例】以下、本発明に係るＣＰＵ周辺回路装置の一
実施例を、図１〜図３に基づいて詳細に説明する。図１
はＣＰＵ周辺回路装置およびそれを利用したシステム装
置を説明するブロック図、図２はアクセス手順妥当性判
定手段を説明する状態遷移テーブルのイメージ図、図３
はアクセス手順妥当性判定手段を説明する状態遷移図で
ある。

【００１５】図１に示すように、ＣＰＵ周辺回路装置１
は、中央処理装置（ＣＰＵ）２との相互間でデータの授
受を行うためのインタフェース部１０と、中央処理装置
（ＣＰＵ）２から正しい手順でアクセスされたか否かを
判定して誤った手順でアクセスされるとエラー信号を出
力するアクセス手順妥当性判定手段１１と、インタフェ
ース部１０に接続していて一時的に受信データを格納記
憶する受信バッファ部１２と、インタフェース部１０に
接続していて一時的に送信データを格納記憶する送信バ
ッファ部１３と、通信のための各種パラメータを一時的
に格納する各種レジスタ１４と、エラーメッセージを一
時的に格納するエラーレジスタ１５と、ＣＰＵ周辺回路
装置１全体の制御を司る内部プロセッサ１６と、内部バ
ス１７とを備えている。

【００１６】アクセス手順妥当性判定手段１１は、状態
遷移テーブル１１ａと、前回状態レジスタ１１ｂと、判
定回路１１ｃとを含んで構成されている。状態遷移テー
ブル１１ａのイメージは、表形式で表すと図２に示すよ
うに表現でき、遷移図形式で表すと図３に示すように表
現できる。すなわち、状態遷移テーブル１１ａには、Ｃ
ＰＵ周辺回路装置１がそれぞれの各種所定状態（初期状
態、設定状態、動作状態、エラー状態、……、などの様
々な各種状態がある）にある場合に、該ＣＰＵ周辺回路
装置１が中央処理装置（ＣＰＵ）２から様々なコマンド
を受けたときに、該ＣＰＵ周辺回路装置１は次にいかな
る状態に遷移する筈であるかが記録されている。

【００１７】例えば、図２または図３を以て表現できる
状態遷移テーブルにあっては、ＣＰＵ周辺回路装置１は
次のような状態遷移が可能であることを表している。す
なわち、ＣＰＵ周辺回路装置１が「初期状態」にあると
きに、中央処理装置（ＣＰＵ）２からＣＰＵ周辺回路装
置１に対して「パラメータクリア」のコマンドが出力さ
れ、「初期状態」にあるＣＰＵ周辺回路装置１が該「パ
ラメータクリア」のコマンドを受けると、該ＣＰＵ周辺
回路装置１は「設定状態」に成り、中央処理装置（ＣＰ
Ｕ）２からＣＰＵ周辺回路装置１に対して「パラメータ
クリア」のコマンド以外のコマンド（その他のコマン
ド）が出力され、「初期状態」にあるＣＰＵ周辺回路装
置１が該「パラメータクリア」のコマンド以外のコマン
ド（その他のコマンド）を受けると、該ＣＰＵ周辺回路
装置１は「エラー状態」に成るのである。

【００１８】また、ＣＰＵ周辺回路装置１が「設定状
態」にあるときに、中央処理装置（ＣＰＵ）２からＣＰ
Ｕ周辺回路装置１に対して「パラメータ設定」のコマン
ドが出力され、「設定状態」にあるＣＰＵ周辺回路装置
１が該「パラメータ設定」のコマンドを受けると、該Ｃ
ＰＵ周辺回路装置１は再び「設定状態」に成り、中央処
理装置（ＣＰＵ）２からＣＰＵ周辺回路装置１に対して
「設定終了」のコマンドが出力され、「設定状態」にあ
るＣＰＵ周辺回路装置１が該「設定終了」のコマンドを
受けると、該ＣＰＵ周辺回路装置１は「動作状態」に成
り、中央処理装置（ＣＰＵ）２からＣＰＵ周辺回路装置
１に対して、「パラメータ設定」のコマンドでもなく
「設定終了」のコマンドでもないコマンド（その他のコ
マンド）が出力され、「設定状態」にあるＣＰＵ周辺回
路装置１が、「パラメータ設定」のコマンドでもなく
「設定終了」のコマンドでもない該コマンド（その他の
コマンド）を受けると、該ＣＰＵ周辺回路装置１は「エ
ラー状態」に成るのである。

【００１９】ＣＰＵ周辺回路装置１の内部プロセッサ１
６は、ＣＰＵ周辺回路装置１が前述したような各種コマ
ンドを中央処理装置（ＣＰＵ）２から受ける毎に、前回
状態レジスタ１１ｂに格納されている状態コードと、中
央処理装置（ＣＰＵ）２から今回受け取ったコマンドと
の関係から、前述の状態遷移テーブル１１ａにより一意
的に定まるところの状態コードを、前回状態レジスタ１
１ｂに格納する。

【００２０】判定回路１１ｃは、前回状態レジスタ１１
ｂに格納されている状態コードが更新される毎に、該前
回状態レジスタ１１ｂに格納されている状態コードをチ
ェックし、前回状態レジスタ１１ｂに格納されている状
態コードが「エラー状態」を表すコードであれば、割込
信号出力ピン１８の電位をLow →Highにして、エラー信
号に相当するＮＭＩ（non-maskable interrupt）信号を
出力する。

【００２１】従って、中央処理装置（ＣＰＵ）２を、エ
ラー処理実行手段に相当するＮＭＩ（non-maskable int
errupt）ルーチンの開始アドレスを格納した、エラー処
理起動手段に相当する割込ベクタ２０を具備するＮＭＩ
（non-maskable interrupt）機能を有するもので構成す
ると共に、中央処理装置（ＣＰＵ）２の割込信号入力ピ
ン２１を前述の割込信号出力ピン１８に接続し、しか
も、前記割込ベクタ２０の指し示す開始アドレスから始
まる中央処理装置（ＣＰＵ）２の処理プログラムとして
のＮＭＩ（non-maskable interrupt）ルーチン２２を設
けるならば、従来のように中央処理装置（ＣＰＵ）の方
から積極的にＣＰＵ周辺回路装置に対してエラー発生の
有無をアクセスする必要は無くなる。

【００２２】つまり、上述のような、アクセス手順妥当
性判定手段１１と割込信号出力ピン１８とを備えるＣＰ
Ｕ周辺回路装置１を使用すると共に、ＮＭＩ（non-mask
ableinterrupt）機能を有する中央処理装置（ＣＰＵ）
２を使用するシステム装置にあっては、中央処理装置
（ＣＰＵ）の処理プログラムとして、ＣＰＵ周辺回路装
置をアクセスする毎に、該ＣＰＵ周辺回路装置のエラー
発生の有無を、中央処理装置（ＣＰＵ）自らが能動的に
ＣＰＵ周辺回路装置に対して確認に行く必要は無くな
り、中央処理装置（ＣＰＵ）は本来のジョブのプログラ
ムの実行に専念することができ、実質的な処理速度を速
めることができる。

【００２３】また、プログラマーにあっては、本来のジ
ョブのプログラム開発時にはエラー検出のためのプログ
ラムに注意を払う必要は無く、本来のジョブのプログラ
ム開発を効率的に行い得ると共に、前述のＮＭＩ（non-
maskable interrupt）信号が発生したときのエラー処理
プログラムすなわちＮＭＩ（non-maskable interrupt）
ルーチン２２をまとめて作成することが可能で、エラー
処理プログラムの開発に専念することができ、自ずとプ
ログラマーのミスも少なくなり、デバッグも効率的に実
施できる。

【００２４】なお、ＮＭＩ（non-maskable interrupt）
ルーチン２２としては、例えば、ＣＰＵ周辺回路装置１
のエラーレジスタ１５に格納されているエラーメッセー
ジを読み出してプリンター（図示せず）に印字記録した
後、該ＮＭＩ（non-maskableinterrupt）信号を出力し
たＣＰＵ周辺回路装置１を切り離す処理ルーチン、ある
いは、ＣＰＵ周辺回路装置１のエラーレジスタ１５に格
納されているエラーメッセージを読み出してプリンター
（図示せず）に印字記録した後、該ＮＭＩ（non-maskab
le interrupt）信号を出力したＣＰＵ周辺回路装置１に
リセット信号を入力する処理ルーチンなど、各種処理ル
ーチンが考えられる。

【００２５】

【発明の効果】本発明のＣＰＵ周辺回路装置およびそれ
を利用したシステム装置は上述のように構成したもので
あるから、請求項１記載の発明にあっては、ＮＭＩ（no
n-maskable interrupt）機能などの割込機能を有する中
央処理装置（ＣＰＵ）と組み合わせて用いれば、従来は
頻繁に必要であったところの、中央処理装置（ＣＰＵ）
自身がＣＰＵ周辺回路装置に対して間違った手順でアク
セスしたのではないか否かを自ら積極的にＣＰＵ周辺回
路装置に対して問い合わせるプログラムが不要になるか
ら、前記問い合わせのためのプログラム格納エリアを削
減できると共に本来ジョブの実質的処理速度を向上する
ことができ、それでいて、プログラミングが簡単でプロ
グラム開発時間を短縮でき、且つ、外部装置などとの間
で交わした各種データの授受結果に対して高い信頼性を
確保できる優れたシステム装置を構築可能にする、ＣＰ
Ｕ周辺回路装置を提供できるという効果を奏する。

【００２６】また、請求項２記載の発明にあっては、従
来は頻繁に必要であったところの、中央処理装置（ＣＰ
Ｕ）自身がＣＰＵ周辺回路装置に対して間違った手順で
アクセスしたのではないか否かを自ら積極的にＣＰＵ周
辺回路装置に対して問い合わせるプログラムが不要にな
り、前記問い合わせのためのプログラム格納エリアを削
減できると共に本来ジョブの実質的処理速度を向上する
ことができ、それでいて、プログラミングが簡単でプロ
グラム開発時間を短縮でき、且つ、外部装置などとの間
で交わした各種データの授受結果に対して高い信頼性を
確保できる優れたシステム装置を提供できるという効果
を奏する。

【図面の簡単な説明】

【図１】本発明に係るＣＰＵ周辺回路装置およびそれを
利用したシステム装置の一実施例を説明するブロック図
である。

【図２】上記実施例のアクセス手順妥当性判定手段を説
明する状態遷移テーブルのイメージ図である。

【図３】上記実施例のアクセス手順妥当性判定手段を説
明する状態遷移図である。

【符号の説明】

１ ＣＰＵ周辺回路装置 １１ アクセス手順妥当性判定手段 ２ ＣＰＵ ２０ エラー処理起動手段 ２２ エラー処理実行手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵからバスを介して制御されるＣＰ
   Ｕ周辺回路装置において、前記ＣＰＵから正しい手順で
   アクセスされたか否かを判定し、誤った手順でアクセス
   されるとエラー信号を出力するアクセス手順妥当性判定
   手段を設けたことを特徴とするＣＰＵ周辺回路装置。
2. 【請求項２】 エラー処理を実行するエラー処理実行手
   段とエラー信号を受けると前記エラー処理実行手段を起
   動するエラー処理起動手段とを備えるＣＰＵと、ＣＰＵ
   から正しい手順でアクセスされたか否かを判定して誤っ
   た手順でアクセスされるとエラー信号を前記エラー処理
   起動手段に出力するＣＰＵ周辺回路装置とを設けたこと
   を特徴とするシステム装置。