JPH09106361A

JPH09106361A - プロセッサ間ｎｍｉ通信装置およびシステムバスコントローラ

Info

Publication number: JPH09106361A
Application number: JP7287963A
Authority: JP
Inventors: Koichi Taneda; 幸一種田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-10-09
Filing date: 1995-10-09
Publication date: 1997-04-22
Anticipated expiration: 2015-10-09
Also published as: JP2737724B2

Abstract

(57)【要約】【課題】ソフトウェアの暴走時に１台のＭＰＵが異常
を検出することができれば、全ＭＰＵを停止させ、その
ときのＭＰＵ状態を引出し可能とする。【解決手段】１台のＭＰＵ１が異常を検出すると、そ
のＭＰＵ１のＮＭＩ発行手段３１によりＮＭＩで全ＭＰ
Ｕ１を停止させ、ＮＭＩを受けたＭＰＵ１は、そのとき
のＭＰＵ状態を障害情報収集手段３２によりセーブさ
せ、ポーリング手段３３に移行させる。その後、異常を
検出したＭＰＵ１が、再びＮＭＩ発行手段３１によりコ
マンド構造体で指示を出すことにより、ポーリング手段
３３を実行中のＭＰＵ１から障害情報収集手段３２によ
りセーブされた情報を引き出すことが可能になる。ま
た、ＮＭＩを受信したＭＰＵ１ごとに存在するタイマカ
ウンタをプロセッサ間ＮＭＩ処理手段３４により同時に
設定することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はエッジトリガのＮＭ
Ｉ（Ｎｏｎ−ＭａｓｋａｂｌｅＩｎｔｅｒｒｕｐｔ）
端子を備えたマイクロプロセッサのプロセッサ間ＮＭＩ
通信装置およびシステムバスコントローラに関し、特に
ＮＭＩを用いたマイクロプロセッサ間のコマンドのやり
とりおよび障害情報の収集を行うプロセッサ間ＮＭＩ通
信装置およびシステムバスコントローラに関する。

【０００２】

【従来の技術】ＮＭＩを用いたプロセッサの暴走監視機
構としては、特開昭６０−１７６１４７号公報に開示さ
れた「異常処理状態制御方式」，特開昭６３−１２３１
３８号公報に開示された「マイコン暴走検知回路」，特
開平４−６９７４６号公報に開示された「メモリダンプ
方式」，特開平４−８８４４８号公報に開示された「プ
ログラムエリアの保護装置」等がある。

【０００３】これに対して、ＮＭＩ端子を備えたマイク
ロプロセッサで構成された密結合マルチプロセッサ方式
の情報処理装置におけるプロセッサ間通信では、ＮＭＩ
は用いられておらず、エラー割り込みより一段低い割り
込みレベルが用いられるのが一般的であった。というの
は、ＮＭＩでは、ソフトウェアでのマスクができないた
めである。すなわち、通常のソフトウェアでは、プロセ
ッサ間通信中に他のプロセッサからのプロセッサ間通信
を受ける競合を考慮し、プロセッサヘの割り込みを発行
するシステムコール実行中は、プロセッサからの割り込
みを処理する割り込みハンドラとの排他制御のために、
プロセッサ間の割り込みをマスクする方法が採られるた
めである。

【０００４】一方、従来のシングルプロセッサのプロセ
ッサ暴走監視のために用いられているウォッチドッグタ
イマのランアウトの通知は、一般にＮＭＩが用いられて
いる（例えば、特開昭６１−２７１５４５号公報参
照）。これは、プロセッサの暴走停止にはＮＭＩが最も
効果的であるためである。つまり、通常のマスク可能の
割り込みでは、ソフトウェアが割り込みをマスクした状
態で暴走したケースでは暴走を停止することが不可能に
なってしまうためである。暴走停止後は、一般的には、
メモリダンプ等の障害情報の収集のために、そのプロセ
ッサが使用されている。また、障害情報の収集が不要な
安価な制御用プロセッサの場合には、ウォッチドッグタ
イマのランアウト信号をプロセッサのリセット信号とし
て入力し、プロセッサを再スタートさせる方法もある。

【０００５】

【発明が解決しようとする課題】上述した従来のプロセ
ッサ間通信割り込みでは、異常時には、例えば、他のプ
ロセッサの暴走を別のプロセッサが検出し、その暴走し
たプロセッサを強制的にストップしたい場合，デバッグ
時にソフトウェアの暴走をストップさせたい場合などに
は、最優先処理（エラー処理以上の優先度で）でプロセ
ッサ間の通信を行いたい場合が存在するのもかかわら
ず、これを行うことができないという問題点があった。

【０００６】また、従来のウォッチドッグタイマの割り
込みでは、エラーを検出する側が非インテリジェントな
デバイスであったため、ＮＭＩを受信するプロセッサは
自分自身での暴走の停止，メモリダンプ等の障害情報の
収集を行う必要があるという問題点があった。しかし、
マルチプロセッサの場合、暴走したプロセッサを使用せ
ずに、別の正常なプロセッサで障害情報の収集およびエ
ラーのリカバリを行った方がよいケースが多い。プロセ
ッサ自身の障害の場合は、特にそうである。

【０００７】本発明の目的は、上述の点に鑑み、プロセ
ッサ間通信でＮＭＩを発生させ、如何なるソフトウェア
の暴走であれ、１台のＭＰＵが異常を検出することがで
きれば、全ＭＰＵを停止させ、そのときのＭＰＵ状態を
引き出すことができるようにしたプロセッサ間ＮＭＩ通
信装置およびシステムバスコントローラを提供すること
にある。

【０００８】

【課題を解決するための手段】本発明のプロセッサ間Ｎ
ＭＩ通信装置は、エッジトリガのＮＭＩ端子を有するＭ
ＰＵを１台以上と、上記全てのＭＰＵからアクセス可能
な共有メモリとがシステムバスを介して接続されてなる
情報処理装置において、前記ＭＰＵの１つが割り込みコ
ードと割り込み通知先ＭＰＵを指示するデータとを書き
込むことにより前記システムバス上に割り込みトランザ
クションを発生させるプロセッサ間割り込み発生ポート
と、自ＭＰＵ宛の割り込みトランザクションを前記シス
テムバスから受信することによりセットまたはリセット
される割り込み要因レジスタと、この割り込み要因レジ
スタにＮＭＩ要因がセットされるとセットされてＮＭＩ
信号を前記割り込み通知先ＭＰＵのＮＭＩ端子に入力し
てＮＭＩを発生させ、前記割り込み要因レジスタのＮＭ
Ｉ要因がリセットされてもリセットされないＮＭＩフリ
ッププロップと、前記割り込み通知先ＭＰＵがダミーデ
ータを書き込むことにより前記ＮＭＩフリップフロップ
をリセットして前記ＮＭＩ信号の駆動を停止させ、前記
割り込み通知先ＭＰＵが次のＮＭＩを受け付け可能にす
るＮＭＩフリップフロップリセットポートとを有し、前
記共有メモリ上にＭＰＵ制御テーブルを備え、前記割り
込みトランザクションを発行するＭＰＵにおいて、前記
ＭＰＵ制御テーブルにコマンドテーブルを書き込み前記
コマンドテーブルによって指定されたＭＰＵ宛にＮＭＩ
の割り込みコードを指示するデータを前記プロセッサ間
割り込み発生ポートに書き込むＮＭＩ発生手段を有し、
前記割り込み通知先ＭＰＵにおいて、ＮＭＩ発生後のＭ
ＰＵの障害情報をセーブする障害情報収集手段と、前記
コマンドテーブルのコマンドを参照して該当するコマン
ド処理を実行するプロセッサ間ＮＭＩ処理手段と、前記
割り込み要因レジスタをチェックし、ＮＭＩ要因がセッ
トされていたならば前記プロセッサ間ＮＭＩ処理手段に
制御を移行しセットされていなかった場合にセットされ
るまでチェックし続けるポーリング手段とを有する。

【０００９】また、本発明のシステムバスコントローラ
は、エッジトリガのＮＭＩ端子を有するＭＰＵを１台以
上と、上記全てのＭＰＵからアクセス可能な共有メモリ
とがシステムバスを介して接続されてなる情報処理装置
において、前記ＭＰＵの１つが割り込みコードと割り込
み通知先ＭＰＵを指示するデータとを書き込むことによ
り前記システムバス上に割り込みトランザクションを発
生させるプロセッサ間割り込み発生ポートと、自ＭＰＵ
宛の割り込みトランザクションを前記システムバスから
受信することによりセットまたはリセットされる割り込
み要因レジスタと、この割り込み要因レジスタにＮＭＩ
要因がセットされるとセットされてＮＭＩ信号を前記割
り込み通知先ＭＰＵのＮＭＩ端子に入力してＮＭＩを発
生させ、前記割り込み要因レジスタのＮＭＩ要因がリセ
ットされてもリセットされないＮＭＩフリッププロップ
と、前記割り込み通知先ＭＰＵがダミーデータを書き込
むことにより前記ＮＭＩフリップフロップをリセットし
て前記ＮＭＩ信号の駆動を停止させ、前記割り込み通知
先ＭＰＵが次のＮＭＩを受け付け可能にするＮＭＩフリ
ップフロップリセットポートとを有する。

【００１０】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００１１】

【実施例】図２は、本発明の一実施例に係るプロセッサ
間ＮＭＩ通信装置が適用された情報処理装置の構成を示
すブロック図である。この情報処理装置は、エッジトリ
ガのＮＭＩ端子を備えたマイクロプロセッサ（以下、Ｍ
ＰＵと略記する）１と、システムバス４とＭＰＵ１とを
接続するシステムバスコントローラ（以下、ＳＢＣと略
記する）２と、ＭＰＵ１からアクセス可能なローカルメ
モリ３と、システムバス４と、共有メモリ５とから、そ
の主要部が構成されている。

【００１２】ＭＰＵ１は、コプロセッサ１０を内蔵して
いる。ＭＰＵｌは、それぞれ自分のＭＰＵ番号を持って
いる。本実施例の場合、ＭＰＵ１の最大台数は１６台で
あるので、ＭＰＵ番号は０から１５までの数である。な
お、本実施例では、ＭＰＵ１として、ＭＩＰＳ社のＲ４
０００を想定している。Ｒ４０００では、Ｒ４０００内
部にアドレス変換テーブル（ＴＬＢ）１１を内蔵してお
り、障害発生時にはＴＬＢ１１の内容のダンプが有効に
なることが多い。また、Ｒ４０００は、３２本の汎用レ
ジスタと、３２本のコプロセッサレジスタを有してお
り、これも障害発生時の情報としては有効である。ただ
し、汎用レジスタの待避のためには、最低１レジスタを
破壊しなければならないので、その場合はｋｌ（ｒ２
６）レジスタを破壊することとする。

【００１３】ローカルメモリ３は、ＭＰＵ１毎に設けら
れ、該当ＭＰＵ１からしかアクセスを許可されないよう
にＳＢＣ２により制御される。このようにすることで、
他のＭＰＵ１や入出力装置（図示せず）の誤動作から該
当ＭＰＵ１のデータを保護でき、システムバス４や共有
メモリ５の障害でも該当ＭＰＵ１のデータの保護が可能
となる。

【００１４】ローカルメモリ３上には、ＮＭＩ発行手段
３１，障害情報収集手段３２，ポーリング手段３３およ
びプロセッサ間ＮＭＩ処理手段３４を含む制御プログラ
ム３０がロードされている。

【００１５】また、ローカルメモリ３は、ＲＯＭ（Ｒｅ
ａｄＯｎｌｙＭｅｍｏｒｙ）部とＲＡＭ（Ｒａｎｄ
ｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）部とを持つ。ＲＡ
Ｍ部は、揮発性ＲＡＭの場合と不揮発性ＲＡＭ（ｎｖＲ
ＡＭ）の場合とがある。通常、電源オン時に最初に実行
される制御プログラム３０は、ＲＯＭ部あるいはＲＡＭ
部に格納される。ｎｖＲＡＭの場合のメリットは、プロ
グラムがロードされると電源を落としても消えないこと
にある。制御プログラム３０の一部は、ｎｖＲＡＭに格
納されることもある。用途は、制御プログラム３０のワ
ークエリアである。その場合、一度ロードされると電源
オフされても消えないので、ＲＯＭと同じように使用で
き、かつ制御プログラム３０の書き換えも可能であるの
で制御プログラム３０のバージョンアップが容易に行え
るというメリットがある。

【００１６】共有メモリ５上には、ＭＰＵ制御テーブル
５０が確保されている。

【００１７】図１は、ＳＢＣ２のより詳しい構成を示す
回路ブロック図である。ＳＢＣ２は、アドレスバスおよ
びデータバス分離のローカルバス６を有しており、バッ
ファ２０１と、デコーダ２０２と、割り込み要因レジス
タ２０３と、ＮＭＩフリップフロップ２０４と、ＮＭＩ
フリップフロップリセットポート２０７と、プロセッサ
間割り込み発生ポート２０８と、アドレス制御部２０９
とを含んで構成されている。なお、図１中、符号２０５
はＩＮＴ（割り込み）信号、２０６はＮＭＩ信号、２１
０はＮＭＩリセット信号をそれぞれ示す。

【００１８】割り込み要因レジスタ２０３は、自ＭＰＵ
１宛の割り込みトランザクションデータをシステムバス
４からバッファ２０１およびデコーダ２０２を介して受
信することによりセットまたはリセットされる。

【００１９】ＮＭＩフリッププロップ２０４は、割り込
み要因レジスタ２０３にＮＭＩ要因がセットされるとセ
ットされてＮＭＩ信号２０６を割り込み通知先のＭＰＵ
１のＮＭＩ端子に入力してＮＭＩを発生させる。なお、
ＮＭＩフリッププロップ２０４は、割り込み要因レジス
タ２０３のＮＭＩ要因がリセットされてもリセットされ
ない。

【００２０】ＮＭＩフリップフロップリセットポート２
０７は、割り込み通知先のＭＰＵ１がダミーデータを書
き込むことによりＮＭＩフリップフロップ２０４をリセ
ットしてＮＭＩ信号２０６の駆動を停止させ、割り込み
通知先のＭＰＵ１が次のＮＭＩを受け付け可能にする。

【００２１】プロセッサ間割り込み発生ポート２０８
は、ＭＰＵ１の１つが割り込みコードと割り込み通知先
ＭＰＵ指定フィールドとを含む割り込みトランザクショ
ンデータを書き込むことによりシステムバス４上に割り
込みトランザクションを発生させる。

【００２２】アドレス制御部２０９は、ＭＰＵ１が出力
するアドレスを監視し、アドレスに応じてローカルメモ
リ３，システムバス４，プロセッサ間割り込み発生ポー
ト２０８またはＮＭＩフリップフロップリセットポート
２０７を選択する。

【００２３】図３は、プロセッサ間割り込みポート２０
８にＭＰＵ１がライトするデータであると同時に、シス
テムバス４のアドレス上に出力される割り込みトランザ
クションの形式でもあり、またバッファ２０１に取り込
まれる形式でもある割り込みトランザクションデータの
フォーマットを示す図である。ビット０〜１５までがど
のＭＰＵ１に対する割り込みであるかを示すビットから
なる割り込み先通知先ＭＰＵ指定フィールドである。割
り込みコードは、ビット１６〜２２の７ビットあり、値
０〜６３までが通常の割り込み、値６４〜７９までがプ
ロセッサ間ＮＭＩと定義する。また、割り込みオペレー
ションビットＯＰが１のときに割り込み要因のセットで
あり、割り込みオペレーションビットＯＰが２のときに
割り込み要因のリセットである。なお、ビット２４〜３
１は、ＲＦＵ（ＲｅｓｅｒｖｅｆｏｒＦｕｔｕｒｅ
Ｕｓｅ）である。

【００２４】ＭＰＵ１がプロセッサ間割り込み発生ポー
ト２０８に対して、割り込みトランザクションデータを
書き込むと、ＳＢＣ２は、システムバス４のアドレス上
にそのデータを出力し、これにより割り込みトランザク
ションが発生する。ＭＰＵ１は、自ＭＰＵ１宛の割り込
みトランザクションを発生することも可能である。この
割り込みトランザクションは、システムバス４からＳＢ
Ｃ２を経由して割り込み通知先のＭＰＵ１に通知され
る。本実施例のケースでは、ＳＢＣ２は、システムバス
４のアドレスをバッファ２０１に取り込んで常時監視
し、割り込みトランザクションデータのビット０〜１５
によりその割り込みトランザクションが自ＭＰＵ１宛で
あることを認識すると、ビット１６〜２２の割り込みコ
ードをデコーダ２０２でデコードし、割り込み要因レジ
スタ２０３に保持する。このとき、割り込みオペレーシ
ョンビットＯＰが１のときは割り込み要因のセットとな
って１が保持され、０のときは割り込み要因のリセット
となって０が保持される。

【００２５】通常のプロセッサ間割り込み要因はＮＭＩ
ではなく通常の割り込みであるが、割り込みコードのい
くつかをＮＭＩ要因と定義し、このＮＭＩ要因のビット
が１になった場合は、ＮＭＩフリッププロップ２０４を
セットし、ＮＭＩ信号２０６を駆動して、ＭＰＵ１のＮ
ＭＩ端子に入力する。割り込み要因レジスタ２０３の通
常割り込みのビットがセットされると、ＩＮＴ信号２０
５が駆動されて割り込みがＭＰＵ１に対して通知され
る。

【００２６】割り込み要因レジスタ２０３のリセット
は、プロセッサ間割り込み発生ポート２０８に対して、
自ＭＰＵ１宛にリセットしたい割り込みコードと値０の
割り込みオペレーションビットＯＰを含む割り込みトラ
ンザクションデータをライトすることにより行える。ま
た、ＮＭＩフリッププロップ２０４のリセットは、ＮＭ
Ｉフリッププロップリセットポート２０７に対してダミ
ーデータをライトすることによってのみ行うことができ
る。

【００２７】ＮＭＩは、名前の示す通り、マスクできな
い割り込みである。しかしながら、ＮＭＩが連続して発
生したならばＮＭＩ処理をソフトウェアで行うことがで
きなくなるので、ごく一般的なＭＰＵは、ＮＭＩ端子を
エッジトリガにして、一度ＮＭＩ信号がアクティブにな
った場合、次のＮＭＩ処理をソフトウェアが受け付け可
能な状態となるまでは、このＮＭＩ信号をリセットしな
いことによって、次のＮＭＩが発生することを防ぐこと
ができる。本発明においても、ＮＭＩ信号２０３を割り
込み要因レジスタ２０３直接出力せずに、ＮＭＩフリッ
プフロップ２０４を介して出力している理由は、このＮ
ＭＩ信号２０６のリセットを割り込み要因レジスタ２０
３のリセットとは別に行うことにより、次のＮＭＩの発
生をマスクできるようにするためである。

【００２８】図４は、共有メモリ５内に置かれたＭＰＵ
制御テーブル５０の内容を示す図である。ＭＰＵ制御テ
ーブル５０は、ＭＰＵ１の台数分のＭＰＵ制御ブロック
から成り立っている。各ＭＰＵ制御ブロックは、実行ス
テータスとＮＭＩ発行元のＭＰＵ１の台数分のコマンド
テーブルとから成り立っている。

【００２９】図５に示すように、ＭＰＵ制御ブロック内
の実行ステータスは、ＭＰＵ１の現在の状態を表す。−
１（ｄｅａｄ状態）は、ＭＰＵ１が致命的なエラーを検
出して、システムバス４へのアクセスを停止しているこ
とを表す。０（ｎｏｎｅ状態）は、ＭＰＵ制御ブロック
が対応するＭＰＵ１が存在しないことを示す。１（ｉｄ
ｌｅ状態）は、ＭＰＵ１が他のＭＰＵ１からのＮＭＩを
ポーリングして待っている状態であることを示してい
る。すなわち、ポーリング手段３３が実行中であること
を示す。２（ｂｕｓｙ状態）は、ＭＰＵ１が他のＭＰＵ
１からのＮＭＩによりプロセッサ間ＮＭＩ処理手段３４
を実行中であることを示す。ｉｄｌｅ状態およびｂｕｓ
ｙ状態の場合は、ＮＭＩ端子のレベルは割り込み状態で
あるので、次のＮＭＩは抑止されている。ｒｕｎ状態と
ｂｕｓｙ状態との違いは、ｒｕｎ状態ではＮＭＩ信号２
０６が駆動されていないので、次のＮＭＩが受け付け可
能であるということである。

【００３０】図６は、ＭＰＵ制御ブロック内のコマンド
テーブルの内容を詳細に示す図である。コマンドテーブ
ルには、フラグ，ＳＴ，ＣＭＤ，ＭＰＵ＃，ＲＥＧ＃，
上位３２ビットデータ，下位３２ビットデータ，転送ア
ドレス（ｎｖＲＡＭオフセット）および転送長（バイト
数）が格納されている。コマンドテーブルは、ＭＰＵ１
の台数の２乗分存在する。それは、あるＭＰＵ１から他
のＭＰＵ１へのＮＭＩを発行する場合の数がＭＰＵ１の
台数の２乗分あり、その１つ１つに対してコマンドテー
ブルを持つからである。ＮＭＩを発行するＭＰＵ１は、
ＮＭＩ発行先のＭＰＵ１のＭＰＵ制御ブロックの中の自
ＭＰＵ１のＭＰＵ番号に該当するコマンドテーブルにコ
マンド構造体（図２４参照）をセットした後で、ＮＭＩ
を発行する。また、コマンドテーブル内のＭＰＵ＃は、
必ずＮＭＩを受け付けたＭＰＵ１自身のＭＰＵ番号と一
致しているはずである。なお、ＭＰＵ＃が０ｘｆｆ（先
頭２桁の０ｘは下２桁の数字が１６進数であることを示
す。以下同様）のときは、全ＭＰＵ１に対する割り込み
である。

【００３１】図７に示すように、コマンドテーブル内の
フラグは、１でＮＭＩ要求中を示し、０でＮＭＩ要求が
ないことを示す。ＮＭＩを発行するＭＰＵ１は、ここに
必ず１をセットしてＮＭＩを発行する。その後、ＮＭＩ
を発行したＭＰＵ１は、このフラグがＮＭＩを受け付け
たＭＰＵ１が０にリセットしてＮＭＩ処理を終了するま
で待つことになる。

【００３２】図８は、ＮＭＩを受け付けたＭＰＵ１が実
行する障害情報収集手段３２の処理を示す流れ図であ
る。図８を参照すると、障害情報収集手段３２の処理
は、汎用レジスタ待避ステップＳ２０１と、コプロセッ
サレジスタ待避ステップＳ２０２と、ＴＬＢダンプステ
ップＳ２０３とからなる。

【００３３】図９は、ＮＭＩを受け付けたＭＰＵ１が実
行するポーリング手段３３の処理を示す流れ図である。
図９を参照すると、ポーリング手段３３の処理は、ＳＢ
Ｃ内レジスタリードステップＳ３０１と、プロセッサ間
ＮＭＩ発生判断ステップＳ３０２とからなる。

【００３４】図１０ないし図１６は、プロセッサ間ＮＭ
Ｉ処理手段３４の処理を示す流れ図である。本実施例で
は、割り込みコードの６４〜７９までがＮＭＩ要因であ
るので、割り込みコードと発行元のＭＰＵ番号との対応
を、図１７に示すように定義している。したがって、割
り込み要因レジスタ２０３をリードして、割り込みコー
ドを認識するだけで、どのＭＰＵ１からのＮＭＩである
かを認識することができる。なお、ＭＰＵ１間のＮＭＩ
のレベルが１つだけであったとしても、ＮＭＩを受け取
ったＭＰＵ１は、自分のＭＰＵ制御ブロック内のコマン
ドテーブルを検索できれば、そのコマンドテーブルの位
置からＮＭＩ発行元のＭＰＵ番号を認識することも可能
である。

【００３５】図１０を参照すると、プロセッサ間ＮＭＩ
処理手段３４のメイン処理は、ＮＭＩビットリセットス
テップＳ４０１と、ＭＰＵ制御ブロックリードステップ
Ｓ４０２と、イニシャライズコマンド判定ステップＳ４
０３と、レジスタリードコマンド判定ステップＳ４０４
と、レジスタライトコマンド判定ステップＳ４０５と、
ｎｖＲＡＭリードコマンド判定ステップＳ４０６と、ｎ
ｖＲＡＭライトコマンド判定ステップＳ４０７と、ＳＴ
不正コマンドセットステップＳ４０８と、実行ステータ
スｉｄｌｅ設定ステップＳ４０９とからなる。

【００３６】図１１を参照すると、プロセッサ間ＮＭＩ
処理手段３４のイニシャライズコマンド処理は、レジス
タ待避エリア初期化ステップＳ４１０と、ＴＬＢ初期化
ステップＳ４１１と、ＴＬＢダンプエリア初期化ステッ
プＳ４１２と、ＳＴ正常終了セットステップＳ４１３と
からなる。

【００３７】図１２を参照すると、プロセッサ間ＮＭＩ
処理手段３４のレジスタリードコマンド処理は、レジス
タ待避エリア情報上位／下位データエリアセットステッ
プＳ４１４と、ＳＴ正常終了セットステップＳ４１５と
からなる。

【００３８】図１３および図１４を参照すると、プロセ
ッサ間ＮＭＩ処理手段３４のレジスタライトコマンド処
理は、ＲＥＧ＃判定ステップＳ４１６と、上位／下位デ
ータレジスタ待避エリアセットステップＳ４１７と、Ｓ
Ｔ正常終了セットステップＳ４１８と、ＣＲＣ（Ｃｙｃ
ｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）ビット判
定ステップＳ４１９と、ＣＲＣビットセットステップＳ
４２０と、ＣＯＵＮＴビット判定ステップＳ４２１と、
ＣＯＵＮＴレジスタ０ライトステップＳ４２２と、ＴＬ
ＢＣＬＲビット判定ステップＳ４２３と、ＴＬＢおよび
ＴＬＢダンプエリア初期化ステップＳ４２４と、ＳＣＦ
ＣＬＲビット判定ステップＳ４２５と、制御プログラム
エリア初期化ステップＳ４２６と、ＳＴ正常終了セット
ステップＳ４２９と、ＥＸＥＣビット判定ステップＳ４
３０と、コプロセッサレジスタ復帰ステップＳ４３１
と、ＮＭＩリセットステップＳ４３２と、汎用レジスタ
等復帰ステップＳ４３３と、ｅｒｅｔ（ｅｘｃｅｐｔｉ
ｏｎｒｅｔｕｒｎ）命令実行ステップＳ４３４とから
なる。

【００３９】図１５を参照すると、プロセッサ間ＮＭＩ
処理手段３４のｎｖＲＡＭリードコマンド処理は、ロー
カルメモリからのデータ転送ステップＳ４３５と、ＳＴ
正常終了セットステップＳ４３６とからなる。

【００４０】図１６を参照すると、プロセッサ間ＮＭＩ
処理手段３４のｎｖＲＡＭライトコマンド処理は、ロー
カルメモリへのデータ転送ステップＳ４３７と、ＳＴ正
常終了セットステップＳ４３８とからなる。

【００４１】図１８は、コマンドテーブル内のＣＭＤの
種類を示す図である。本実施例では、ＣＭＤとして５種
類のコマンドが定義されている。０ｘ０ｆは、イニシャ
ライズを示すコマンドであり、障害情報収集手段３２に
よってローカルメモリ３内に待避したレジスタ，ＴＬＢ
およびＴＬＢダンプエリアを全て初期化するコマンドで
ある。０ｘ１２は、レジスタリードを示すコマンドであ
り、障害情報収集手段３２によってローカルメモリ３内
に待避したレジスタのうち、コマンドテーブル内のＲＥ
Ｇ＃で示されるレジスタ番号のレジスタの内容を、コマ
ンドテーブル内の上位３２ビットデータおよび下位３２
ビットデータにコピーするコマンドである。０ｘ１３
は、０ｘ１２の逆で、レジスタライトを示すコマンドで
あり、コマンドテーブル内の上位３２ビットデータおよ
び下位３２ビットデータの内容を、障害情報収集手段３
２によってローカルメモリ３内に待避するエリアの中の
コマンドテーブル内のＲＥＧ＃で示されるレジスタ番号
の待避エリアにコピーするコマンドである。０ｘ０２
は、コマンドテーブル内の転送アドレスで示されるロー
カルメモリ３内のオフセットアドレスから、転送長（バ
イト数）で示されるバイト数だけ、下位３２ビットデー
タで示される共有メモリ５内に転送するコマンドであ
る。０ｘ０３は、０ｘ０２の逆で、コマンドテーブル内
の下位３２ビットデータで示される共有メモリ５から、
転送長（バイト数）で示されるバイト数だけ、転送アド
レスで示されるローカルメモリ３内のオフセットアドレ
スに転送するコマンドである。これらのコマンドはロー
カルメモリ３内に制御プログラム３０をロードしたり、
あるいはローカルメモリ３の内容をダンプしたりするの
に有効である。

【００４２】図１９は、コマンドテーブル内のＲＥＧ＃
の内容を示す図である。ビット０〜４は０〜３１のレジ
スタ番号を示し、ビット５〜７は値０のときにＲ４００
０レジスタを、値４のときにｃｐ０（システム制御）レ
ジスタを、値５のときにｃｐ１（浮動少数点）レジスタ
をそれぞれ示す。レジスタ一覧は、図２０に示す通りで
ある。

【００４３】図２１は、プロセッサ間ＮＭＩ処理手段３
４がコマンドテーブルに格納するＳＴの内容を説明する
図である。０ｘ００はコマンドが正常終了したことを示
し、０ｘ０７はコマンドが異常終了したことを示し、０
ｘ０Ａは未定義コマンドが発行されたことを示す。

【００４４】図２２は、ＮＭＩ発行手段３１のメイン処
理を示す流れ図である。ＮＭＩを発行する手順もサブル
ーチンとしてまとめておいた方がソフトウェアで使用す
る場合、便利なことが多い。図２３がそのサブルーチン
（ＮＭＩ発行サブルーチン）の処理を示す流れ図であ
る。また、ＮＭＩ発生手段３１のコールの方法を図式化
したのが、図２４である。

【００４５】図２２を参照すると、ＮＭＩ発行手段３１
のメイン処理は、コマンド構造体作成ステップＳ１０１
と、共有メモリアドレスセットステップＳ１０２と、Ｎ
ＭＩ発行サブルーチン呼出しステップＳ１０３とからな
る。

【００４６】図２３を参照すると、ＮＭＩ発行サブルー
チンの処理は、ＭＰＵ＃正常判定ステップＳ１０４と、
実行ステータスｎｏｎｅ／ｄｅａｄ判定ステップＳ１０
５と、ＳＴ不正ＭＰＵ番号セットステップＳ１０６と、
実行ステータスｂｕｓｙ判定ステップＳ１０７と、ＳＴ
ビジーセットステップＳ１０８と、フラグリセットステ
ップＳ１０９と、コマンド構造体コピーステップＳ１１
０と、ＳＴ０ｘｆｆセットステップＳ１１１と、ＮＭＩ
発生ステップＳ１１２と、ＳＴ０ｘｆｆ変化判定ステッ
プＳ１１３と、１０ｍｓ経過判定ステップＳ１１４と、
フラグ０設定ステップＳ１１５と、実行ステータスｄｅ
ａｄ設定ステップＳ１１６と、ＳＴ０ｘ３０セットステ
ップＳ１１７と、コマンドテーブルコピーステップＳ１
１８とからなる。

【００４７】図２５は、ＮＭＩ発行手段３１がコマンド
テーブルに格納するＳＴの内容を説明する図である。０
ｘ１０はビジー状態を示し、０ｘ２０は不正ＭＰＵ番号
を示し、０ｘ３０はタイムアウトを示す。

【００４８】図２６は、レジスタ０へのライトを説明す
る図である。本実施例のプロセッサ間ＮＭＩ通信装置で
は、レジスタ番号０のレジスタ（以下、レジスタ０と表
記する）へのライトは特別な意味を持たせている。通常
Ｒ４０００では、レジスタ０はゼロレジスタと呼ばれ、
リードしても０が読め、ライトしても無視される特殊な
レジスタである。しかし、プロセッサ間ＮＭＩを通し
て、相手のＭＰＵ１のレジスタ０へのライトは、図２６
に示すような意味がある。

【００４９】すなわち、上位３２ビットデータのビット
３１のＥＸＥＣビットに１を立てたデータをライトする
ことにより、相手のＭＰＵ１に対して、待避したレジス
タを全て復帰した後で、ＥｒｒｏｒＥＰＣレジスタの示
すアドレスからスタートすることを指示することができ
る。ＥｒｒｏｒＥＰＣレジスタは、ＮＭＩが発生したと
きのプログラムカウンタを保持するレジスタである。具
体的にいえば、コプロセッサ１０の内容をローカルメモ
リ３のレジスタ待避エリアから復帰し、その後で汎用レ
ジスタを復帰し、さらにＮＭＩが受け付けられるよう
に、ｅｒｅｔ命令を実行することにより、ＥｒｒｏｒＥ
ＰＣレジスタの内容がプログラムカウンタにロードさ
れ、そこから命令が実行されることになる。

【００５０】この機能を使えば、あるＭＰＵ１は、プロ
セッサ間ＮＭＩで相手のＭＰＵ１をストップさせて、そ
のときのレジスタの値を自由に得ることができると同時
に、相手のＭＰＵ１をまた元のプログラムに復帰させる
ことも可能となる。この機能は、マルチプロセッサデバ
ッギングに威力を発揮する。すなわち、ブレーク命令を
実行したＭＰＵ１が全ＭＰＵ１に対してＮＭＩを発行す
ることにより、他のＭＰＵ１に命令実行をストップさ
せ、自分自身はデバッグモニタを実行し、デバッグモニ
タから他のＭＰＵ１にレジスタをリード／ライトするこ
とにより、他のＭＰＵ１の実行状態を知ることができ、
その後、デバッグモニタからのコマンドにより、ＮＭＩ
発生以前の命令から再スタートする機能を実現すること
が可能となる。

【００５１】また、本実施例では、レジスタ０へのライ
トで、ｎｖＲＡＭ上の制御プログラム３０のＣＲＣ機能
を実現している。これは、ローカルメモリ３のｎｖＲＡ
Ｍ上に制御プログラム３０を格納した場合で、制御プロ
グラム３０が正常にロードされているか否かを判断する
ために、制御プログラム３０の最終番地の２バイトにＣ
ＲＣコードを埋め込んでおき、各ＭＰＵ１にＣＲＣを行
わせることで、制御プログラム３０をロードする必要が
あるかないかを判断するために使用できる。ＣＲＣの結
果は、レジスタ０へのリードを行い、上位３２ビットデ
ータのＣＲＣビットをチェックすることで行える。

【００５２】レジスタ０へのライトだけは、自ＭＰＵ１
への発行が可能である。本発明がＭＰＵ１が１台しか存
在しない場合でも成立する理由はここにある。これは、
コマンド構造体のＭＰＵ＃に自ＭＰＵ番号を格納してＮ
ＭＩ発行手段３１を呼び出すことで実現できる。例え
ば、コマンド構造体内のＲＥＧ＃に０を設定し、ＭＰＵ
＃に自分のＭＰＵ＃を設定し、上位３２ビットデータ
に、図２６で示すＣＲＣビットとＥＸＥＣビットとをと
もに１であるデータをセットして、ＮＭＩ発行手段３１
を呼び出すと、図２３のＮＭＩ発行サブルーチン内のス
テップＳ１１２の直後で、自分自身にＮＭＩが発生す
る。ＮＭＩは、マスク不可であるので、ＮＭＩ発行手段
３１自体も途中で中断される。その後、ＮＭＩによって
障害情報収集手段３２，ポーリング手段３３およびプロ
セッサ間ＮＭＩ処理手段３４が実行される。ＣＲＣビッ
トが１であることにより、プロセッサ間ＮＭＩ処理手段
３４内のステップＳ４１９およびＳ４２０によりＣＲＣ
チェックが行われ、その後、ＥＸＥＣビットが１である
ことにより、ステップＳ４３１，Ｓ４３２，Ｓ４３３お
よびＳ４３４によりプロセッサ間ＮＭＩ処理手段３４を
終了し、中断されたＮＭＩ前の状態に復帰し、ステップ
Ｓ１１３から処理を再開する。ＮＭＩ発行手段３１内の
ステップＳ４２９により、ＳＴには正常終了がセットさ
れているので、ＮＭＩ発行手段３１は、ステップＳ１１
８を実行して処理を終了することになる。

【００５３】また、レジスタ０へのライトだけは、全Ｍ
ＰＵ１への一斉ライトが可能である。例えば、レジスタ
０へのライトでＣＯＵＮＴレジスタの初期化を行うこと
ができる。ＣＯＵＮＴレジスタとは、各ＭＰＵ１が１ク
ロック毎にカウントアップしていくレジスタであり、イ
ンターバールタイマとして、Ｒ４０００が使用すること
ができるレジスタである。この値はリセット時には、ま
ちまちの値をとるため、一斉に初期化してやる方法が必
要となる。この場合にもレジスタ０へのライトを全ＭＰ
Ｕ１に対して一斉に行うことで、一斉にＣＯＵＮＴレジ
スタを０に初期化することが可能である。

【００５４】さらに、レジスタ０へのライトにより、Ｔ
ＬＢエリアのクリアや、ｎｖＲＡＭ上の制御プログラム
エリアのクリアも可能である。

【００５５】レジスタレジスタ０へのリードは、上位３
２ビットデータはｎｖＲＡＭ上のＣＲＣビットを、下位
３２ビットデータは制御プログラム３０のレビジョンを
読むのに使用される。

【００５６】次に、このように構成された本実施例のプ
ロセッサ間ＮＭＩ通信装置の動作について説明する。

【００５７】ＮＭＩ発行手段３１は、共有メモリ５上に
コマンド構造体を作成し（ステップＳ１０１）、コマン
ド構造体が格納された共有メモリアドレスをｒ４レジス
タにセットし（ステップＳ１０２）、ＮＭＩ発行サブル
ーチンを呼び出す（ステップＳ１０３）。すると、ｒ４
レジスタを引数として、共有メモリ５上にあるコマンド
構造体の先頭アドレスがＮＭＩ発行サブルーチンに渡さ
れる。

【００５８】ＮＭＩ発行サブルーチンでは、ＮＭＩ発行
手段３１は、まずコマンド構造体内のＭＰＵ＃が０〜１
５の間または０ｘｆｆであるかどうかをチェックする
（ステップＳ１０４）。もしそれ以外の値だった場合
は、不正ＭＰＵ番号（０ｘ２０）をコマンド構造体内の
ＳＴにセットして（ステップＳ１０６）、リターンす
る。コマンド構造体内のＭＰＵ＃が０〜１５の間または
０ｘｆｆであった場合には、ＮＭＩ発行手段３１は、共
有メモリ５内の該当するＭＰＵ制御ブロックの実行ステ
ータスをチェックし（ステップＳ１０５）、実行ステー
タスがｄｅａｄまたはｎｏｎｅであった場合は、不正Ｍ
ＰＵ番号（０ｘ２０）をコマンド構造体内のＳＴにセッ
トして（ステップＳ１０６）、リターンする。実行ステ
ータスがｂｕｓｙであった場合は（ステップＳ１０
７）、ＮＭＩ発行手段３１は、ビジー（０ｘ１０）をコ
マンド構造体内のＳＴにセットして（ステップＳ１０
８）、リターンする。実行ステータスがｉｄｌｅまたは
ｒｕｎの場合は、ＮＭＩが発行可能であるので、ＮＭＩ
発行手段３１は、該当するコマンドテーブル内のＭＰＵ
＃で示されるＭＰＵ１のＭＰＵ制御ブロック内の自ＭＰ
Ｕ＃に相当するコマンドテーブル内のフラグを１にリセ
ットし（ステップＳ１０９）、コマンド構造体の内容を
当該コマンドテーブルにコピーする（ステップＳ１１
０）。なお、ＭＰＵ＃が０ｘｆｆの場合には、ＭＰＵ番
号が０〜１５までの全てのＭＰＵ１に関するコマンドテ
ーブルのフラグを１にセットし、コマンド構造体の内容
をコピーする。

【００５９】次に、ＮＭＩ発行手段３１は、コマンドテ
ーブル内のＳＴを０ｘｆｆにセットし（ステップＳ１１
１）、該当ＭＰＵ１に対してＮＭＩを発生させる（ステ
ップＳ１１２）。詳しくは、ＭＰＵ１は、プロセッサ間
割り込み発生ポート２０８に割り込みトランザクション
データを書き込む。プロセッサ間割り込み発生ポート２
０８に書きこまれた割り込みトランザクションデータ
は、システムバス４を介して割り込み通知先のＭＰＵ１
に接続されたＳＢＣ２のバッファ２０１に取り込まれ、
デコーダ２０２でデコードされて、割り込み要因レジス
タ２０３に設定される。これにより、ＮＭＩフリップフ
ロップ２０４がセットされて、ＮＭＩ信号２０６が駆動
されＭＰＵ１にＮＭＩが発生する。

【００６０】ＮＭＩを受け付けたＭＰＵ１では、障害情
報収集手段３２が、まずｋ１レジスタを除く汎用レジス
タの内容をローカルメモリ３に待避し（ステップＳ２０
１）、引き続きコプロセッサレジスタの内容を汎用レジ
スタを使用してローカルメモリ３に待避し（ステップＳ
２０２）、ＴＬＢの内容を汎用レジスタおよびコプロセ
ッサレジスタを使用してローカルメモリ３にダンプする
（ステップＳ２０３）。この後、障害情報収集手段３２
は、コプロセッサ１０の内容を初期化して、ポーリング
手段３３に制御を移す。

【００６１】ポーリング手段３３は、ＳＢＣ２の割り込
み要因レジスタ２０３をリードして（ステップＳ３０
１）、割り込みオペレーションビットＯＰが１で割り込
みコードが６４〜７９のプロセッサ間ＮＭＩが発生する
までチェックし続け（ステップＳ３０２）、プロセッサ
間ＮＭＩが発生していた場合には、プロセッサ間ＮＭＩ
処理手段３４に制御を移す。

【００６２】プロセッサ間ＮＭＩ処理手段３４は、ま
ず、割り込み要因レジスタ２０３内の該当ＭＰＵ１内の
ＮＭＩ割り込みコードをリセットし（ステップＳ４０
１）、割り込みコードに相当するＭＰＵ１のＭＰＵ制御
ブロックをリードする（ステップＳ４０２）。次に、プ
ロセッサ間ＮＭＩ処理手段３４は、ＮＭＩ発行手段３１
が書き込んだコマンドテーブル内のＣＭＤをリードして
コマンドを認識する（ステップＳ４０３〜Ｓ４０７）。

【００６３】ステップＳ４０３で、ＣＭＤがイニシャラ
イズ（０ｘ０ｆ）の場合には、プロセッサ間ＮＭＩ処理
手段３４は、ＮＭＩのレジスタ退避エリアを初期化する
（ステップＳ４１０）。すなわち、汎用レジスタをすべ
て０し、コプロセッサレジスタのステータスレジスタを
初期設定する。次に、プロセッサ間ＮＭＩ処理手段３４
は、ＴＬＢ１１を初期化し（ステップＳ４１１）、ＴＬ
Ｂダンプエリアを初期化する（ステップＳ４１２）。続
いて、プロセッサ間ＮＭＩ処理手段３４は、コマンドテ
ーブル内のＳＴに正常終了（０ｘ００）をセットし（ス
テップＳ４１３）、実行ステータスをｉｄｌｅにして
（ステップＳ４０９）、処理を終了する。

【００６４】ステップＳ４０４で、ＣＭＤがレジスタリ
ード（０ｘ１２）の場合には、プロセッサ間ＮＭＩ処理
手段３４は、ＲＥＧ＃に相当するレジスタ待避エリア内
の情報をコマンドテーブル内の上位／下位３２ビットデ
ータエリアにセットする（ステップＳ４１４）。ただ
し、レジスタ番号０ならば、図２６に示すように、上位
３２ビットデータエリアにＣＲＣビットをセットし、下
位３２ビットデータエリアに制御プログラム３０のレビ
ジョンをセットする。なお、リードオンリーのレジスタ
（Ｒａｎｄｏｍ，Ｃｏｕｎｔ，ＰＲｉｄ）に関しては、
コプロセッサ１０から直接リードしてセットする。続い
て、プロセッサ間ＮＭＩ処理手段３４は、コマンドテー
ブル内のＳＴに正常終了（０ｘ００）をセットし（ステ
ップＳ４１５）、実行ステータスをｉｄｌｅにして（ス
テップＳ４０９）、処理を終了する。

【００６５】ＣＭＤがレジスタライト（０ｘ１３）の場
合には、プロセッサ間ＮＭＩ処理手段３４は、ＲＥＧ＃
が０ならば（ステップＳ４１６）、ステップＳ４１９に
制御を移す。ＲＥＧ＃が０以外ならば、プロセッサ間Ｎ
ＭＩ処理手段３４は、ＲＥＧ＃に相当するレジスタ待避
エリア内のコマンドテーブル内の上位３２ビットデータ
のデータをレジスタ待避エリア３７にセットし、ＭＰＵ
制御ブロック内の下位３２ビットデータのデータをレジ
スタ待避エリアにセットする（ステップＳ４１７）。続
いて、プロセッサ間ＮＭＩ処理手段３４は、コマンドテ
ーブル内のＳＴに正常終了（０ｘ００）をセットし（ス
テップＳ４１８）、実行ステータスをｉｄｌｅにして
（ステップＳ４０９）、処理を終了する。ステップＳ４
１９では、ＣＲＣビットがセットされていかどうかをチ
ェックし、セットされていれば、プロセッサ間ＮＭＩ処
理手段３４は、コマンドテーブル内の転送アドレスから
コマンドテーブル内のバイト長分のＣＲＣを行い、結果
をＣＲＣビットにセットする（ステップＳ４２０）。次
に、プロセッサ間ＮＭＩ処理手段３４は、ＣＯＵＮＴビ
ットがセットされているかどうかをチェックし（ステッ
プＳ４２１）、セットされていなければ、ＣＯＵＮＴレ
ジスタに直接０のデータをライトする（ステップＳ４２
２）。続いて、プロセッサ間ＮＭＩ処理手段３４は、Ｔ
ＬＢＣＬＲビットがセットされているかどうかをチェッ
クし（ステップＳ４２３）、セットされていれば、ＴＬ
Ｂ１１およびＴＬＢダンプエリアを初期化する（ステッ
プＳ４２４）。

【００６６】次に、プロセッサ間ＮＭＩ処理手段３４
は、ＳＣＦＣＬＲビットがセットされているかどうかを
チェックし（ステップＳ４２５）、セットされていれ
ば、制御プログラムエリアを初期化し、ｎｖＲＡＭを無
効とする（ステップＳ４２６）。次に、プロセッサ間Ｎ
ＭＩ処理手段３４は、コマンドテーブル内のＳＴに正常
終了（０ｘ００）をセットし（ステップＳ４２９）、Ｅ
ＸＥＣビットがセットされているかどうかをチェックし
（ステップＳ４３３）、セットされていなければ処理を
終了する。ＥＸＥＣビットがセットされていれば、プロ
セッサ間ＮＭＩ処理手段３４は、コプロセッサレジスタ
０のＲａｎｄｏｍ，Ｃｏｕｎｔ，ＰＲｉｄ，Ｃａｃｈｅ
Ｅｒｒ，ＥＰＣ，Ｓｔａｔｕｓ以外の全レジスタをレジ
スタ待避エリアから復帰させ（ステップＳ４３１）、Ｎ
ＭＩをリセットし（ステップＳ４３２）、ｋｌを除く汎
用レジスタとＥＰＣ，Ｓｔａｔｕｓを復帰し（ステップ
Ｓ４３３）、ｅｒｅｔ命令を実行して（ステップＳ４３
４）、処理を終了する。

【００６７】ステップＳ４０６で、ＣＭＤがｎｖＲＡＭ
リード（０ｘ０２）の場合には、プロセッサ間ＮＭＩ処
理手段３４は、コマンドテーブル内の転送アドレスで示
されるローカルメモリアドレスからバイト長分のデータ
をコマンドテーブル内の下位３２ビットデータで示され
るメモリアドレスに転送し（ステップＳ４３５）、コマ
ンドテーブル内のＳＴに正常終了（０ｘ００）をセット
し（ステップＳ４３６）、処理を終了する。

【００６８】ステップＳ４０７で、ＣＭＤがｎｖＲＡＭ
ライト（０ｘ０３）の場合には、プロセッサ間ＮＭＩ処
理手段３４は、コマンドテーブル内の下位データで示さ
れるメモリアドレスから、コマンドテーブル内の転送ア
ドレスで示されるローカリメモリアドレスにバイト長分
のデータを転送し（ステップＳ４３７）、コマンドテー
ブル内のＳＴに正常終了（０ｘ００）をセットして（ス
テップＳ４３８）、処理を終了する。

【００６９】なお、コマンド処理中に例外を検出し、コ
マンド処理を継続できなくなってしまった場合には、プ
ロセッサ間ＮＭＩ処理手段３４は、ＳＴに異常終了コー
ドをセットして、処理を終了する。

【００７０】ＣＭＤが上記５種類以外であった場合は、
プロセッサ間ＮＭＩ処理手段３４は、ＭＰＵ制御ブロッ
クのＳＴに不正コマンドをセットし（ステップＳ４０
８）、コマンドテーブルのフラグを０にリセットし、ポ
ーリング手段３３に制御を戻す。

【００７１】ＮＭＩ発行元のＮＭＩ発行手段３１は、ス
テップＳ１１２でＮＭＩを発生させた後、コマンドテー
ブル内のＳＴが０ｘｆｆ以外に変化するのを待っており
（ステップＳ１１３）、例えば、１０ｍｓｅｃ待っても
ＳＴが０ｘｆｆから変化せず（ステップＳ１１４）、ま
た実行ステータスもｂｕｓｙに変化しない場合には、コ
マンドテーブル内のフラグを０にクリアし（ステップＳ
１１５）、ＭＰＵ制御ブロックの実行ステータスをｄｅ
ａｄに書き換えて（ステップＳ１１６）、コマンドテー
ブル内のＳＴにタイムアウト（０ｘ３０）をセットして
（ステップＳ１１７）、処理を終了する。ステップＳ１
１３でコマンドテーブル内のＳＴが０ｘｆｆから変化し
た場合には、ＮＭＩ発行手段３１は、コマンドテーブル
からコマンド構造体に内容をコピーして（ステップＳ１
１８）、処理を終了する。

【００７２】以上のように、ＮＭＩプロセッサ間通信機
能を用いることによって、ソフトウェア暴走を停止させ
そのときのレジスタ類を採取する機能、マルチプロセッ
サのデバッグ時における全ＭＰＵのスタート／ストップ
機能，各ＭＰＵのインターバルカウンタの同時設定機能
等の様々な機能をその上に実現することが可能である。

【００７３】

【発明の効果】以上説明したように本発明は、プロセッ
サ間割り込み発生ポート，割り込み要因レジスタ，ＮＭ
Ｉフリッププロップ，ＮＭＩフリップフロップリセット
ポート，ＭＰＵ制御テーブル，ＮＭＩ発行手段，障害情
報収集手段，プロセッサ間ＮＭＩ処理手段およびポーリ
ング手段を設けたことにより、以下のような効果があ
る。

【００７４】（１）プロセッサ間通信でＮＭＩ割り込
みを発生可能なため、如何なるソフトウェアの暴走であ
れ、１台のＭＰＵが異常を検出することができれば、全
ＭＰＵをＮＭＩ発行手段によりＮＭＩで停止させ、ＮＭ
Ｉを受け付けたＭＰＵは、そのときのＭＰＵ状態を障害
情報収集手段によりセーブさせ、ポーリング手段に移行
させることができる。その後、異常を検出したＭＰＵ
が、再びＮＭＩ発行手段によりコマンド構造体で指示を
出すことにより、ポーリング手段を実行中のＭＰＵから
障害情報収集手段によりセーブされた情報を引き出すこ
とが可能になる。

【００７５】（２）マルチプロセッサシステムのデバ
ッガにおいて、１台のプロセッサがブレーク命令を実行
してデバッガにエントリした際、全ＭＰＵをＮＭＩ発行
手段によりＮＭＩで停止させ、障害情報収集手段により
ＭＰＵの内部レジスタをセーブさせ、ポーリング手段に
移行させることが可能となる。以前は、例外処理中など
の割り込み禁止状態のときにＭＰＵをストップすること
ができなかった。その後、コマンド構造体に書き換えた
レジスタを指定して、ＮＭＩ発行手段を呼び出すことに
より、１台のＭＰＵから全てのＭＰＵのレジスタ状態を
参照および変更することが可能となる。また、ＭＰＵ＃
として０ｘｆｆを指定し、ＲＥＧ＃として０を指定し、
上位３２ビットデータのＥＸＥＣビットを１としたコマ
ンド構造体をＮＭＩ発行手段に渡すことにより、全ＭＰ
Ｕに対しての実行の再開を指示することが可能となる。

【００７６】（３）コマンド構造体で、ＭＰＵ＃とし
て０ｘｆｆを指定し、ＲＥＧ＃として０を指定し、上位
３２ビットデータのＣＯＵＮＴビットとＥＸＥＣビット
とを１としたデータを指定し、ＮＭＩ発行手段を呼び出
すことにより、ＮＭＩを受信したＭＰＵごとに存在する
タイマカウンタをプロセッサ間ＮＭＩ処理手段により同
時に設定することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例のプロセッサ間ＮＭＩ通信装
置で使用されるＳＢＣの構成を示す回路ブロック図であ
る。

【図２】本実施例に係るプロセッサ間ＮＭＩ通信装置の
構成を示すブロック図である。

【図３】図１中のプロセッサ間割り込みポートにＭＰＵ
がライトするデータであると同時に、システムバスのア
ドレス上に出力される割り込みトランザクションの形式
であり、またバッファに取り込まれる形式でもある割り
込みトランザクションデータのフォーマットを示す図で
ある。

【図４】図２中の共有メモリ内に置かれたＭＰＵ制御テ
ーブルの内容を示す図である。

【図５】図４中の実行ステータスを説明する図である。

【図６】図４中のコマンドテーブルの内容を詳細に示す
図である。

【図７】図６中のコマンドテーブル内のフラグを説明す
る図である。

【図８】図２中の障害情報収集手段の処理を示す流れ図
である。

【図９】図２中のポーリング手段の処理を示す流れ図で
ある。

【図１０】図２中のプロセッサ間ＮＭＩ処理手段のメイ
ン処理を示す流れ図である。

【図１１】図２中のプロセッサ間ＮＭＩ処理手段のイニ
シャライズコマンド処理を示す流れ図である。

【図１２】図２中のプロセッサ間ＮＭＩ処理手段のレジ
スタリードコマンド処理を示す流れ図である。

【図１３】図２中のプロセッサ間ＮＭＩ処理手段のレジ
スタライトコマンド処理の前半部を示す流れ図である。

【図１４】図２中のプロセッサ間ＮＭＩ処理手段のレジ
スタライトコマンド処理の後半部を示す流れ図である。

【図１５】図２中のプロセッサ間ＮＭＩ処理手段のｎｖ
ＲＡＭリードコマンド処理を示す流れ図である。

【図１６】図２中のプロセッサ間ＮＭＩ処理手段のｎｖ
ＲＡＭライトコマンド処理を示す流れ図である。

【図１７】本実施例のプロセッサ間ＮＭＩ通信装置にお
けるＮＭＩを発行するＭＰＵの番号と使用する割り込み
コードとの対応を示す図である。

【図１８】図６中のコマンドテーブル内のＣＭＤに格納
されるコマンドの種類を示す図である。

【図１９】図６中のコマンドテーブル内のＲＥＧ＃に格
納されるレジスタの種類を示す図である。

【図２０】図１９中のＲＥＧ＃により定義されるレジス
タ一覧表を示す図である。

【図２１】図２中のプロセッサ間ＮＭＩ処理手段が格納
するＳＴの内容を説明する図である。

【図２２】図２中のＮＭＩ発行手段のメイン処理を示す
流れ図である。

【図２３】図２２中で呼び出されるＮＭＩ発行サブルー
チンの処理を示す流れ図である。

【図２４】図６のコマンドテーブルに格納されるコマン
ド構造体の内容を説明する図である。

【図２５】図２中のＮＭＩ発行手段が格納するＳＴの内
容を説明する図である。

【図２６】本実施例のプロセッサ間ＮＭＩ通信装置にお
けるレジスタ０へのライトを説明する図である。

【符号の説明】

１マイクロプロセッサ（ＭＰＵ）２システムバスコントローラ（ＳＢＣ）３ローカルメモリ４システムバス５共有メモリ６ローカルバス１０コプロセッサ１１アドレス変換テーブル（ＴＬＢ）３０制御プログラム３１ＮＭＩ発行手段３２障害情報収集手段３３ポーリング手段３４プロセッサ間ＮＭＩ処理手段５０ＭＰＵ制御テーブル２０１バッファ２０２デコーダ２０３割り込み要因レジスタ２０４ＮＭＩフリップフロップ２０５ＩＮＴ信号２０６ＮＭＩ信号２０７ＮＭＩフリップフロップリセットポート２０８プロセッサ間割り込み発生ポート２０９アドレス制御部２１０ＮＭＩリセット信号

Claims

【特許請求の範囲】

【請求項１】エッジトリガのＮＭＩ端子を有するＭＰ
Ｕを１台以上と、上記全てのＭＰＵからアクセス可能な
共有メモリとがシステムバスを介して接続されてなる情
報処理装置において、前記ＭＰＵの１つが割り込みコードと割り込み通知先Ｍ
ＰＵを指示するデータとを書き込むことにより前記シス
テムバス上に割り込みトランザクションを発生させるプ
ロセッサ間割り込み発生ポートと、自ＭＰＵ宛の割り込みトランザクションを前記システム
バスから受信することによりセットまたはリセットされ
る割り込み要因レジスタと、この割り込み要因レジスタにＮＭＩ要因がセットされる
とセットされてＮＭＩ信号を前記割り込み通知先ＭＰＵ
のＮＭＩ端子に入力してＮＭＩを発生させ、前記割り込
み要因レジスタのＮＭＩ要因がリセットされてもリセッ
トされないＮＭＩフリッププロップと、前記割り込み通知先ＭＰＵがダミーデータを書き込むこ
とにより前記ＮＭＩフリップフロップをリセットして前
記ＮＭＩ信号の駆動を停止させ、前記割り込み通知先Ｍ
ＰＵが次のＮＭＩを受け付け可能にするＮＭＩフリップ
フロップリセットポートとを有し、前記共有メモリ上にＭＰＵ制御テーブルを備え、前記割り込みトランザクションを発行するＭＰＵにおい
て、前記ＭＰＵ制御テーブルにコマンドテーブルを書き
込み前記コマンドテーブルによって指定されたＭＰＵ宛
にＮＭＩの割り込みコードを指示するデータを前記プロ
セッサ間割り込み発生ポートに書き込むＮＭＩ発生手段
を有し、前記割り込み通知先ＭＰＵにおいて、ＮＭＩ発生後のＭ
ＰＵの障害情報をセーブする障害情報収集手段と、前記
コマンドテーブルのコマンドを参照して該当するコマン
ド処理を実行するプロセッサ間ＮＭＩ処理手段と、前記
割り込み要因レジスタをチェックし、ＮＭＩ要因がセッ
トされていたならば前記プロセッサ間ＮＭＩ処理手段に
制御を移行しセットされていなかった場合にセットされ
るまでチェックし続けるポーリング手段とを有するプロ
セッサ間ＮＭＩ通信装置。
【請求項２】前記ＭＰＵが、各ＭＰＵ専用のローカル
メモリを備える請求項１記載のプロセッサ間ＮＭＩ通信
装置。
【請求項３】前記ＭＰＵ制御テーブルにＭＰＵの台数
分のＭＰＵ制御ブロックが設けられ、各ＭＰＵ制御ブロ
ックにＭＰＵの台数分のコマンドテーブルが設けられて
いる請求項１記載のプロセッサ間ＮＭＩ通信装置。
【請求項４】前記ＮＭＩ発生手段が、前記ＭＰＵのレ
ジスタ番号０のレジスタに対して、上位３２ビットデー
タのビット３１のＥＸＥＣビットに１を立てたデータを
ライトすることにより、相手のＭＰＵ１に対して待避し
たレジスタを全て復帰した後で、ＥｒｒｏｒＥＰＣレジ
スタの示すアドレスからスタートすることを指示する請
求項１記載のプロセッサ間ＮＭＩ通信装置。
【請求項５】エッジトリガのＮＭＩ端子を有するＭＰ
Ｕを１台以上と、上記全てのＭＰＵからアクセス可能な
共有メモリとがシステムバスを介して接続されてなる情
報処理装置において、前記ＭＰＵの１つが割り込みコードと割り込み通知先Ｍ
ＰＵを指示するデータとを書き込むことにより前記シス
テムバス上に割り込みトランザクションを発生させるプ
ロセッサ間割り込み発生ポートと、自ＭＰＵ宛の割り込みトランザクションを前記システム
バスから受信することによりセットまたはリセットされ
る割り込み要因レジスタと、この割り込み要因レジスタにＮＭＩ要因がセットされる
とセットされてＮＭＩ信号を前記割り込み通知先ＭＰＵ
のＮＭＩ端子に入力してＮＭＩを発生させ、前記割り込
み要因レジスタのＮＭＩ要因がリセットされてもリセッ
トされないＮＭＩフリッププロップと、前記割り込み通知先ＭＰＵがダミーデータを書き込むこ
とにより前記ＮＭＩフリップフロップをリセットして前
記ＮＭＩ信号の駆動を停止させ、前記割り込み通知先Ｍ
ＰＵが次のＮＭＩを受け付け可能にするＮＭＩフリップ
フロップリセットポートとを有することを特徴とするシ
ステムバスコントローラ。