JPH0863422A - マルチｃｐｕシステムのｄｍａ転送方法及びその装置 - Google Patents
マルチｃｐｕシステムのｄｍａ転送方法及びその装置Info
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- JPH0863422A JPH0863422A JP19864694A JP19864694A JPH0863422A JP H0863422 A JPH0863422 A JP H0863422A JP 19864694 A JP19864694 A JP 19864694A JP 19864694 A JP19864694 A JP 19864694A JP H0863422 A JPH0863422 A JP H0863422A
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Abstract
(57)【要約】
【目的】 本発明は、マルチＣＰＵシステムのＤＭＡ転
送方法及びその装置に関し、管理ＣＰＵを用いずに、Ｄ
ＭＡ転送の排他制御を行うことを目的とする。 【構成】 ＣＰＵユニットの各々に設けられたＤＭＡ設
定手段と、該ＤＭＡ設定手段によるＤＭＡ設定に応答し
てＣＰＵユニットのメモリと入出力装置との間でＤＭＡ
転送の制御を行う入出力制御ユニットを有するマルチＣ
ＰＵシステムのＤＭＡ転送装置において、入出力制御ユ
ニットに設けられ、ＣＰＵユニットによってビットが設
定、解除されるＤＭＡ転送排他制御ビット設定部と、Ｃ
ＰＵユニットに設けられ、ＤＭＡ転送排他制御ビット設
定部を参照してＤＭＡ設定手段によるＤＭＡコントロー
ラへのＤＭＡ設定を行わせるＤＭＡ設定制御手段とを設
けたことを特徴とする
送方法及びその装置に関し、管理ＣＰＵを用いずに、Ｄ
ＭＡ転送の排他制御を行うことを目的とする。 【構成】 ＣＰＵユニットの各々に設けられたＤＭＡ設
定手段と、該ＤＭＡ設定手段によるＤＭＡ設定に応答し
てＣＰＵユニットのメモリと入出力装置との間でＤＭＡ
転送の制御を行う入出力制御ユニットを有するマルチＣ
ＰＵシステムのＤＭＡ転送装置において、入出力制御ユ
ニットに設けられ、ＣＰＵユニットによってビットが設
定、解除されるＤＭＡ転送排他制御ビット設定部と、Ｃ
ＰＵユニットに設けられ、ＤＭＡ転送排他制御ビット設
定部を参照してＤＭＡ設定手段によるＤＭＡコントロー
ラへのＤＭＡ設定を行わせるＤＭＡ設定制御手段とを設
けたことを特徴とする
Description
【０００１】
【産業上の利用分野】本発明は、マルチＣＰＵシステム
で行われるＤＭＡの排他制御を行ってＤＭＡの誤動作を
防止するマルチＣＰＵシステムのＤＭＡ転送方法及びそ
の装置に関する。
で行われるＤＭＡの排他制御を行ってＤＭＡの誤動作を
防止するマルチＣＰＵシステムのＤＭＡ転送方法及びそ
の装置に関する。
【０００２】最近のコンピュータ利用システムにおいて
は、その高性能化に伴い、機能毎に処理を分散させるた
めに、複数のＣＰＵユニットを搭載してシステムを構築
するようになって来ている。
は、その高性能化に伴い、機能毎に処理を分散させるた
めに、複数のＣＰＵユニットを搭載してシステムを構築
するようになって来ている。
【０００３】このようなコンピュータシステムにおいて
も、処理速度を高速化するためにＤＭＡ（ダイレクト・
メモリ・アクセス）によってデータを転送するようにし
ている。このＤＭＡにおいて、ＣＰＵ間で競合すること
なしに、ＤＭＡ設定（転送回数、開始アドレス等）を遂
行し得なければならない。
も、処理速度を高速化するためにＤＭＡ（ダイレクト・
メモリ・アクセス）によってデータを転送するようにし
ている。このＤＭＡにおいて、ＣＰＵ間で競合すること
なしに、ＤＭＡ設定（転送回数、開始アドレス等）を遂
行し得なければならない。
【０００４】
【従来の技術】従来のマルチＣＰＵシステムは、図４に
示すように構成されており、このシステム上の或るＣＰ
Ｕ３０i （ｉ＝１、２、・・・、ｎ）によりＤＭＡを行
おうとする場合に、当該ＣＰＵ３０i は、システムバス
３２を介してＤＭＡをしたい入出力装置（例えば、フロ
ッピーディスクドライブ）３６を接続している入出力制
御ユニット（ＦＤＤユニット）３４に対してＤＭＡの起
動を行う。この起動により、入出力制御ユニット３４の
バス制御部３８を介してＤＭＡコントローラ４０にＤＭ
Ａ設定が行われる。このＤＭＡ設定後に、ＤＭＡコント
ローラ４０の制御の下に、システムバス３２、バス制御
部３８及びフロッピーディスクドライブ４２を介して前
記ＣＰＵ３０i のメモリ（図示せず）と、フロッピーデ
ィスクドライブ３６上にセットされたフロッピーディス
クとの間でデータの転送が行われる。
示すように構成されており、このシステム上の或るＣＰ
Ｕ３０i （ｉ＝１、２、・・・、ｎ）によりＤＭＡを行
おうとする場合に、当該ＣＰＵ３０i は、システムバス
３２を介してＤＭＡをしたい入出力装置（例えば、フロ
ッピーディスクドライブ）３６を接続している入出力制
御ユニット（ＦＤＤユニット）３４に対してＤＭＡの起
動を行う。この起動により、入出力制御ユニット３４の
バス制御部３８を介してＤＭＡコントローラ４０にＤＭ
Ａ設定が行われる。このＤＭＡ設定後に、ＤＭＡコント
ローラ４０の制御の下に、システムバス３２、バス制御
部３８及びフロッピーディスクドライブ４２を介して前
記ＣＰＵ３０i のメモリ（図示せず）と、フロッピーデ
ィスクドライブ３６上にセットされたフロッピーディス
クとの間でデータの転送が行われる。
【０００５】このようなＤＭＡ転送が行われている途中
において、マルチＣＰＵシステム内の他のＣＰＵ３０j
に、入出力装置３６に対してＤＭＡを行う要求が発生し
て当該他のＣＰＵによる入出力制御ユニット３４に対し
てＤＭＡ設定が行われると、先にＤＭＡ転送をしている
前記或るＣＰＵ３０i は、自己が設定したＤＭＡ転送の
設定になるデータ転送を受け得なくなるので、ＤＭＡ転
送に誤りが生じることになる。
において、マルチＣＰＵシステム内の他のＣＰＵ３０j
に、入出力装置３６に対してＤＭＡを行う要求が発生し
て当該他のＣＰＵによる入出力制御ユニット３４に対し
てＤＭＡ設定が行われると、先にＤＭＡ転送をしている
前記或るＣＰＵ３０i は、自己が設定したＤＭＡ転送の
設定になるデータ転送を受け得なくなるので、ＤＭＡ転
送に誤りが生じることになる。
【０００６】この誤動作を防止するために、入出力制御
ユニット３４に対するＤＭＡの設定に重複を生ぜしめな
いために、複数のＣＰＵのうちの１つのＣＰＵをＤＭＡ
の管理ＣＰＵユニットとし、ＤＭＡをしたい他のＣＰＵ
は、管理ＣＰＵユニットに対してＤＭＡの依頼をしてそ
の許可を得たときに、当該他のＣＰＵユニットは、入出
力制御ユニット３４に対してＤＭＡの設定を行うこと
で、ＤＭＡの設定を重複して行うのを防止することがで
きる。
ユニット３４に対するＤＭＡの設定に重複を生ぜしめな
いために、複数のＣＰＵのうちの１つのＣＰＵをＤＭＡ
の管理ＣＰＵユニットとし、ＤＭＡをしたい他のＣＰＵ
は、管理ＣＰＵユニットに対してＤＭＡの依頼をしてそ
の許可を得たときに、当該他のＣＰＵユニットは、入出
力制御ユニット３４に対してＤＭＡの設定を行うこと
で、ＤＭＡの設定を重複して行うのを防止することがで
きる。
【０００７】
【発明が解決しようとする課題】しかしながら、データ
の設定を重複して行うのを防止することはできるが、そ
のために、管理ＣＰＵを用意しなければならないほか、
ＤＭＡには必ず管理ＣＰＵを介してのＤＭＡの設定を行
うことになるから、管理ＣＰＵでの処理負担が大きくな
るだけでなく、その分だけ処理速度が低下することにな
る。
の設定を重複して行うのを防止することはできるが、そ
のために、管理ＣＰＵを用意しなければならないほか、
ＤＭＡには必ず管理ＣＰＵを介してのＤＭＡの設定を行
うことになるから、管理ＣＰＵでの処理負担が大きくな
るだけでなく、その分だけ処理速度が低下することにな
る。
【０００８】本発明は、斯かる技術的課題に鑑みて創作
されたもので、管理ＣＰＵを用いずに、ＤＭＡ転送の排
他制御を行うことができるマルチＣＰＵシステムのＤＭ
Ａ転送方法及びその装置を提供することをその目的とす
る。
されたもので、管理ＣＰＵを用いずに、ＤＭＡ転送の排
他制御を行うことができるマルチＣＰＵシステムのＤＭ
Ａ転送方法及びその装置を提供することをその目的とす
る。
【０００９】
【課題を解決するための手段】図１は、請求項３及び請
求項４記載の発明の原理ブロック図を示す。請求項１記
載の発明は、複数のＣＰＵユニットと入出力装置との間
でＤＭＡ転送の制御を行う入出力制御ユニットを有する
マルチＣＰＵシステムのＤＭＡ転送方法において、前記
ＣＰＵユニットから入出力制御ユニットに対してＤＭＡ
設定を行うに際して、入出力制御ユニットのＤＭＡ転送
排他制御ビットを参照し、該ＤＭＡ転送排他制御ビット
が他のＣＰＵユニットによりＤＭＡ転送中に設定されて
いるとき、前記ＤＭＡ転送排他制御ビットを参照したＣ
ＰＵユニットによるＤＭＡ設定を待機させ、前記ＤＭＡ
転送排他制御ビットが該ＤＭＡ転送排他制御ビットを設
定したＣＰＵにより解除されＤＭＡ転送中を示していな
いとき、ＤＭＡ転送排他制御ビットを参照したＣＰＵに
よりＤＭＡ転送排他制御ビットを設定し、ＤＭＡ設定を
行なってＤＭＡ転送を開始することを特徴とする。
求項４記載の発明の原理ブロック図を示す。請求項１記
載の発明は、複数のＣＰＵユニットと入出力装置との間
でＤＭＡ転送の制御を行う入出力制御ユニットを有する
マルチＣＰＵシステムのＤＭＡ転送方法において、前記
ＣＰＵユニットから入出力制御ユニットに対してＤＭＡ
設定を行うに際して、入出力制御ユニットのＤＭＡ転送
排他制御ビットを参照し、該ＤＭＡ転送排他制御ビット
が他のＣＰＵユニットによりＤＭＡ転送中に設定されて
いるとき、前記ＤＭＡ転送排他制御ビットを参照したＣ
ＰＵユニットによるＤＭＡ設定を待機させ、前記ＤＭＡ
転送排他制御ビットが該ＤＭＡ転送排他制御ビットを設
定したＣＰＵにより解除されＤＭＡ転送中を示していな
いとき、ＤＭＡ転送排他制御ビットを参照したＣＰＵに
よりＤＭＡ転送排他制御ビットを設定し、ＤＭＡ設定を
行なってＤＭＡ転送を開始することを特徴とする。
【００１０】請求項２記載の発明は、請求項１記載のマ
ルチＣＰＵシステムのＤＭＡ転送方法において、前記入
出力装置は複数であり、前記ＤＭＡ転送排他制御ビット
は、各入出力装置毎に設けられていることを特徴とす
る。
ルチＣＰＵシステムのＤＭＡ転送方法において、前記入
出力装置は複数であり、前記ＤＭＡ転送排他制御ビット
は、各入出力装置毎に設けられていることを特徴とす
る。
【００１１】請求項３記載の発明は、図１に示すよう
に、複数のＣＰＵユニット２の各々に設けられたＤＭＡ
設定手段４と、該ＤＭＡ設定手段４によるＤＭＡコント
ローラ６へのＤＭＡ設定に応答して前記ＣＰＵユニット
２のメモリ８と入出力装置１０との間でＤＭＡ転送の制
御を行う入出力制御ユニット１２を有するマルチＣＰＵ
システムのＤＭＡ転送装置において、前記入出力装置１
０に設けられ、ＣＰＵ２によってＤＭＡ転送排他制御ビ
ットが設定、解除されるＤＭＡ転送排他制御ビット設定
部１４と、前記ＣＰＵユニット２に設けられ、前記ＤＭ
Ａ転送排他制御ビット設定部１４を参照し、そのＤＭＡ
転送排他制御ビットが他のＣＰＵユニットにより設定さ
れ、該他のＣＰＵによるＤＭＡ転送中にあることを示し
ているとき、前記ＤＭＡ転送排他制御ビット設定部１４
を参照したＣＰＵユニットによるＤＭＡ設定を待機さ
せ、前記ＤＭＡ転送排他制御ビットが該ＤＭＡ転送排他
制御ビットを設定したＣＰＵにより解除されＤＭＡ転送
中を示していないとき、ＤＭＡ転送排他制御ビットを参
照したＣＰＵによりＤＭＡ転送排他制御ビットを設定し
て前記ＤＭＡ設定手段４による前記ＤＭＡコントローラ
６へのＤＭＡ設定を行わせるＤＭＡ設定制御手段１６と
を設けたことを特徴とする。
に、複数のＣＰＵユニット２の各々に設けられたＤＭＡ
設定手段４と、該ＤＭＡ設定手段４によるＤＭＡコント
ローラ６へのＤＭＡ設定に応答して前記ＣＰＵユニット
２のメモリ８と入出力装置１０との間でＤＭＡ転送の制
御を行う入出力制御ユニット１２を有するマルチＣＰＵ
システムのＤＭＡ転送装置において、前記入出力装置１
０に設けられ、ＣＰＵ２によってＤＭＡ転送排他制御ビ
ットが設定、解除されるＤＭＡ転送排他制御ビット設定
部１４と、前記ＣＰＵユニット２に設けられ、前記ＤＭ
Ａ転送排他制御ビット設定部１４を参照し、そのＤＭＡ
転送排他制御ビットが他のＣＰＵユニットにより設定さ
れ、該他のＣＰＵによるＤＭＡ転送中にあることを示し
ているとき、前記ＤＭＡ転送排他制御ビット設定部１４
を参照したＣＰＵユニットによるＤＭＡ設定を待機さ
せ、前記ＤＭＡ転送排他制御ビットが該ＤＭＡ転送排他
制御ビットを設定したＣＰＵにより解除されＤＭＡ転送
中を示していないとき、ＤＭＡ転送排他制御ビットを参
照したＣＰＵによりＤＭＡ転送排他制御ビットを設定し
て前記ＤＭＡ設定手段４による前記ＤＭＡコントローラ
６へのＤＭＡ設定を行わせるＤＭＡ設定制御手段１６と
を設けたことを特徴とする。
【００１２】請求項４記載の発明は、図１に示すよう
に、請求項３記載のマルチＣＰＵシステムのＤＭＡ転送
装置において、前記入出力装置１０は複数であり、前記
ＤＭＡコントローラ６及び前記ＤＭＡ転送排他制御ビッ
ト設定部１４は、各入出力装置毎に設けられていること
を特徴とする。
に、請求項３記載のマルチＣＰＵシステムのＤＭＡ転送
装置において、前記入出力装置１０は複数であり、前記
ＤＭＡコントローラ６及び前記ＤＭＡ転送排他制御ビッ
ト設定部１４は、各入出力装置毎に設けられていること
を特徴とする。
【００１３】
【作用】請求項１記載の発明は、ＣＰＵユニット２と入
出力装置１０との間でＤＭＡ転送しようとするとき、当
該ＣＰＵユニット２から入出力ユニット１２のＤＭＡコ
ントローラ６に対してＤＭＡ設定を行うが、そのＤＭＡ
設定に際して、ＤＭＡ転送排他制御ビットの参照が行わ
れる。
出力装置１０との間でＤＭＡ転送しようとするとき、当
該ＣＰＵユニット２から入出力ユニット１２のＤＭＡコ
ントローラ６に対してＤＭＡ設定を行うが、そのＤＭＡ
設定に際して、ＤＭＡ転送排他制御ビットの参照が行わ
れる。
【００１４】そのＤＭＡ転送排他制御ビットが他のＣＰ
ＵによるＤＭＡ転送中にあることを示しているときは、
ＤＭＡ転送排他制御ビットを参照したＣＰＵによるＤＭ
Ａ設定を待機させる。ＤＭＡ転送排他制御ビットが該Ｄ
ＭＡ転送排他制御ビットを設定したＣＰＵユニットによ
り解除され、ＤＭＡ転送中にないことを示すときには、
ＤＭＡ転送排他制御ビットを参照したＣＰＵによりＤＭ
Ａ設定を行ってＤＭＡ転送を行う。
ＵによるＤＭＡ転送中にあることを示しているときは、
ＤＭＡ転送排他制御ビットを参照したＣＰＵによるＤＭ
Ａ設定を待機させる。ＤＭＡ転送排他制御ビットが該Ｄ
ＭＡ転送排他制御ビットを設定したＣＰＵユニットによ
り解除され、ＤＭＡ転送中にないことを示すときには、
ＤＭＡ転送排他制御ビットを参照したＣＰＵによりＤＭ
Ａ設定を行ってＤＭＡ転送を行う。
【００１５】ＤＭＡ転送のための管理ＣＰＵを用いなく
ても、ＤＭＡ転送の排他制御を行うことができてＤＭＡ
の誤動作を防止し得る。又、ＤＭＡ転送の処理速度の向
上となる。
ても、ＤＭＡ転送の排他制御を行うことができてＤＭＡ
の誤動作を防止し得る。又、ＤＭＡ転送の処理速度の向
上となる。
【００１６】請求項２記載の発明は、ＤＭＡ転送を行う
入出力装置が複数の場合の発明であり、各入出力装置毎
にＤＭＡ転送排他制御ビットを設けてＤＭＡ転送の排他
制御を行うようにしたものである。
入出力装置が複数の場合の発明であり、各入出力装置毎
にＤＭＡ転送排他制御ビットを設けてＤＭＡ転送の排他
制御を行うようにしたものである。
【００１７】請求項３記載の発明は、複数のＣＰＵユニ
ットと入出力装置との間でＤＭＡ転送を行うために、Ｄ
ＭＡ転送排他制御ビット設定部１４を入出力制御ユニッ
ト１２に設け、このＤＭＡ転送排他制御ビット設定部１
２のＤＭＡ転送排他制御ビットがＣＰＵユニット２によ
り設定されてＤＭＡ転送中にあることを示していると
き、ＤＭＡ転送排他制御ビットの参照をしたＣＰＵ２に
よるＤＭＡ設定を待機させ、逆の場合には、ＤＭＡ転送
排他制御ビット設定部１２にＤＭＡ転送中を示すビット
を設定し、且つＤＭＡコントローラ６にＤＭＡ設定を行
って前記ＤＭＡ転送排他制御ビットの参照をしたＣＰＵ
２のメモリ８と入出力装置との間でのＤＭＡ転送を行
う。
ットと入出力装置との間でＤＭＡ転送を行うために、Ｄ
ＭＡ転送排他制御ビット設定部１４を入出力制御ユニッ
ト１２に設け、このＤＭＡ転送排他制御ビット設定部１
２のＤＭＡ転送排他制御ビットがＣＰＵユニット２によ
り設定されてＤＭＡ転送中にあることを示していると
き、ＤＭＡ転送排他制御ビットの参照をしたＣＰＵ２に
よるＤＭＡ設定を待機させ、逆の場合には、ＤＭＡ転送
排他制御ビット設定部１２にＤＭＡ転送中を示すビット
を設定し、且つＤＭＡコントローラ６にＤＭＡ設定を行
って前記ＤＭＡ転送排他制御ビットの参照をしたＣＰＵ
２のメモリ８と入出力装置との間でのＤＭＡ転送を行
う。
【００１８】従って、この発明においても、ＤＭＡ転送
のための管理ＣＰＵを用いなくても、ＤＭＡ転送の排他
制御を行うことができてＤＭＡの誤動作を防止し得る。
又、ＤＭＡ転送の処理速度の向上となる。
のための管理ＣＰＵを用いなくても、ＤＭＡ転送の排他
制御を行うことができてＤＭＡの誤動作を防止し得る。
又、ＤＭＡ転送の処理速度の向上となる。
【００１９】請求項４記載の発明は、入出力装置１０が
複数である場合のＤＭＡ転送の排他制御を行うもので、
ＤＭＡコントローラ６及びＤＭＡ転送排他制御ビット設
定部１６を各入出力装置対応に設けたものである。
複数である場合のＤＭＡ転送の排他制御を行うもので、
ＤＭＡコントローラ６及びＤＭＡ転送排他制御ビット設
定部１６を各入出力装置対応に設けたものである。
【００２０】この発明においては、複数のＣＰＵユニッ
トと複数の入出力装置との間でのＤＭＡ転送の排他制御
を行うことができる。
トと複数の入出力装置との間でのＤＭＡ転送の排他制御
を行うことができる。
【００２１】
【実施例】図３は、請求項１及び請求項３記載の発明の
一実施例を示す。図３において、ＣＰＵユニット３１1
乃至３１n はＣＰＵユニットであり、図４に示したＣＰ
Ｕユニット３０1 乃至３０n とは次の点で異なる。即
ち、ＣＰＵユニット３１1 は、後述するデバィス・ステ
ータス・レジスタ（以下、ＤＳＲとして参照する。）２
２のデバィス・ステータス（ＤＭＡ転送排他制御ビッ
ト）を予め決められた周期で参照するソフトウェアを有
して構成される点を除いて、図４に示したＣＰＵユニッ
ト３０1 乃至３０n と同じである。入出力制御ユニット
（ＦＤＤユニット）３５に設けられるバス制御部３９に
ＤＳＲ２２が設けられている点を除き、バス制御部３９
は、図４に示したバス制御部３８と同じである。なお、
ＣＰＵユニット３１1 、・・・、３１n には、従来と同
様ＤＭＡ設定用プログラムが搭載されている。
一実施例を示す。図３において、ＣＰＵユニット３１1
乃至３１n はＣＰＵユニットであり、図４に示したＣＰ
Ｕユニット３０1 乃至３０n とは次の点で異なる。即
ち、ＣＰＵユニット３１1 は、後述するデバィス・ステ
ータス・レジスタ（以下、ＤＳＲとして参照する。）２
２のデバィス・ステータス（ＤＭＡ転送排他制御ビッ
ト）を予め決められた周期で参照するソフトウェアを有
して構成される点を除いて、図４に示したＣＰＵユニッ
ト３０1 乃至３０n と同じである。入出力制御ユニット
（ＦＤＤユニット）３５に設けられるバス制御部３９に
ＤＳＲ２２が設けられている点を除き、バス制御部３９
は、図４に示したバス制御部３８と同じである。なお、
ＣＰＵユニット３１1 、・・・、３１n には、従来と同
様ＤＭＡ設定用プログラムが搭載されている。
【００２２】ＤＳＲ２２は、ＤＭＡ転送制御ビットの設
定位置を有して該設定位置に例えば、ビットが立てられ
ているとき入出力装置〔フロッピーディスクドライブ
（ＦＤＤ）〕３６はいずれかのＣＰＵによるＤＭＡの使
用に供されていることを示し、ビットが立てられていな
いとき入出力装置３６はいずれのＣＰＵによるＤＭＡの
使用にも供されていないことを示す。
定位置を有して該設定位置に例えば、ビットが立てられ
ているとき入出力装置〔フロッピーディスクドライブ
（ＦＤＤ）〕３６はいずれかのＣＰＵによるＤＭＡの使
用に供されていることを示し、ビットが立てられていな
いとき入出力装置３６はいずれのＣＰＵによるＤＭＡの
使用にも供されていないことを示す。
【００２３】その他の構成要素は、図４に示したものと
同じであるので、それらの構成要素に同一の参照番号を
付してその構成要素の逐一の説明は省略する。図２にお
いて、ＣＰＵユニット３１1 、３１n は、図１のＣＰＵ
ユニット２に対応し、ＣＰＵユニット３１1 、・・・、
３１n 及びＣＰＵユニット３１1 、・・・、３１n に設
けられたＤＭＡ設定用プログラムは、図１のＤＭＡ設定
手段４に対応する。ＤＭＡコントローラ４０は、図１の
ＤＭＡコントローラ６に対応する。ＣＰＵユニット３１
1 、・・・、３１n のメモリ（図示せず）は、図１のメ
モリ８に対応し、入出力制御ユニット３５は、図１の入
出力制御ユニット１２に対応する。ＤＳＲ２２は、図１
のＤＭＡ転送排他制御ビット設定部１４に対応し、ＣＰ
Ｕユニット３１1 、・・・、３１n に設けられたＤＭＡ
設定用プログラムの起動を生じさせるプログラムが、図
１のＤＭＡ設定制御手段１６に対応する。
同じであるので、それらの構成要素に同一の参照番号を
付してその構成要素の逐一の説明は省略する。図２にお
いて、ＣＰＵユニット３１1 、３１n は、図１のＣＰＵ
ユニット２に対応し、ＣＰＵユニット３１1 、・・・、
３１n 及びＣＰＵユニット３１1 、・・・、３１n に設
けられたＤＭＡ設定用プログラムは、図１のＤＭＡ設定
手段４に対応する。ＤＭＡコントローラ４０は、図１の
ＤＭＡコントローラ６に対応する。ＣＰＵユニット３１
1 、・・・、３１n のメモリ（図示せず）は、図１のメ
モリ８に対応し、入出力制御ユニット３５は、図１の入
出力制御ユニット１２に対応する。ＤＳＲ２２は、図１
のＤＭＡ転送排他制御ビット設定部１４に対応し、ＣＰ
Ｕユニット３１1 、・・・、３１n に設けられたＤＭＡ
設定用プログラムの起動を生じさせるプログラムが、図
１のＤＭＡ設定制御手段１６に対応する。
【００２４】このように構成される本発明方法及び装置
の動作を以下に説明する。マルチＣＰＵシステムを構成
するいずれかのＣＰＵユニット３１i （ｉ＝１、２、・
・・、ｎ）が、入出力装置３６との間でＤＭＡ転送をす
る必要性が生じたとき、当該ＣＰＵユニット３１i は、
システムバス３２を介してバス制御部３９のＤＳＲ２２
のＤＭＡ転送排他制御ビットを参照する。
の動作を以下に説明する。マルチＣＰＵシステムを構成
するいずれかのＣＰＵユニット３１i （ｉ＝１、２、・
・・、ｎ）が、入出力装置３６との間でＤＭＡ転送をす
る必要性が生じたとき、当該ＣＰＵユニット３１i は、
システムバス３２を介してバス制御部３９のＤＳＲ２２
のＤＭＡ転送排他制御ビットを参照する。
【００２５】このＤＭＡ転送制御ビットを参照したと
き、そのＤＭＡ転送制御ビットが立てられていないなら
ば、直ちにシステムバス３２、バス制御部３９を介して
ＤＭＡコントローラ４０にＤＭＡを行うのに必要な設定
（転送回数、開始アドレス等の設定）〔ＤＭＡ設定〕を
行い、システムバス３２、入出力制御ユニット３５のバ
ス制御部３９及びフロッピーディスクコントローラ４２
を介してＣＰＵユニット３０1 内のメモリと入出力装置
３６との間でのデータの転送を行う。
き、そのＤＭＡ転送制御ビットが立てられていないなら
ば、直ちにシステムバス３２、バス制御部３９を介して
ＤＭＡコントローラ４０にＤＭＡを行うのに必要な設定
（転送回数、開始アドレス等の設定）〔ＤＭＡ設定〕を
行い、システムバス３２、入出力制御ユニット３５のバ
ス制御部３９及びフロッピーディスクコントローラ４２
を介してＣＰＵユニット３０1 内のメモリと入出力装置
３６との間でのデータの転送を行う。
【００２６】このように、管理ＣＰＵを介することな
く、ＤＭＡ転送の要求をしているＣＰＵユニットと入出
力装置３６との間でデータ転送を行うことができるか
ら、ＤＭＡ転送に要する処理時間の短縮となり、処理速
度の低下の防止に役立つ。
く、ＤＭＡ転送の要求をしているＣＰＵユニットと入出
力装置３６との間でデータ転送を行うことができるか
ら、ＤＭＡ転送に要する処理時間の短縮となり、処理速
度の低下の防止に役立つ。
【００２７】図３は、請求項２及び請求項４記載の発明
の一実施例を示す。この実施例は、図３に示す実施例が
入出力装置３６を１つである場合についてのものであっ
たのに対して、入出力装置が２つとする実施例である。
この２つの入出力装置３６1、３６2 であることに対応
してＤＳＲには、２つのビット設定位置を有して構成さ
れるほか、ＤＭＡコントローラ４０1 （図４に示すＤＭ
Ａコントローラ４０と同じもの）及びＤＭＡコントロー
ラ４０2 、フロッピーディスクコントローラ４２1 （図
４に示すＤＭＡコントローラ４０と同じもの）及びフロ
ッピーディスクコントローラ４２2 を有してその全体が
構成されている。
の一実施例を示す。この実施例は、図３に示す実施例が
入出力装置３６を１つである場合についてのものであっ
たのに対して、入出力装置が２つとする実施例である。
この２つの入出力装置３６1、３６2 であることに対応
してＤＳＲには、２つのビット設定位置を有して構成さ
れるほか、ＤＭＡコントローラ４０1 （図４に示すＤＭ
Ａコントローラ４０と同じもの）及びＤＭＡコントロー
ラ４０2 、フロッピーディスクコントローラ４２1 （図
４に示すＤＭＡコントローラ４０と同じもの）及びフロ
ッピーディスクコントローラ４２2 を有してその全体が
構成されている。
【００２８】このように構成される請求項２及び請求項
４記載の発明の一実施例の動作を以下に説明する。図３
において、ＣＰＵユニット３１1 、・・・、３１n は、
図１のＣＰＵユニット２に対応し、ＣＰＵユニット３１
1 、・・・、３１n 及びＣＰＵユニット３１1 、・・
・、３１n に設けられたＤＭＡ設定用プログラムは、図
１のＤＭＡ設定手段４に対応する。ＤＭＡコントローラ
４０1 、４０2 は、図１のＤＭＡコントローラ６に対応
する。ＣＰＵユニット３０1 、・・・、３０n のメモリ
は、図１のメモリ８に対応し、入出力制御ユニット３５
は、図１の入出力制御ユニット１２に対応する。ＤＳＲ
２４は、図１のＤＭＡ転送排他制御ビット設定部１４に
対応し、ＣＰＵユニット３１1 、・・・、３１n に設け
られたＤＭＡ設定用プログラムの起動を生じさせるプロ
グラムが、図１のＤＭＡ設定制御手段１６に対応する。
４記載の発明の一実施例の動作を以下に説明する。図３
において、ＣＰＵユニット３１1 、・・・、３１n は、
図１のＣＰＵユニット２に対応し、ＣＰＵユニット３１
1 、・・・、３１n 及びＣＰＵユニット３１1 、・・
・、３１n に設けられたＤＭＡ設定用プログラムは、図
１のＤＭＡ設定手段４に対応する。ＤＭＡコントローラ
４０1 、４０2 は、図１のＤＭＡコントローラ６に対応
する。ＣＰＵユニット３０1 、・・・、３０n のメモリ
は、図１のメモリ８に対応し、入出力制御ユニット３５
は、図１の入出力制御ユニット１２に対応する。ＤＳＲ
２４は、図１のＤＭＡ転送排他制御ビット設定部１４に
対応し、ＣＰＵユニット３１1 、・・・、３１n に設け
られたＤＭＡ設定用プログラムの起動を生じさせるプロ
グラムが、図１のＤＭＡ設定制御手段１６に対応する。
【００２９】この実施例においても、或るＣＰＵユニッ
ト３１i による入出力装置３６1 、３６2 のいずれかへ
のアクセスに際して、前記或るＣＰＵユニット３１i が
ＤＳＲ２４の対応ビットを参照する。その参照において
当該ビットが立てられていないならば、前記或るＣＰＵ
ユニット３０i は、参照したビットに対応する入出力装
置へのアクセスを行う。
ト３１i による入出力装置３６1 、３６2 のいずれかへ
のアクセスに際して、前記或るＣＰＵユニット３１i が
ＤＳＲ２４の対応ビットを参照する。その参照において
当該ビットが立てられていないならば、前記或るＣＰＵ
ユニット３０i は、参照したビットに対応する入出力装
置へのアクセスを行う。
【００３０】しかし、前記当該ビットが、他のＣＰＵユ
ニット３１j によって立てられているならば、予め決め
られた周期で前記対応ビットの参照を行い、前記当該ビ
ットが前記アクセスしていたＣＰＵユニット３０j によ
ってリセットされているならば、該ＣＰＵユニット３０
j により前記当該ビットをセットし、ＤＭＡコントロー
ラ４０へＤＭＡ設定をして前記ＣＰＵユニット３０j の
メモリ（図示せず）と前記当該ビットの設定に対応する
入出力装置との間でＤＭＡ転送を行う。
ニット３１j によって立てられているならば、予め決め
られた周期で前記対応ビットの参照を行い、前記当該ビ
ットが前記アクセスしていたＣＰＵユニット３０j によ
ってリセットされているならば、該ＣＰＵユニット３０
j により前記当該ビットをセットし、ＤＭＡコントロー
ラ４０へＤＭＡ設定をして前記ＣＰＵユニット３０j の
メモリ（図示せず）と前記当該ビットの設定に対応する
入出力装置との間でＤＭＡ転送を行う。
【００３１】この実施例においても、前記請求項１及び
請求項３記載の発明の実施例と同様に、管理ＣＰＵを介
することなく、ＤＭＡ転送の要求をしているＣＰＵユニ
ット３０j と該ＣＰＵユニット３０j により指定される
入出力装置３６との間でＤＭＡ転送を行うことができる
から、ＤＭＡ転送に要する処理時間の短縮となり、処理
速度の低下の防止に役立つ。
請求項３記載の発明の実施例と同様に、管理ＣＰＵを介
することなく、ＤＭＡ転送の要求をしているＣＰＵユニ
ット３０j と該ＣＰＵユニット３０j により指定される
入出力装置３６との間でＤＭＡ転送を行うことができる
から、ＤＭＡ転送に要する処理時間の短縮となり、処理
速度の低下の防止に役立つ。
【００３２】なお、前記実施例においては、入出力装置
が２つの場合について説明したが、３以上であっても、
本発明を適用することができる。
が２つの場合について説明したが、３以上であっても、
本発明を適用することができる。
【００３３】
【発明の効果】以上説明したように本発明によれば、管
理ＣＰＵを用いなくても、ＤＭＡ転送の排他制御を行う
ことができてＤＭＡの誤動作を防止し得る。又、ＤＭＡ
転送の処理速度の向上となるし、マルチＣＰＵシステム
においていすれのＣＰＵからもＤＭＡ設定を行うことが
できる。
理ＣＰＵを用いなくても、ＤＭＡ転送の排他制御を行う
ことができてＤＭＡの誤動作を防止し得る。又、ＤＭＡ
転送の処理速度の向上となるし、マルチＣＰＵシステム
においていすれのＣＰＵからもＤＭＡ設定を行うことが
できる。
【図１】請求項３及び請求項４記載の発明の原理ブロッ
ク図である。
ク図である。
【図２】請求項１及び請求項３記載の発明の一実施例を
示す図である。
示す図である。
【図３】請求項２及び請求項４記載の発明の一実施例を
示す図である。
示す図である。
【図４】従来のＤＭＡ転送機能を有するマルチＣＰＵシ
ステムの構成図である。
ステムの構成図である。
２ ＣＰＵユニット ４ ＤＭＡ設定手段 ６ ＤＭＡコントローラ ８ メモリ １０ 入出力装置 １２ 入出力制御ユニット １４ ＤＭＡ転送排他制御ビット設定部 １６ ＤＭＡ設定制御手段 ２２ ＤＳＲ ３１1 ＣＰＵユニット ３１n ＣＰＵユニット ３５ 入出力制御ユニット ３６ 入出力装置 ４０ ＤＭＡコントローラ
Claims (4)
- 【請求項１】 複数のＣＰＵユニットと入出力装置との
間でＤＭＡ転送の制御を行う入出力制御ユニットを有す
るマルチＣＰＵシステムのＤＭＡ転送方法において、 前記ＣＰＵユニットから入出力制御ユニットに対してＤ
ＭＡ設定を行うに際して、入出力制御ユニットのＤＭＡ
転送排他制御ビットを参照し、 該ＤＭＡ転送排他制御ビットが他のＣＰＵユニットによ
りＤＭＡ中に設定されているとき、前記ＤＭＡ転送排他
制御ビットを参照したＣＰＵユニットによるＤＭＡ設定
を待機させ、前記ＤＭＡ転送排他制御ビットが該ＤＭＡ
転送排他制御ビットを設定したＣＰＵユニットにより解
除され、ＤＭＡ転送中を示していないとき前記ＤＭＡ転
送排他制御ビットを参照したＣＰＵユニットによりＤＭ
Ａ設定を行なってＤＭＡ転送を開始することを特徴とす
るマルチＣＰＵシステムのＤＭＡ転送方法。 - 【請求項２】 請求項１記載のマルチＣＰＵシステムの
ＤＭＡ転送方法において、 前記入出力装置は複数であり、前記ＤＭＡ転送排他制御
ビットは、各入出力装置毎に設けられていることを特徴
とするマルチＣＰＵシステムのＤＭＡ転送方法。 - 【請求項３】 複数のＣＰＵユニットの各々に設けられ
たＤＭＡ設定手段と、該ＤＭＡ設定手段によるＤＭＡコ
ントローラへのＤＭＡ設定に応答して前記ＣＰＵユニッ
トのメモリと入出力装置との間でＤＭＡ転送の制御を行
う入出力制御ユニットを有するマルチＣＰＵシステムの
ＤＭＡ転送装置において、 前記入出力装置に設けられ、ＣＰＵによりＤＭＡ転送排
他制御ビットが設定、解除されるＤＭＡ転送排他制御ビ
ット設定部と、 前記ＣＰＵユニットに設けられ、前記ＤＭＡ転送排他制
御ビット設定部を参照し、そのＤＭＡ転送排他制御ビッ
トが他のＣＰＵユニットにより設定され、該他のＣＰＵ
ユニットによるＤＭＡ転送中にあることを示していると
き、前記ＤＭＡ転送排他制御ビット設定部を参照したＣ
ＰＵユニットによるＤＭＡ設定を待機させ、前記ＤＭＡ
転送排他制御ビットが該ＤＭＡ転送排他制御ビットを設
定したＣＰＵにより解除され、ＤＭＡ転送中を示してい
ないときＤＭＡ転送排他制御ビットを参照したＣＰＵに
よりＤＭＡ転送排他制御ビット設定部にＤＭＡ転送排他
制御ビットを設定して前記ＤＭＡ設定手段による前記Ｄ
ＭＡコントローラへのＤＭＡ設定を行わせるＤＭＡ設定
制御手段とを設けたことを特徴とするマルチＣＰＵシス
テムのＤＭＡ転送装置。 - 【請求項４】 請求項３記載のマルチＣＰＵシステムの
ＤＭＡ転送装置において、 前記入出力装置は複数であり、前記ＤＭＡコントローラ
及び前記ＤＭＡ転送排他制御ビット設定部は、各入出力
装置毎に設けられていることを特徴とするマルチＣＰＵ
システムのＤＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19864694A JPH0863422A (ja) | 1994-08-23 | 1994-08-23 | マルチｃｐｕシステムのｄｍａ転送方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19864694A JPH0863422A (ja) | 1994-08-23 | 1994-08-23 | マルチｃｐｕシステムのｄｍａ転送方法及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0863422A true JPH0863422A (ja) | 1996-03-08 |
Family
ID=16394681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19864694A Pending JPH0863422A (ja) | 1994-08-23 | 1994-08-23 | マルチｃｐｕシステムのｄｍａ転送方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0863422A (ja) |
-
1994
- 1994-08-23 JP JP19864694A patent/JPH0863422A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040113 Free format text: JAPANESE INTERMEDIATE CODE: A02 |