JPH0864774A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0864774A JPH0864774A JP19832594A JP19832594A JPH0864774A JP H0864774 A JPH0864774 A JP H0864774A JP 19832594 A JP19832594 A JP 19832594A JP 19832594 A JP19832594 A JP 19832594A JP H0864774 A JPH0864774 A JP H0864774A
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Abstract
(57)【要約】
【目的】 半導体集積回路装置の製造方法に関し、ｎ型
とｐ型の電界効果トランジスタに於けるしきい値電圧制
御を独立に、しかも、一回のプロセスで行う。 【構成】 基板２１に電子供給層２４を含むｎ型トラン
ジスタ部分構成用半導体層及び正孔供給層２８を含むｐ
型トランジスタ部分構成用半導体層を積層し、ｎ型トラ
ンジスタ部分形成予定領域上に在るｐ型トランジスタ部
分構成用半導体層を選択的に除去し、ｐ型トランジスタ
部分のゲート電極形成予定部分に開口３５Ｐをもち且つ
ｎ型トランジスタ部分のゲート電極形成予定部分に開口
３５Ｎをもつレジスト膜３５を形成し、フッ化水素酸と
過酸化水素水を混合した希釈水溶液とクエン酸水溶液と
過酸化水素水を混合した希釈水溶液を使い分けてｐ型ト
ランジスタ部分のしきい値電圧制御とｎ型トランジスタ
部分のしきい値電圧制御とを行う為のエッチングをレジ
スト膜３５を替えることなく相前後して実施する。
とｐ型の電界効果トランジスタに於けるしきい値電圧制
御を独立に、しかも、一回のプロセスで行う。 【構成】 基板２１に電子供給層２４を含むｎ型トラン
ジスタ部分構成用半導体層及び正孔供給層２８を含むｐ
型トランジスタ部分構成用半導体層を積層し、ｎ型トラ
ンジスタ部分形成予定領域上に在るｐ型トランジスタ部
分構成用半導体層を選択的に除去し、ｐ型トランジスタ
部分のゲート電極形成予定部分に開口３５Ｐをもち且つ
ｎ型トランジスタ部分のゲート電極形成予定部分に開口
３５Ｎをもつレジスト膜３５を形成し、フッ化水素酸と
過酸化水素水を混合した希釈水溶液とクエン酸水溶液と
過酸化水素水を混合した希釈水溶液を使い分けてｐ型ト
ランジスタ部分のしきい値電圧制御とｎ型トランジスタ
部分のしきい値電圧制御とを行う為のエッチングをレジ
スト膜３５を替えることなく相前後して実施する。
Description
【０００１】
【産業上の利用分野】本発明は、ｎ型電界効果トランジ
スタ（以下、ｎ型ＦＥＴ）及びｐ型電界効果トランジス
タ（以下、ｐ型ＦＥＴ）を同一半導体基板上に作り込む
半導体集積回路装置を製造するのに好適な方法に関す
る。
スタ（以下、ｎ型ＦＥＴ）及びｐ型電界効果トランジス
タ（以下、ｐ型ＦＥＴ）を同一半導体基板上に作り込む
半導体集積回路装置を製造するのに好適な方法に関す
る。
【０００２】現在、半導体集積回路装置の高速化及び低
消費電力化が進められていて、化合物半導体を用いたも
のに於いても、相補型回路の実現が希求されている。
消費電力化が進められていて、化合物半導体を用いたも
のに於いても、相補型回路の実現が希求されている。
【０００３】
【従来の技術】従来、相補型回路を形成するには、平坦
なウエハ上にイオン注入技術を適用することに依ってｎ
型ＦＥＴ及びｐ型ＦＥＴを形成したり、或いは、ｎ型Ｆ
ＥＴ用の半導体層とｐ型ＦＥＴ用の半導体層とを独立に
エピタキシャル成長させる二段構造などが実施されてい
る。
なウエハ上にイオン注入技術を適用することに依ってｎ
型ＦＥＴ及びｐ型ＦＥＴを形成したり、或いは、ｎ型Ｆ
ＥＴ用の半導体層とｐ型ＦＥＴ用の半導体層とを独立に
エピタキシャル成長させる二段構造などが実施されてい
る。
【０００４】
【発明が解決しようとする課題】イオン注入技術を適用
することに依ってｎ型ＦＥＴ及びｐ型ＦＥＴを形成する
方法では、ゲートをマスクとしてイオン注入するセルフ
・アライメント方式でオーミック・コンタクト領域を形
成しているのであるが、その注入した不純物を活性化す
る為の８００〔℃〕〜９００〔℃〕に及ぶ熱処理プロセ
ス時に不純物がゲート方向にも拡散してしまうので、制
御性良く短チャネルのＦＥＴを形成することが困難であ
る。
することに依ってｎ型ＦＥＴ及びｐ型ＦＥＴを形成する
方法では、ゲートをマスクとしてイオン注入するセルフ
・アライメント方式でオーミック・コンタクト領域を形
成しているのであるが、その注入した不純物を活性化す
る為の８００〔℃〕〜９００〔℃〕に及ぶ熱処理プロセ
ス時に不純物がゲート方向にも拡散してしまうので、制
御性良く短チャネルのＦＥＴを形成することが困難であ
る。
【０００５】また、ｎ型ＦＥＴ用の半導体層とｐ型ＦＥ
Ｔ用の半導体層とを独立にエピタキシャル成長させる二
段構造の場合、二つのしきい値電圧を独立に制御するこ
とが可能であるが、そのゲート電極形成プロセス、特
に、しきい値電圧を調整する為のプロセスはｎ型とｐ型
で二度必要である。
Ｔ用の半導体層とを独立にエピタキシャル成長させる二
段構造の場合、二つのしきい値電圧を独立に制御するこ
とが可能であるが、そのゲート電極形成プロセス、特
に、しきい値電圧を調整する為のプロセスはｎ型とｐ型
で二度必要である。
【０００６】本発明は、ｎ型とｐ型の二つの電界効果ト
ランジスタに於けるしきい値電圧を独立に制御すること
が可能であるにも拘わらず、それを一度のゲート電極形
成プロセスで実現できるようにする。
ランジスタに於けるしきい値電圧を独立に制御すること
が可能であるにも拘わらず、それを一度のゲート電極形
成プロセスで実現できるようにする。
【０００７】
【課題を解決するための手段】図１は本発明の原理を説
明する為の工程要所に於ける相補型回路をなす半導体集
積回路装置を表す要部切断側面図である。
明する為の工程要所に於ける相補型回路をなす半導体集
積回路装置を表す要部切断側面図である。
【０００８】図に於いて、１は基板、２はバッファ層、
３はチャネル層、４はキャリヤ供給層（即ち、ゲート電
極コンタクト層）、５はキャップ層、６はソース、７は
ドレイン、８はバッファ層、９はチャネル層、１０はキ
ャリヤ供給層（即ち、ゲート電極コンタクト層）、１１
はキャップ層、１２はソース、１３はドレイン、１４は
素子間分離領域、１５はレジスト膜、４Ａはゲート・リ
セス、１０Ａはゲート・リセス、１６及び１７はゲート
電極をそれぞれ示している。
３はチャネル層、４はキャリヤ供給層（即ち、ゲート電
極コンタクト層）、５はキャップ層、６はソース、７は
ドレイン、８はバッファ層、９はチャネル層、１０はキ
ャリヤ供給層（即ち、ゲート電極コンタクト層）、１１
はキャップ層、１２はソース、１３はドレイン、１４は
素子間分離領域、１５はレジスト膜、４Ａはゲート・リ
セス、１０Ａはゲート・リセス、１６及び１７はゲート
電極をそれぞれ示している。
【０００９】図示の半導体集積回路装置に於いて、素子
間分離領域１４を間にして右側はｎ型トランジスタ部分
であり、また、左側はｐ型トランジスタ部分である。
間分離領域１４を間にして右側はｎ型トランジスタ部分
であり、また、左側はｐ型トランジスタ部分である。
【００１０】ｐ型トランジスタ部分に於けるゲート電極
１６の直下には、ある材料Ａからなるキャリヤ供給層１
０が存在し、また、ｎ型トランジスタ部分に於けるゲー
ト電極１７の直下には、ある材料Ｂからなるキャリヤ供
給層４が存在する。
１６の直下には、ある材料Ａからなるキャリヤ供給層１
０が存在し、また、ｎ型トランジスタ部分に於けるゲー
ト電極１７の直下には、ある材料Ｂからなるキャリヤ供
給層４が存在する。
【００１１】図示の半導体集積回路装置に於けるゲート
部分を作製するには、ゲート電極形成用開口をもつレジ
スト膜１５を形成し、まず、キャップ層１１及び材料Ａ
からなるキャリヤ供給層１０の一部を選択的にエッチン
グし、ソース１２及びドレイン１３間に流れる電流を測
定しつつ、ゲート・リセス１０Ａを形成してｐ型トラン
ジスタ部分のしきい値電圧を制御する。
部分を作製するには、ゲート電極形成用開口をもつレジ
スト膜１５を形成し、まず、キャップ層１１及び材料Ａ
からなるキャリヤ供給層１０の一部を選択的にエッチン
グし、ソース１２及びドレイン１３間に流れる電流を測
定しつつ、ゲート・リセス１０Ａを形成してｐ型トラン
ジスタ部分のしきい値電圧を制御する。
【００１２】次に、キャップ層５及び材料Ｂからなるキ
ャリヤ供給層４の一部を選択的にエッチングし、ソース
６及びドレイン７間に流れる電流を測定しつつ、ゲート
・リセス４Ａを形成してｎ型トランジスタ部分のしきい
値電圧を制御する。
ャリヤ供給層４の一部を選択的にエッチングし、ソース
６及びドレイン７間に流れる電流を測定しつつ、ゲート
・リセス４Ａを形成してｎ型トランジスタ部分のしきい
値電圧を制御する。
【００１３】その後、ｐ型トランジスタ部分に於けるゲ
ート電極１６及びｎ型トランジスタ部分に於けるゲート
電極１７を形成して完成する。
ート電極１６及びｎ型トランジスタ部分に於けるゲート
電極１７を形成して完成する。
【００１４】前記したところから明らかなように、本発
明に依る半導体集積回路装置の製造方法に於いては、 （１）同一基板（例えば基板２１）上に一導電型トラン
ジスタ部分（例えばｎ型トランジスタ部分）のゲート電
極コンタクト層（例えば電子供給層２４）を含む一導電
型トランジスタ部分構成用の所要半導体層（例えばバッ
ファ層２２、チャネル層２３、電子供給層２４、キャッ
プ層２５など）及び反対導電型トランジスタ部分（例え
ばｐ型トランジスタ部分）のゲート電極コンタクト層
（例えば正孔供給層２８）を含む反対導電型トランジス
タ部分構成用の所要半導体層（例えばバッファ層２６、
チャネル層２７、正孔供給層２８、キャップ層２９な
ど）を積層形成する工程と、次いで、一導電型トランジ
スタ部分形成予定領域上に在る前記反対導電型トランジ
スタ部分構成用の所要半導体層を除去して前記一導電型
トランジスタ部分構成用の所要半導体層表面を選択的に
露出させる工程と、次いで、前記反対導電型トランジス
タ部分のゲート電極形成予定部分に開口（例えば開口３
５Ｐ）を有すると共に前記一導電型トランジスタ部分の
ゲート電極形成予定部分に開口（例えば開口３５Ｎ）を
有するレジスト膜（例えばレジスト膜３５）を形成する
工程と、次いで、前記反対導電型トランジスタ部分のゲ
ート電極コンタクト層に対するエッチング・レートが高
く且つ前記一導電型トランジスタ部分のゲート電極コン
タクト層に対するエッチング・レートが低いエッチャン
ト（例えばフッ化水素酸と過酸化水素水を混合した希釈
水溶液）並びに前記一導電型トランジスタ部分のゲート
電極コンタクト層に対するエッチング・レートが高く且
つ前記反対導電型トランジスタ部分のゲート電極コンタ
クト層に対するエッチング・レートが低いエッチャント
（例えばクエン酸水溶液と過酸化水素水を混合した希釈
水溶液）をそれぞれ使い分けて前記反対導電型トランジ
スタ部分のしきい値電圧制御と前記一導電型トランジス
タ部分のしきい値電圧制御とを行う為の前記各ゲート電
極コンタクト層のエッチングをマスクである前記レジス
ト膜を替えることなく相前後して実施する工程とが含ま
れてなることを特徴とするか、又は、
明に依る半導体集積回路装置の製造方法に於いては、 （１）同一基板（例えば基板２１）上に一導電型トラン
ジスタ部分（例えばｎ型トランジスタ部分）のゲート電
極コンタクト層（例えば電子供給層２４）を含む一導電
型トランジスタ部分構成用の所要半導体層（例えばバッ
ファ層２２、チャネル層２３、電子供給層２４、キャッ
プ層２５など）及び反対導電型トランジスタ部分（例え
ばｐ型トランジスタ部分）のゲート電極コンタクト層
（例えば正孔供給層２８）を含む反対導電型トランジス
タ部分構成用の所要半導体層（例えばバッファ層２６、
チャネル層２７、正孔供給層２８、キャップ層２９な
ど）を積層形成する工程と、次いで、一導電型トランジ
スタ部分形成予定領域上に在る前記反対導電型トランジ
スタ部分構成用の所要半導体層を除去して前記一導電型
トランジスタ部分構成用の所要半導体層表面を選択的に
露出させる工程と、次いで、前記反対導電型トランジス
タ部分のゲート電極形成予定部分に開口（例えば開口３
５Ｐ）を有すると共に前記一導電型トランジスタ部分の
ゲート電極形成予定部分に開口（例えば開口３５Ｎ）を
有するレジスト膜（例えばレジスト膜３５）を形成する
工程と、次いで、前記反対導電型トランジスタ部分のゲ
ート電極コンタクト層に対するエッチング・レートが高
く且つ前記一導電型トランジスタ部分のゲート電極コン
タクト層に対するエッチング・レートが低いエッチャン
ト（例えばフッ化水素酸と過酸化水素水を混合した希釈
水溶液）並びに前記一導電型トランジスタ部分のゲート
電極コンタクト層に対するエッチング・レートが高く且
つ前記反対導電型トランジスタ部分のゲート電極コンタ
クト層に対するエッチング・レートが低いエッチャント
（例えばクエン酸水溶液と過酸化水素水を混合した希釈
水溶液）をそれぞれ使い分けて前記反対導電型トランジ
スタ部分のしきい値電圧制御と前記一導電型トランジス
タ部分のしきい値電圧制御とを行う為の前記各ゲート電
極コンタクト層のエッチングをマスクである前記レジス
ト膜を替えることなく相前後して実施する工程とが含ま
れてなることを特徴とするか、又は、
【００１５】（２）前記（１）に於いて、一導電型トラ
ンジスタ部分に於けるゲート電極コンタクト層を構成す
る材料がＡｌx Ｇａ1-x Ａｓ（ｘ≦０．５）であると共
に反対導電型トランジスタ部分に於けるゲート電極コン
タクト層を構成する材料がＡｌx Ｇａ1-x Ａｓ（ｘ≧
０．７５）であって且つＡｌx Ｇａ1-x Ａｓ（ｘ≦０．
５）に対するエッチング液がフッ化水素酸と過酸化水素
水の混合液であると共にＡｌxＧａ1-x Ａｓ（ｘ≧０．
７５）に対するエッチング液がクエン酸水溶液と過酸化
水素水の混合液であることを特徴とする。
ンジスタ部分に於けるゲート電極コンタクト層を構成す
る材料がＡｌx Ｇａ1-x Ａｓ（ｘ≦０．５）であると共
に反対導電型トランジスタ部分に於けるゲート電極コン
タクト層を構成する材料がＡｌx Ｇａ1-x Ａｓ（ｘ≧
０．７５）であって且つＡｌx Ｇａ1-x Ａｓ（ｘ≦０．
５）に対するエッチング液がフッ化水素酸と過酸化水素
水の混合液であると共にＡｌxＧａ1-x Ａｓ（ｘ≧０．
７５）に対するエッチング液がクエン酸水溶液と過酸化
水素水の混合液であることを特徴とする。
【００１６】
【作用】前記手段を採ることに依り、ｐ型トランジスタ
部分のしきい値電圧とｎ型トランジスタ部分のしきい値
電圧とを独立して制御することが可能でありながら、ゲ
ートの形成プロセスは一回で済ませることができ、従っ
て、相補型回路を簡単、且つ、短い工程で製造すること
ができる。
部分のしきい値電圧とｎ型トランジスタ部分のしきい値
電圧とを独立して制御することが可能でありながら、ゲ
ートの形成プロセスは一回で済ませることができ、従っ
て、相補型回路を簡単、且つ、短い工程で製造すること
ができる。
【００１７】
【実施例】図２及び図３は本発明一実施例の工程を解説
する為の工程要所に於ける半導体集積回路装置（相補回
路）を表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。
する為の工程要所に於ける半導体集積回路装置（相補回
路）を表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。
【００１８】図２（Ａ）参照 ２（Ａ）−１ 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用して、基板２
１上にバッファ層２２、チャネル層２３、電子供給層
（ゲート電極コンタクト層）２４、キャップ層２５、バ
ッファ層２６、チャネル層２７、正孔供給層（ゲート電
極コンタクト層）２８、キャップ層２９を形成する。
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用して、基板２
１上にバッファ層２２、チャネル層２３、電子供給層
（ゲート電極コンタクト層）２４、キャップ層２５、バ
ッファ層２６、チャネル層２７、正孔供給層（ゲート電
極コンタクト層）２８、キャップ層２９を形成する。
【００１９】尚、バッファ層２２、チャネル層２３、電
子供給層２４、キャップ層２５はｎ型トランジスタ部分
を形成する為の構成要素、また、バッファ層２６、チャ
ネル層２７、正孔供給層２８、キャップ層２９はｐ型ト
ランジスタ部分を形成する為の構成要素である。
子供給層２４、キャップ層２５はｎ型トランジスタ部分
を形成する為の構成要素、また、バッファ層２６、チャ
ネル層２７、正孔供給層２８、キャップ層２９はｐ型ト
ランジスタ部分を形成する為の構成要素である。
【００２０】ここで、各部分に関する主要なデータを挙
げると次の通りである。 基板２１について 材料：半絶縁性ＧａＡｓ バッファ層２２について 材料：アンドープＧａＡｓ 厚さ：２０００〔Å〕 チャネル層２３について 材料：アンドープＩｎＧａＡｓ 厚さ：１４０〔Å〕 電子供給層２４について 材料：ｎ−Ａｌx Ｇａ1-x Ａｓ ｘ値：０．５ 不純物濃度：２×１０18〔cm-3〕 厚さ：４００〔Å〕
げると次の通りである。 基板２１について 材料：半絶縁性ＧａＡｓ バッファ層２２について 材料：アンドープＧａＡｓ 厚さ：２０００〔Å〕 チャネル層２３について 材料：アンドープＩｎＧａＡｓ 厚さ：１４０〔Å〕 電子供給層２４について 材料：ｎ−Ａｌx Ｇａ1-x Ａｓ ｘ値：０．５ 不純物濃度：２×１０18〔cm-3〕 厚さ：４００〔Å〕
【００２１】尚、この場合、ｘ値を０．５とした理由
は、電子供給層として適正に動作すると共にエッチング
に対しても適切な効果を示す値であることに依る。
は、電子供給層として適正に動作すると共にエッチング
に対しても適切な効果を示す値であることに依る。
【００２２】 キャップ層２５について 材料：ｎ−ＧａＡｓ 不純物濃度：２×１０18〔cm-3〕 厚さ：５００〔Å〕 バッファ層２６について 材料：アンドープＧａＡｓ 厚さ：２０００〔Å〕 チャネル層２７について 材料：アンドープＩｎＧａＡｓ 厚さ：１４０〔Å〕 正孔供給層２８について 材料：ｐ−Ａｌx Ｇａ1-x Ａｓ ｘ値：０．７５ 不純物濃度：２×１０18〔cm-3〕 厚さ：３００〔Å〕
【００２３】尚、この場合、ｘ値を０．７５とした理由
は、正孔供給層として適正に動作すると共にエッチング
に対しても適切な効果を示す値であることに依る。
は、正孔供給層として適正に動作すると共にエッチング
に対しても適切な効果を示す値であることに依る。
【００２４】 キャップ層２９について 材料：ｐ−ＧａＡｓ 不純物濃度：２×１０19〔cm-3〕 厚さ：５００〔Å〕
【００２５】２（Ａ）−２ イオン注入法を適用することに依り、ｐ型トランジスタ
部分とｎ型トランジスタ部分との境界及びその近傍に酸
素イオンを注入し、素子間分離領域３０を形成する。
部分とｎ型トランジスタ部分との境界及びその近傍に酸
素イオンを注入し、素子間分離領域３０を形成する。
【００２６】２（Ａ）−３ リソグラフィ技術に於けるレジスト・プロセス、及び、
ウエット・エッチング法を適用することに依り、ｎ型ト
ランジスタ部分に於けるキャップ層２９、正孔供給層２
８、チャネル層２７、バッファ層２６を除去してキャッ
プ層２５を表出させる。
ウエット・エッチング法を適用することに依り、ｎ型ト
ランジスタ部分に於けるキャップ層２９、正孔供給層２
８、チャネル層２７、バッファ層２６を除去してキャッ
プ層２５を表出させる。
【００２７】２（Ａ）−４ 二回に亙り、リソグラフィ技術に於けるレジスト・プロ
セス、真空蒸着法、リフト・オフ法を適用することに依
り、ｎ型トランジスタ部分に於けるソース電極３１とド
レイン電極３２、並びに、ｐ型トランジスタ部分に於け
るソース電極３３とドレイン電極３４を形成する。
セス、真空蒸着法、リフト・オフ法を適用することに依
り、ｎ型トランジスタ部分に於けるソース電極３１とド
レイン電極３２、並びに、ｐ型トランジスタ部分に於け
るソース電極３３とドレイン電極３４を形成する。
【００２８】尚、ｎ型トランジスタ部分に於けるソース
電極３１及びドレイン電極３２はＡｕＧｅ／Ａｕで、ま
た、ｐ型トランジスタ部分に於けるソース電極３３及び
ドレイン電極３４はＡｕＺｎ／Ａｕでそれぞれ形成す
る。
電極３１及びドレイン電極３２はＡｕＧｅ／Ａｕで、ま
た、ｐ型トランジスタ部分に於けるソース電極３３及び
ドレイン電極３４はＡｕＺｎ／Ａｕでそれぞれ形成す
る。
【００２９】図２（Ｂ）参照 ２（Ｂ）−１ リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ｎ型トランジスタ部分に於けるゲート電
極形成予定部分及びｐ型トランジスタ部分に於けるゲー
ト電極形成予定部分に開口３５Ｎ及び開口３５Ｐを有す
るレジスト膜３５を形成する。
ることに依り、ｎ型トランジスタ部分に於けるゲート電
極形成予定部分及びｐ型トランジスタ部分に於けるゲー
ト電極形成予定部分に開口３５Ｎ及び開口３５Ｐを有す
るレジスト膜３５を形成する。
【００３０】２（Ｂ）−２ フッ化水素酸と過酸化水素水を混合した希釈水溶液（Ｈ
Ｆ：Ｈ2 Ｏ2 ：Ｈ2Ｏ＝５：８４：２６３５０）をエッ
チャントとするウエット・エッチング法を適用すること
に依り、ｐ型トランジスタ部分に於ける開口３５Ｐ内に
表出されているキャップ層２９及び正孔供給層２８のエ
ッチングを行ってｐ型トランジスタ部分のしきい値電圧
制御を行う。
Ｆ：Ｈ2 Ｏ2 ：Ｈ2Ｏ＝５：８４：２６３５０）をエッ
チャントとするウエット・エッチング法を適用すること
に依り、ｐ型トランジスタ部分に於ける開口３５Ｐ内に
表出されているキャップ層２９及び正孔供給層２８のエ
ッチングを行ってｐ型トランジスタ部分のしきい値電圧
制御を行う。
【００３１】この場合に於けるＧａＡｓのエッチング速
度は約１８０〔Å／分〕、ＡｌxＧａ1-x Ａｓ（ｘ＝
０．５）のエッチング速度は約２４０〔Å／分〕、Ａｌ
xＧａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は約
４２０〔Å／分〕であることから、この際、ｎ型トラン
ジスタ部分に於ける開口３５Ｎ内に表出されているキャ
ップ層２５はキャップ層２９と同様にエッチングされる
が、電子供給層２４はｐ型トランジスタ部分のしきい値
電圧制御が終了するまでに若干エッチングされる程度で
ある。
度は約１８０〔Å／分〕、ＡｌxＧａ1-x Ａｓ（ｘ＝
０．５）のエッチング速度は約２４０〔Å／分〕、Ａｌ
xＧａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は約
４２０〔Å／分〕であることから、この際、ｎ型トラン
ジスタ部分に於ける開口３５Ｎ内に表出されているキャ
ップ層２５はキャップ層２９と同様にエッチングされる
が、電子供給層２４はｐ型トランジスタ部分のしきい値
電圧制御が終了するまでに若干エッチングされる程度で
ある。
【００３２】図３（Ａ）参照 ３（Ａ）−１ クエン酸水溶液と過酸化水素水を混合した希釈水溶液
（クエン酸（５０％）：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝５：１：
６）をエッチャントとするウエット・エッチング法を適
用することに依り、ｎ型トランジスタ部分に於ける開口
３５Ｎ内に表出されている電子供給層２４のエッチング
を行ってｎ型トランジスタ部分のしきい値電圧制御を行
う。
（クエン酸（５０％）：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝５：１：
６）をエッチャントとするウエット・エッチング法を適
用することに依り、ｎ型トランジスタ部分に於ける開口
３５Ｎ内に表出されている電子供給層２４のエッチング
を行ってｎ型トランジスタ部分のしきい値電圧制御を行
う。
【００３３】この場合に於けるＧａＡｓのエッチング速
度は約１８００〔Å／分〕、Ａｌx Ｇａ1-x Ａｓ（ｘ＝
０．５）のエッチング速度は約１３５０〔Å／分〕、Ａ
ｌx Ｇａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は
約０〔Å／分〕であることから、この際、ｐ型トランジ
スタ部分に於ける開口３５Ｐ内に表出されている正孔供
給層２８はｎ型トランジスタ部分のしきい値電圧制御が
終了するまでに殆どエッチングされない。従って、ｐ型
トランジスタ部分のしきい値電圧は変化せず、ｎ型トラ
ンジスタ部分のしきい値電圧のみが変化する。
度は約１８００〔Å／分〕、Ａｌx Ｇａ1-x Ａｓ（ｘ＝
０．５）のエッチング速度は約１３５０〔Å／分〕、Ａ
ｌx Ｇａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は
約０〔Å／分〕であることから、この際、ｐ型トランジ
スタ部分に於ける開口３５Ｐ内に表出されている正孔供
給層２８はｎ型トランジスタ部分のしきい値電圧制御が
終了するまでに殆どエッチングされない。従って、ｐ型
トランジスタ部分のしきい値電圧は変化せず、ｎ型トラ
ンジスタ部分のしきい値電圧のみが変化する。
【００３４】図３（Ｂ）参照 ３（Ｂ）−１ しきい値電圧制御のエッチング・マスクとして用いたレ
ジスト膜３５を残したまま、真空蒸着法、リフト・オフ
法を適用することに依り、例えばＡｌからなるｎ型トラ
ンジスタ部分のゲート電極３６及びｐ型トランジスタ部
分のゲート電極３７を形成する。
ジスト膜３５を残したまま、真空蒸着法、リフト・オフ
法を適用することに依り、例えばＡｌからなるｎ型トラ
ンジスタ部分のゲート電極３６及びｐ型トランジスタ部
分のゲート電極３７を形成する。
【００３５】本発明では、Ａｌx Ｇａ1-x Ａｓに対する
エッチング液として、ｘ値の如何でエッチング・レート
が変化するクエン酸水溶液と過酸化水素水を混合した希
釈水溶液を用いることが重要であることから、ここで、
その特性を説明する。
エッチング液として、ｘ値の如何でエッチング・レート
が変化するクエン酸水溶液と過酸化水素水を混合した希
釈水溶液を用いることが重要であることから、ここで、
その特性を説明する。
【００３６】図４はクエン酸（５０％）：Ｈ2 Ｏ2 ：Ｈ
2 Ｏ＝５：１：６のエッチング特性を説明する為の線図
であり、横軸にはＡｌx Ｇａ1-x Ａｓに於けるｘ値を、
そして、縦軸にはエッチング・レート〔Å／分〕をそれ
ぞれ採ってある。
2 Ｏ＝５：１：６のエッチング特性を説明する為の線図
であり、横軸にはＡｌx Ｇａ1-x Ａｓに於けるｘ値を、
そして、縦軸にはエッチング・レート〔Å／分〕をそれ
ぞれ採ってある。
【００３７】図からすると、ｘ＝０．５では、エッチン
グ・レートが約１３５０〔Å／分〕であり、また、ｘ＝
０．７５では、エッチングレートが約０〔Å／分〕であ
ることが看取される。
グ・レートが約１３５０〔Å／分〕であり、また、ｘ＝
０．７５では、エッチングレートが約０〔Å／分〕であ
ることが看取される。
【００３８】本発明では、前記実施例に限られることな
く、特許請求の範囲に記載した発明の構成要件を逸脱す
ることなく、多くの改変を実現することができる。
く、特許請求の範囲に記載した発明の構成要件を逸脱す
ることなく、多くの改変を実現することができる。
【００３９】例えば、前記実施例では、ｎ型トランジス
タ部分に於ける電子供給層２４の材料としてｎ−Ａｌx
Ｇａ1-x Ａｓ（ｘ＝０．５）を用いたが、これをｎ−Ａ
ｌxＧａ1-x Ａｓ（ｘ＝０．３）に代替しても良い。
タ部分に於ける電子供給層２４の材料としてｎ−Ａｌx
Ｇａ1-x Ａｓ（ｘ＝０．５）を用いたが、これをｎ−Ａ
ｌxＧａ1-x Ａｓ（ｘ＝０．３）に代替しても良い。
【００４０】勿論、この場合には、ｎ型トランジスタ部
分のしきい値電圧制御の為のエッチング液を変更するこ
とが必要であり、例えばクエン酸水溶液と過酸化水素水
を混合した水溶液（クエン酸（５０％）：Ｈ2 Ｏ2 ＝１
５：１）を用いる。
分のしきい値電圧制御の為のエッチング液を変更するこ
とが必要であり、例えばクエン酸水溶液と過酸化水素水
を混合した水溶液（クエン酸（５０％）：Ｈ2 Ｏ2 ＝１
５：１）を用いる。
【００４１】この場合に於けるＧａＡｓのエッチング速
度は約１５００〔Å／分〕、ＡｌxＧａ1-x Ａｓ（ｘ＝
０．３）のエッチング速度は約１２００〔Å／分〕、Ａ
ｌxＧａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は
約０〔Å／分〕であることから、この際、ｐ型トランジ
スタ部分に於ける開口３５Ｐ内に表出されている正孔供
給層２８はｎ型トランジスタ部分のしきい値電圧制御が
終了するまでに殆どエッチングされない。従って、ｐ型
トランジスタ部分のしきい値電圧は変化せず、ｎ型トラ
ンジスタ部分のしきい値電圧のみが変化する。
度は約１５００〔Å／分〕、ＡｌxＧａ1-x Ａｓ（ｘ＝
０．３）のエッチング速度は約１２００〔Å／分〕、Ａ
ｌxＧａ1-x Ａｓ（ｘ＝０．７５）のエッチング速度は
約０〔Å／分〕であることから、この際、ｐ型トランジ
スタ部分に於ける開口３５Ｐ内に表出されている正孔供
給層２８はｎ型トランジスタ部分のしきい値電圧制御が
終了するまでに殆どエッチングされない。従って、ｐ型
トランジスタ部分のしきい値電圧は変化せず、ｎ型トラ
ンジスタ部分のしきい値電圧のみが変化する。
【００４２】また、ゲート電極３６或いは３７がコンタ
クトする半導体層はアンドープであっても良い。
クトする半導体層はアンドープであっても良い。
【００４３】
【発明の効果】本発明に依る半導体集積回路装置の製造
方法に於いては、同一基板上に一導電型トランジスタ部
分のゲート電極コンタクト層を含む一導電型トランジス
タ部分構成用の所要半導体層及び反対導電型トランジス
タ部分のゲート電極コンタクト層を含む反対導電型トラ
ンジスタ部分構成用の所要半導体層を積層形成し、一導
電型トランジスタ部分形成予定領域上に在る反対導電型
トランジスタ部分構成用の所要半導体層を除去して一導
電型トランジスタ部分構成用の所要半導体層表面を選択
的に露出させ、反対導電型トランジスタ部分のゲート電
極形成予定部分に開口を有すると共に一導電型トランジ
スタ部分のゲート電極形成予定部分に開口を有するレジ
スト膜を形成し、反対導電型トランジスタ部分のゲート
電極コンタクト層に対するエッチング・レートが高く且
つ一導電型トランジスタ部分のゲート電極コンタクト層
に対するエッチング・レートが低いエッチャント並びに
一導電型トランジスタ部分のゲート電極コンタクト層に
対するエッチング・レートが高く且つ反対導電型トラン
ジスタ部分のゲート電極コンタクト層に対するエッチン
グ・レートが低いエッチャントをそれぞれ使い分けて反
対導電型トランジスタ部分のしきい値電圧制御と一導電
型トランジスタ部分のしきい値電圧制御とを行う為の各
ゲート電極コンタクト層のエッチングをマスクであるレ
ジスト膜を替えることなく相前後して実施する。
方法に於いては、同一基板上に一導電型トランジスタ部
分のゲート電極コンタクト層を含む一導電型トランジス
タ部分構成用の所要半導体層及び反対導電型トランジス
タ部分のゲート電極コンタクト層を含む反対導電型トラ
ンジスタ部分構成用の所要半導体層を積層形成し、一導
電型トランジスタ部分形成予定領域上に在る反対導電型
トランジスタ部分構成用の所要半導体層を除去して一導
電型トランジスタ部分構成用の所要半導体層表面を選択
的に露出させ、反対導電型トランジスタ部分のゲート電
極形成予定部分に開口を有すると共に一導電型トランジ
スタ部分のゲート電極形成予定部分に開口を有するレジ
スト膜を形成し、反対導電型トランジスタ部分のゲート
電極コンタクト層に対するエッチング・レートが高く且
つ一導電型トランジスタ部分のゲート電極コンタクト層
に対するエッチング・レートが低いエッチャント並びに
一導電型トランジスタ部分のゲート電極コンタクト層に
対するエッチング・レートが高く且つ反対導電型トラン
ジスタ部分のゲート電極コンタクト層に対するエッチン
グ・レートが低いエッチャントをそれぞれ使い分けて反
対導電型トランジスタ部分のしきい値電圧制御と一導電
型トランジスタ部分のしきい値電圧制御とを行う為の各
ゲート電極コンタクト層のエッチングをマスクであるレ
ジスト膜を替えることなく相前後して実施する。
【００４４】前記構成を採ることに依り、ｐ型トランジ
スタ部分のしきい値電圧とｎ型トランジスタ部分のしき
い値電圧とを独立して制御することが可能でありなが
ら、ゲートの形成プロセスは一回で済ませることがで
き、従って、相補型回路を簡単、且つ、短い工程で製造
することができる。
スタ部分のしきい値電圧とｎ型トランジスタ部分のしき
い値電圧とを独立して制御することが可能でありなが
ら、ゲートの形成プロセスは一回で済ませることがで
き、従って、相補型回路を簡単、且つ、短い工程で製造
することができる。
【図１】本発明の原理を説明する為の工程要所に於ける
相補型回路をなす半導体集積回路装置を表す要部切断側
面図である。
相補型回路をなす半導体集積回路装置を表す要部切断側
面図である。
【図２】本発明一実施例の工程を解説する為の工程要所
に於ける半導体集積回路装置を表す要部切断側面図であ
る。
に於ける半導体集積回路装置を表す要部切断側面図であ
る。
【図３】本発明一実施例の工程を解説する為の工程要所
に於ける半導体集積回路装置を表す要部切断側面図であ
る。
に於ける半導体集積回路装置を表す要部切断側面図であ
る。
【図４】クエン酸（５０％）：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝５：
１：６のエッチング特性を説明する為の線図である。
１：６のエッチング特性を説明する為の線図である。
２１ 基板 ２２ バッファ層 ２３ チャネル層 ２４ 電子供給層（ゲート電極コンタクト層） ２５ キャップ層 ２６ バッファ層 ２７ チャネル層 ２８ 正孔供給層（ゲート電極コンタクト層） ２９ キャップ層 ３０ 素子間分離領域 ３１ ソース電極 ３２ ドレイン電極 ３３ ソース電極 ３４ ドレイン電極 ３５ レジスト膜 ３５Ｎ 開口 ３５Ｐ 開口 ３６ ゲート電極 ３７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】同一基板上に一導電型トランジスタ部分の
ゲート電極コンタクト層を含む一導電型トランジスタ部
分構成用の所要半導体層及び反対導電型トランジスタ部
分のゲート電極コンタクト層を含む反対導電型トランジ
スタ部分構成用の所要半導体層を積層形成する工程と、 次いで、一導電型トランジスタ部分形成予定領域上に在
る前記反対導電型トランジスタ部分構成用の所要半導体
層を除去して前記一導電型トランジスタ部分構成用の所
要半導体層表面を選択的に露出させる工程と、 次いで、前記反対導電型トランジスタ部分のゲート電極
形成予定部分に開口を有すると共に前記一導電型トラン
ジスタ部分のゲート電極形成予定部分に開口を有するレ
ジスト膜を形成する工程と、 次いで、前記反対導電型トランジスタ部分のゲート電極
コンタクト層に対するエッチング・レートが高く且つ前
記一導電型トランジスタ部分のゲート電極コンタクト層
に対するエッチング・レートが低いエッチャント並びに
前記一導電型トランジスタ部分のゲート電極コンタクト
層に対するエッチング・レートが高く且つ前記反対導電
型トランジスタ部分のゲート電極コンタクト層に対する
エッチング・レートが低いエッチャントをそれぞれ使い
分けて前記反対導電型トランジスタ部分のしきい値電圧
制御と前記一導電型トランジスタ部分のしきい値電圧制
御とを行う為の前記各ゲート電極コンタクト層のエッチ
ングをマスクである前記レジスト膜を替えることなく相
前後して実施する工程とが含まれてなることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２】一導電型トランジスタ部分に於けるゲート
電極コンタクト層を構成する材料がＡｌx Ｇａ1-x Ａｓ
（ｘ≦０．５）であると共に反対導電型トランジスタ部
分に於けるゲート電極コンタクト層を構成する材料がＡ
ｌx Ｇａ1-x Ａｓ（ｘ≧０．７５）であって且つＡｌx
Ｇａ1-x Ａｓ（ｘ≦０．５）に対するエッチング液がフ
ッ化水素酸及び過酸化水素水の混合液であると共にＡｌ
x Ｇａ1-x Ａｓ（ｘ≧０．７５）に対するエッチング液
がクエン酸水溶液及び過酸化水素水の混合液であること
を特徴とする請求項１記載の半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19832594A JPH0864774A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19832594A JPH0864774A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864774A true JPH0864774A (ja) | 1996-03-08 |
Family
ID=16389236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19832594A Withdrawn JPH0864774A (ja) | 1994-08-23 | 1994-08-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110014090A (ko) * | 2009-08-03 | 2011-02-10 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 |
-
1994
- 1994-08-23 JP JP19832594A patent/JPH0864774A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110014090A (ko) * | 2009-08-03 | 2011-02-10 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2011192952A (ja) * | 2009-08-03 | 2011-09-29 | Sony Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |