JPS5946109B2 - 絶縁ゲ−ト電界効果トランジスタの製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタの製造方法Info
- Publication number
- JPS5946109B2 JPS5946109B2 JP51151942A JP15194276A JPS5946109B2 JP S5946109 B2 JPS5946109 B2 JP S5946109B2 JP 51151942 A JP51151942 A JP 51151942A JP 15194276 A JP15194276 A JP 15194276A JP S5946109 B2 JPS5946109 B2 JP S5946109B2
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- mask
- impurity concentration
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Description
【発明の詳細な説明】
この発明は半導体絶縁ゲート電界効果トランジスタの製
造方法に関する。
造方法に関する。
従来から化合物半導体を材料とした絶縁ゲート電界効果
トランジスタは移動度がＳｉに比べて大きな材料が多く
あること、バンドギャップが大きい材料を選べぱＳｉよ
り高温で動作可能な素子が作成できることなど、優れた
点を指摘されながら、化合物半導体に関するテクノロジ
ーが未だ乏しい現状であつたため、製作例は極めて少な
かつた。
トランジスタは移動度がＳｉに比べて大きな材料が多く
あること、バンドギャップが大きい材料を選べぱＳｉよ
り高温で動作可能な素子が作成できることなど、優れた
点を指摘されながら、化合物半導体に関するテクノロジ
ーが未だ乏しい現状であつたため、製作例は極めて少な
かつた。
この様な中にあつて、１９７４年に発行されたＳｏｌｉ
ｄＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓのＶｏｌ１Ｔの第
７５１頁〜７５９頁、また１９７６年に発行されたＥｌ
ｅｃｔｒｏｎｉｃｓｌｅｔｔｅｒｓのＶｏｌ１２の第５
３頁〜５４頁にＧａＡｓＭＯＳＦＥＴが発表されている
。しカル両者ともソース部、ドレイン部には拡散に伴う
素子製造上の問題点を避けるためと思われるが、Ｓｎ及
びＡｇによる合金接合を用いており、良好な特性が得ら
れているとは言えない。又、前記Ｅｌｅｃｔｒｏｎｉｃ
ｓＬｅｔｔｅｒｓにはＰ−層上にエピタキシャル結晶成
長法によりｎ１層を成長させ、この層をソース部、ドレ
イン部として用いることにより、上記の欠点を克服して
いるが、文献の中にもある様に、この製造では３回のマ
スク合わせ工程が必要となり、製法上いちぢるしく歩留
りが低下する。さらに今まで考え出されて来た様な方法
ではＧａＡｓ材料など、化合物半導体のもつ、高移動度
特性にもかかわらず、ゲートの微細化が困難なため高周
波、高速動作させることは不加能に近かつた。この発明
は、上記した点に鑑みなされたもので、半導体材料を用
いた、絶縁ゲート電界効果トランジスタの製造方法を提
供するにある。
ｄＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓのＶｏｌ１Ｔの第
７５１頁〜７５９頁、また１９７６年に発行されたＥｌ
ｅｃｔｒｏｎｉｃｓｌｅｔｔｅｒｓのＶｏｌ１２の第５
３頁〜５４頁にＧａＡｓＭＯＳＦＥＴが発表されている
。しカル両者ともソース部、ドレイン部には拡散に伴う
素子製造上の問題点を避けるためと思われるが、Ｓｎ及
びＡｇによる合金接合を用いており、良好な特性が得ら
れているとは言えない。又、前記Ｅｌｅｃｔｒｏｎｉｃ
ｓＬｅｔｔｅｒｓにはＰ−層上にエピタキシャル結晶成
長法によりｎ１層を成長させ、この層をソース部、ドレ
イン部として用いることにより、上記の欠点を克服して
いるが、文献の中にもある様に、この製造では３回のマ
スク合わせ工程が必要となり、製法上いちぢるしく歩留
りが低下する。さらに今まで考え出されて来た様な方法
ではＧａＡｓ材料など、化合物半導体のもつ、高移動度
特性にもかかわらず、ゲートの微細化が困難なため高周
波、高速動作させることは不加能に近かつた。この発明
は、上記した点に鑑みなされたもので、半導体材料を用
いた、絶縁ゲート電界効果トランジスタの製造方法を提
供するにある。
即ちこの発明は、ソース部、ドレイン部、半導体基板間
の接合を完全なものにするために、ソース・ドレイン部
として基板上に高不純物濃度をもつ薄層を形成すること
と、この薄層を利用してゲート部の絶縁物とゲート電極
金属をセルフアライメントで作成することにより、工程
を簡単化し、微細構造をも容易につくりうる製造方法で
ある。
の接合を完全なものにするために、ソース・ドレイン部
として基板上に高不純物濃度をもつ薄層を形成すること
と、この薄層を利用してゲート部の絶縁物とゲート電極
金属をセルフアライメントで作成することにより、工程
を簡単化し、微細構造をも容易につくりうる製造方法で
ある。
以下に発明の一実施例として、ｎチヤンネルＧａＡｓＭ
ＯＳＦＥＴを例に採り、図面を参照して詳細な説明をす
る。第１図に於いて、不純物濃度２Ｘ１０１６？−３の
（１００）面をもつＰ一型ＧａＡｓ基板１上に約１μｍ
の厚みで不純物濃度１×１０１８Ｃ７７！−３をもつｎ
＋層２をエピタキシヤル結晶成長法により、結晶成長さ
せる。
ＯＳＦＥＴを例に採り、図面を参照して詳細な説明をす
る。第１図に於いて、不純物濃度２Ｘ１０１６？−３の
（１００）面をもつＰ一型ＧａＡｓ基板１上に約１μｍ
の厚みで不純物濃度１×１０１８Ｃ７７！−３をもつｎ
＋層２をエピタキシヤル結晶成長法により、結晶成長さ
せる。
そして基板１の裏面にＡｕ及びＺｎを蒸着し、続いて炉
中で合金化し、オーム性電極３を形成した（第１図ａ）
。次に、通常のフオトレジスト技術により、ゲート部の
窓あけをおこない、５０％Ｃ３Ｈ４ＣＯＨ）（ＣＯＯＨ
）３Ｈ２０：３０％Ｈ２Ｏ２＝１０：１のエツチング液
を用いてＰ一型基板１面が露出するまでｎ＋層２をエツ
チング除去した。この時、フオトレジスト用マスクと基
板結晶軸との関係をうまく選べばプリフアレンシヤルエ
ツチングされる（第１図ｂ）。続いて陽極酸化法により
、フオトレジスト４を塗布したままの状態でフオトレジ
スト４をマスクとしてゲート部の酸化をおこなう（第１
図ｃ）。陽極酸化は裏面のＡｕ及びＺｎ層からなる電極
３を陽極とし、陰極にＰｔ板を配し、電解液としては酒
石酸とプロピレングリコールの水溶液をアンモニアによ
りＰＨ７に制御したものを用いた。その後フオトレジス
ト剥離し、金属１ｎ及びＳｎをウエハ一全面に蒸着し、
３００℃，Ｈ２中で熱処理を行う（第１図ｄ）。この時
ｎ＋層２上の金属部分はオーム性電極６が形成され、ソ
ース・ドレイン部となる。また陽極酸化膜５の上の金属
はゲート電極金属６となる。また、プリフアレンシヤル
エツチングを用いているため、図の様にゲート、ソース
・ドレイン電極は自動的に互いに電気的に分離されてい
る。上記した方法により得られる利点は以下の様なもの
がある。まず、ソース部及びドレイン部に高濃度層をも
う一層形成しているので化合物半導体においては一般に
困難が伴う、拡散を行なうことなく、信頼性のある（安
定な）ソース・ドレイン電極が形成できる。後に述べる
別の実施例も、上に述べた実施例でもゲート部分の酸化
膜（絶縁膜）とその上のゲート電極金属はセルフアライ
メントで製作が可能であるため、工程が楽になり、．歩
留りが向上するとともに、陽極酸化膜が薬品等により侵
され劣化することがなく、高周波、高速動作としてのＦ
ＥＴに必要な微細構造の製作にも問題がなくなつた。ま
た、絶縁膜として陽極酸化膜をゲート用の穴あけの後に
形成している。
中で合金化し、オーム性電極３を形成した（第１図ａ）
。次に、通常のフオトレジスト技術により、ゲート部の
窓あけをおこない、５０％Ｃ３Ｈ４ＣＯＨ）（ＣＯＯＨ
）３Ｈ２０：３０％Ｈ２Ｏ２＝１０：１のエツチング液
を用いてＰ一型基板１面が露出するまでｎ＋層２をエツ
チング除去した。この時、フオトレジスト用マスクと基
板結晶軸との関係をうまく選べばプリフアレンシヤルエ
ツチングされる（第１図ｂ）。続いて陽極酸化法により
、フオトレジスト４を塗布したままの状態でフオトレジ
スト４をマスクとしてゲート部の酸化をおこなう（第１
図ｃ）。陽極酸化は裏面のＡｕ及びＺｎ層からなる電極
３を陽極とし、陰極にＰｔ板を配し、電解液としては酒
石酸とプロピレングリコールの水溶液をアンモニアによ
りＰＨ７に制御したものを用いた。その後フオトレジス
ト剥離し、金属１ｎ及びＳｎをウエハ一全面に蒸着し、
３００℃，Ｈ２中で熱処理を行う（第１図ｄ）。この時
ｎ＋層２上の金属部分はオーム性電極６が形成され、ソ
ース・ドレイン部となる。また陽極酸化膜５の上の金属
はゲート電極金属６となる。また、プリフアレンシヤル
エツチングを用いているため、図の様にゲート、ソース
・ドレイン電極は自動的に互いに電気的に分離されてい
る。上記した方法により得られる利点は以下の様なもの
がある。まず、ソース部及びドレイン部に高濃度層をも
う一層形成しているので化合物半導体においては一般に
困難が伴う、拡散を行なうことなく、信頼性のある（安
定な）ソース・ドレイン電極が形成できる。後に述べる
別の実施例も、上に述べた実施例でもゲート部分の酸化
膜（絶縁膜）とその上のゲート電極金属はセルフアライ
メントで製作が可能であるため、工程が楽になり、．歩
留りが向上するとともに、陽極酸化膜が薬品等により侵
され劣化することがなく、高周波、高速動作としてのＦ
ＥＴに必要な微細構造の製作にも問題がなくなつた。ま
た、絶縁膜として陽極酸化膜をゲート用の穴あけの後に
形成している。
このために陽極酸化膜は基板露出面上と同時に、基板上
の高濃度層の露出された、断面部分（側壁）にも形成さ
れる。従つてチヤンネル部分は自動的にオフセツトゲー
ト構造となり、リーク電流が容易に押えられ安定なＦＥ
Ｔ特性を示した。なお上記一実施例ではプリフアレンシ
ヤルエツチング効果を利用した例について述べたが、そ
の様な面方位を選ばなくても以下に述べる様な方法でも
、ゲート部の絶縁物とその上の電極金属がセルフアライ
メントで安定な絶縁ゲートＦＥＴが形成できた。
の高濃度層の露出された、断面部分（側壁）にも形成さ
れる。従つてチヤンネル部分は自動的にオフセツトゲー
ト構造となり、リーク電流が容易に押えられ安定なＦＥ
Ｔ特性を示した。なお上記一実施例ではプリフアレンシ
ヤルエツチング効果を利用した例について述べたが、そ
の様な面方位を選ばなくても以下に述べる様な方法でも
、ゲート部の絶縁物とその上の電極金属がセルフアライ
メントで安定な絶縁ゲートＦＥＴが形成できた。
そしてこの他の実施例においても発明の効果は何んら損
なわれていないことは明らかである。以下他の実施例を
第２図に沿つて述べる。
なわれていないことは明らかである。以下他の実施例を
第２図に沿つて述べる。
Ｐ型ＧａＡｓ基板１上にｎ＋層２を１μｍだけエピキシ
ヤル成長法により成長させ、裏面にはＡｕ及びＺｎを蒸
着し合金化しオーム性電極３を形成する（第１図ａ）。
次にフオトレジストマスク４を用い、ゲート部を窓あけ
し、ｎ＋層２をＰ基板１が露出するまでエツチングする
（第１図ｂ）。そしてフオトレジスト４をそのままマス
クに用いここで陽極酸化法により、絶縁膜５を形成する
（第１図ｃ）。この状態でウエハ一上面全面ゲート金属
となるＡｌ層６を２０００人蒸着する（第１図ｄ）。こ
の後、リフトオフ法を用い、レジスト４と共にレジスト
上のＡｌ金属６を同時に除去する（第１図ｅ）。次いで
ｎ＋層２上のゲートをはさんだ適当な位置にＡｕＧｅに
よりソース及びドレイン電極７を形成する。この変形例
で構造上、実施例と異つている所は、ソース及びドレイ
ン電極７がゲート電極から離れている所である。
ヤル成長法により成長させ、裏面にはＡｕ及びＺｎを蒸
着し合金化しオーム性電極３を形成する（第１図ａ）。
次にフオトレジストマスク４を用い、ゲート部を窓あけ
し、ｎ＋層２をＰ基板１が露出するまでエツチングする
（第１図ｂ）。そしてフオトレジスト４をそのままマス
クに用いここで陽極酸化法により、絶縁膜５を形成する
（第１図ｃ）。この状態でウエハ一上面全面ゲート金属
となるＡｌ層６を２０００人蒸着する（第１図ｄ）。こ
の後、リフトオフ法を用い、レジスト４と共にレジスト
上のＡｌ金属６を同時に除去する（第１図ｅ）。次いで
ｎ＋層２上のゲートをはさんだ適当な位置にＡｕＧｅに
よりソース及びドレイン電極７を形成する。この変形例
で構造上、実施例と異つている所は、ソース及びドレイ
ン電極７がゲート電極から離れている所である。
しかしｎ＋層２が形成されているので電極間の離れてい
ることによる寄生抵抗は非常に小さく、特性上何ら問題
とならなかつた。なお上記実施例ではｎチヤンネル絶縁
ゲート電界効果トランジスタを採り上げて述べて来たが
、同様な方法で半導体材料の伝導タイプを変えればＰチ
ヤンネル絶縁ゲート電界効果トランジスタも製造できる
。またこの例の中では第２の半導体薄層はエピタキシヤ
ル成長法で形成したが、イオンインプランテーシヨン法
など他の方法によつても形成が可能である。電極金属の
種類やトランジスタ形成の際示した数値類は一実施例を
示したまでで、これに拘束されるものではない。また半
導体材料はＧａＡｓにこだわる必要はなく陽極酸化がで
きる半導体材料ならば何にでも適用できることをつけ加
えておく。
ることによる寄生抵抗は非常に小さく、特性上何ら問題
とならなかつた。なお上記実施例ではｎチヤンネル絶縁
ゲート電界効果トランジスタを採り上げて述べて来たが
、同様な方法で半導体材料の伝導タイプを変えればＰチ
ヤンネル絶縁ゲート電界効果トランジスタも製造できる
。またこの例の中では第２の半導体薄層はエピタキシヤ
ル成長法で形成したが、イオンインプランテーシヨン法
など他の方法によつても形成が可能である。電極金属の
種類やトランジスタ形成の際示した数値類は一実施例を
示したまでで、これに拘束されるものではない。また半
導体材料はＧａＡｓにこだわる必要はなく陽極酸化がで
きる半導体材料ならば何にでも適用できることをつけ加
えておく。
第１図は本発明の一実施例の工程を説明するための工程
断面図、第２図は本発明の他の実施例の工程を説明する
ための工程断面図である。 第１図で１は基板、２は高不純物濃度層、３はオーム性
電極、４はフオトレジスト、５は陽極酸化膜、６はゲー
ト・ソース・ドレイン電極金属である。
断面図、第２図は本発明の他の実施例の工程を説明する
ための工程断面図である。 第１図で１は基板、２は高不純物濃度層、３はオーム性
電極、４はフオトレジスト、５は陽極酸化膜、６はゲー
ト・ソース・ドレイン電極金属である。
Claims (1)
- １ 第１導電型のガリウム砒素基板上に第２導電型の高
不純物濃度層をエピタキシャル成長させる工程と、前記
基板の裏面に金属を蒸着しオーム性電極を形成する工程
と、前記高不純物濃度層上にフォトレジストマスクを形
成する工程と、このフォトレジストマスクをエッチング
マスクとして前記高不純物濃度層を前記基板の表面が露
出するまでエッチング除去する工程と、前記オーム性電
極を陽極としかつ前記フォトレジストマスクを酸化マス
クとして前記基板の露出表面部及びそれに隣接する前記
高不純物濃度層の露出部を陽極酸化法により酸化しゲー
ト酸化膜を形成する工程と、その後一面に金属被膜を被
着し前記フォトレジストマスクを除去しゲート電極を形
成する工程と、前記高不純物濃度層上にソース、ドレイ
ン電極を設ける工程とを具備した絶縁ゲート電界効果ト
ランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151942A JPS5946109B2 (ja) | 1976-12-20 | 1976-12-20 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| US05/825,720 US4157610A (en) | 1976-12-20 | 1977-08-18 | Method of manufacturing a field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51151942A JPS5946109B2 (ja) | 1976-12-20 | 1976-12-20 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5376770A JPS5376770A (en) | 1978-07-07 |
| JPS5946109B2 true JPS5946109B2 (ja) | 1984-11-10 |
Family
ID=15529569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51151942A Expired JPS5946109B2 (ja) | 1976-12-20 | 1976-12-20 | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5946109B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423385A (en) * | 1977-07-22 | 1979-02-21 | Matsushita Electric Ind Co Ltd | Gallium-arsenide semiconductor device |
| JPS5629371A (en) * | 1979-08-20 | 1981-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of insulated gate type field effect transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633867B2 (ja) * | 1971-12-08 | 1981-08-06 | ||
| JPS5440199B2 (ja) * | 1973-06-21 | 1979-12-01 |
-
1976
- 1976-12-20 JP JP51151942A patent/JPS5946109B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5376770A (en) | 1978-07-07 |
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