JPH0864775A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ピンチオフ電圧の異なる少なくとも２つのト
ランジスタのゲート凹所を活性層の底部に対して極めて
高精度で位置決めする。 【構成】 第１及び第２の少なくとも２つの埋込チャネ
ル電界効果トランジスタを有する半導体装置を製造する
に当り、基板１上に、Al含有量が零でない活性半導体層
13と、Alのない半導体キャップ層４と、ゲート用の孔51
が設けられたマスク層100 との積層体を設ける工程と、
弗素化合物によりキャップ層４に活性層13の上側面22ま
でエッチングし、この上側面上にAlF₃のストッパ層３を
自動的に形成する工程と、ストッパ層３を除去し且つ第
１のトランジスタの領域を、マスク層を害することなく
除去しうる材料200 で被覆する工程と、活性層13中に第
１及び第２のトランジスタのゲート凹所52Ｄ,52 Ｅ間の
深さの差に等しい深さ62Ｅまで行なう第２非選択性エッ
チング工程と、前記の材料200 を除去する工程と、活性
層13中で第１のトランジスタのゲート凹所の底部レベル
42Ｄまで第１及び第２のトランジスタに対し同時に行な
う第３非選択性エッチング工程とを行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、埋込チャネル型でピン
チオフ電圧が互いに異なる少なくとも２つの電界効果ト
ランジスタを形成する工程を有する、基板上に集積半導
体装置を製造する方法に関するものである。

【０００２】ピンチオフ電圧が異なる電界効果トランジ
スタの中には、エンハンスメント型トランジスタ及びデ
プレション型トランジスタがある。

【０００３】エンハンスメント型トランジスタとは、ゲ
ート−ソース間電圧が無い際に遮断しているトランジス
タ（ノーマルオフ型すなわちＮ−ＯＦＦ型とも称され
る）を意味する。

【０００４】デプレション型トランジスタとは、ゲート
−ソース間電圧が無い際に導通しているトランジスタ
（ノーマルオン型すなわちＮ−ＯＮ型とも称される）を
意味する。

【０００５】エンハンスメント型トランジスタのピンチ
オフ電圧はデプレション型トランジスタのピッチオフ電
圧よりも正である。

【０００６】以後簡単のために、デプレション型トラン
ジスタをＤで表わし、エンハンスメント型トランジスタ
をＥで表わす。これらのトランジスタは互いに異なる構
造をしている。すなわち、ゲート接点を形成する活性層
の厚さが互いに異なっている。この厚さはエンハンスメ
ント型トランジスタの方がデプレション型トランジスタ
よりも薄い。

【０００７】この製造処理において本発明は、２つの型
Ｄ及びＥを実現するための埋込チャネルを有するトラン
ジスタを具える半導体装置の場合のみに関するものであ
る。この場合、ゲート接点を支持する活性層はこのゲー
ト接点の下に埋込まれ、従ってゲート接点は、トランジ
スタの動作を制御する活性層の厚さをより正確に調整す
るように凹所内に配置される。

【０００８】本発明は、特に、２つの型Ｄ及びＥを同一
の１つの半導体基板上に存在させ且つ同じ処理中に形成
すべき高電子移動度トランジスタ（ＨＥＭＴ）を有する
集積半導体装置の実現に適用する。

【０００９】本発明は、増幅段が電流源としての型Ｄの
トランジスタに対し反転モードの型Ｅのトランジスタを
有する集積回路を含む半導体装置の製造に適用されると
いうことを確かめた。

【００１０】又、本発明は特に、大規模集積回路（ＬＳ
Ｉ）又は超大規模集積回路（ＶＬＳＩ）を形成するのに
適用されるということを確かめた。

【００１１】

【従来の技術】２つの型の高電子移動度トランジスタを
同一の基板上に形成する工程を有する半導体装置の製造
処理は米国特許第５，０２３，６７５号明細書に記載さ
れており既知である。この米国特許明細書には、２つの
型、すなわちエンハンスメント型及びデプレション型の
トランジスタを１つの基板上に形成する処理が記載され
ている。この既知の処理によれば、まず最初に半導体材
料の活性層の積層体構造を形成する。この米国特許の図
５及び６を参照するに、この積層体は半絶縁性のＩｎＰ
の基板２１上にＩｎＧａＡｓの第１層２２とＩｎＡｌＡ
ｓの第２層２３とを有し、これらの層がその界面に２次
元電子ガスを形成するためのヘテロ接合を構成してい
る。活性層のこの積層体上には、３つの副層、すなわち
ｎ型にドーピングされたＧａＡｓＳｂの下側副層２４Ａ
と、ｎ型にドーピングされたＩｎＡｌＡｓの中間副層２
４Ｂと、ｎ型にドーピングされたＧａＡｓＳｂの上側副
層２４Ｃとより成るキャップ層２４が存在する。

【００１２】中間副層２４Ｂはキャップ層２４内のエッ
チングストッパ層として設けられ、その厚さは２〜３ｎ
ｍ程度である。

【００１３】この処理は更に、２つの型のトランジス
タ、すなわちそれぞれ埋込チャネルを有するエンハンス
メント型及びデプレション型のトランジスタを形成する
工程を有する。これら２つの型の差を与えるために、埋
込チャネルの深さをそれぞれ異ならせており、その結
果、ショットキーゲート接点が存在するゲート凹所の底
部と２次元ガスが形成される界面との間に配置される活
性層は２つのトランジスタ間で異なる深さを有し、従っ
てこれらトランジスタの各々のデプレションモード又は
エンハンスメントモードの動作を明瞭にする。

【００１４】これらの工程ではまず最初に、誘電体層２
５（ＳｉＯ₂ ）を堆積し、これにソース及びドレインオ
ーム接点を形成するための孔をあける。この誘電体層２
５は処理中保持される。

【００１５】次に、ホトレジスト層２７をマスクとして
堆積し、これにエンハンスメント型トランジスタのゲー
ト用の孔２７ａを形成する。次に、エンハンスメント型
トランジスタの製造を開始する以下のエッチング工程を
以って処理を継続する。 − ゲート用の孔２７ａを通る誘電体層２５の第１選択
性エッチング工程。 − ゲート用の孔２７ａを通るＩｎ（インジウム）のな
い上側副層２４Ｃの選択性の反応性イオンエッチング
（ＲＩＥ）によるストッパ層２４Ｂに至るまでの上側副
層２４Ｃの第２選択性エッチング工程。この選択性のＲ
ＩＥはストッパ層２４Ｂで停止する。その理由は、スト
ッパ層２４ＢはＩｎ（インジウム）を含んでいる為であ
る。Ｉｎのない上側副層２４ＣにおけるＲＩＥレートと
Ｉｎを有するストッパ層２４ＢにおけるＲＩＥレートと
の比は、ＣＣｌ₂ Ｆ₂ 及びＨｅ（ヘリウム）の混合物を
用いた場合５０である。 − Ｈ₂ ＳＯ₄ ，Ｈ₂ Ｏ₂ ，Ｈ₂ Ｏにおける湿式エッチ
ングによるＩｎＡｌＡｓのストッパ層２４Ｂにおける第
３選択性エッチング工程。

【００１６】エンハンスメント型トランジスタに関する
限り、下側副層２４Ａの上側面が露出されると、処理が
一時的に停止される。次に、デプレション型トランジス
タを形成する以下の工程を開始する。 − ホトレジストマスク層へのゲート用の孔２７ｂの形
成。 − このゲート用の孔２７ｂを通る誘電体層２５の第１
選択性エッチング工程。 − ゲート用の孔２７ｂを通るストッパ層２４ｂに至る
までの上側副層２４Ｃの第２選択性エッチング工程。こ
の第２選択性エッチング工程はエンハンスメント型トラ
ンジスタを形成するためにすでに行なった第２選択性エ
ッチング工程に類似する。

【００１７】デプレション型トランジスタに対するこの
第２選択性エッチング工程中、エンハンスメント型トラ
ンジスタの製造が以下の工程として再開される。 − ２つのトランジスタの各々の第２エッチング工程と
同じ選択性ＲＩＥ手段によるゲート用の孔２７ａを通る
下側副層２４Ａの選択性エッチング工程。すなわちこの
処理では、デプレション型トランジスタの上側副層２４
Ｃの選択性ＲＩＥがエンハンスメント型トランジスタの
下側副層２４ａの選択性ＲＩＥとほぼ同時に行なわれ
る。

【００１８】その結果、これらの選択性エッチング工程
の終了時には、 − エンハンスメント型トランジスタは、エッチングが
活性層２３の上側面の露出瞬時に停止された埋込チャネ
ルを有し、 − デプレション型トランジスタは、エッチングがスト
ッパ層２４Ｂの露出瞬時に停止された埋込チャネルを有
する。

【００１９】

【発明が解決しようとする課題】上述した既知の処理は
種々の欠点を有し、ある幾つかの問題を解決できない。
まず第１に、選択性エッチング工程を５回行なう必要が
あるという欠点がある。このことは、集積回路の設計者
は半導体材料及びエッチング剤を選択する自由がないと
いうことを意味する。

【００２０】本発明の目的は、処理を一層簡単にするこ
とにある。既知の処理には更に、キャップ層がトランジ
スタの型に応じて多く或は少なくエッチングされるだけ
である為にこの既知の方法により得られるトランジスタ
は実際には埋込チャネル型とはならないという欠点があ
る。このキャップ層は活性層ではなく、単にソース及び
ドレインオーム接点を改善するとともにオーム接点合金
の形成により生じる機械的及び電気的妨害から活性層を
保護する作用をするだけである。一方のトランジスタは
その構造中にキャップ層の下側副層２４Ａを有する。他
方のトランジスタのショットキーゲート接点は活性層２
３の上側面上に直接堆積される。従って、いずれの型の
トランジスタも、トランジスタのピンチオフ電圧を一層
正確に調整する埋込チャネル技術の動作上の改善の恩恵
を被らない。

【００２１】最近の設計のトランジスタの製造でこのよ
うな正確な調整をいかに達成するかの問題が生じる。こ
れらの新規なトランジスタは極めて小型になっており、
このことはある層のドーピングレベルを極めて高くする
ことを意味し、従ってあらゆる寸法を僅か昔で僅かに大
きなトランジスタにとって必要とした場合よりも著しく
高精度にする必要がある。

【００２２】ショットキーゲート接点を入れる凹所を有
し、この凹所はトランジスタの型に応じて活性層中に深
く又は浅くエッチング形成するトランジスタを形成する
際のこの精度上の問題を解決するには、この活性層の厚
さを正確に調整する必要があり、従ってピンチオフ電圧
を正確に調整する必要がある。

【００２３】本発明の目的の１つは、各々が埋込チャネ
ルを有するもその深さが活性層中で互いに異なる２つの
型のトランジスタを同一の支持ウェファ上に適切に実現
する方法を提供せんとするにある。

【００２４】更に、上述した既知の処理には、デプレシ
ョン型トランジスタの構造にキャップ層の一部が残存す
るという欠点がある。これによりブレークダウン電圧を
減少させ、このことは前述した極めて小型のトランジス
タにとって好ましいことではない。更にこの場合、トラ
ンジスタのゲートが電気的な欠点を受ける。

【００２５】本発明の目的は、ブレークダウン電圧が前
記の米国特許のものに比べて改善され、キャップ層が実
際に欠陥に対するスペーサを構成する機能を達成するト
ランジスタを実現する方法を提供せんとするにある。

【００２６】更に、前述した既知の処理には、ストッパ
層２４Ｂの一部が２つのトランジスタのゲート凹所間に
残存するという欠点がある。肉薄（約２〜３ｎｍ）のこ
れらの層部分はその材料がＩｎＡｌＡｓである為にアク
セス抵抗を高めないが、ブレークダウン電圧を減少せし
めてしまう。

【００２７】本発明の他の目的は、完成後にストッパ層
の一部も残存せず、ストッパ層の材料に起因するアクセ
ス抵抗の増大を回避するとともに、トラッピング効果又
はブレークダウン電圧の減少を含む井戸の形成を回避す
る構造の埋込チャネルトランジスタを実現する方法を提
供せんとするにある。

【００２８】概略的に言えば、本発明の目的はあるトラ
ンジスタが他のトランジスタよりも正又は負のピンチオ
フ電圧を有する複数のトランジスタ、例えばゲート凹所
の底部が活性層の底部に対して極めて高い精度で位置す
るエンハンスメント型及びデプレション型トランジス
タ、或いはピンチオフ電圧が互いに異なるいずれかの他
のトランジスタ組みを１つの支持ウェファ上に同時に形
成する方法を提供せんとするにある。

【００２９】半導体装置を支持ウェファ上に多量生産す
る際の他の問題は生産品の有効度にある。トランジスタ
の性能が半導体ウェファの全表面積に亘って均一であ
る、すなわち予め決定した特性範囲内にある場合に生産
品の有効度は良好であるとみなされる。特にこれらの性
能はウェファの一方の縁部から他方の縁部まで（通常
７．６ｃｍ＝３インチに亘って）且つウェファ同志で均
一でなければならない。

【００３０】問題の重要性を表わすために、例えば、５
０ｎｍ程度の厚さの上側活性層中で１５ｎｍ程度の深さ
に埋込チャネルを有するエンハンスメント型の電界効果
トランジスタを考慮しうる。このトランジスタは３５０
ｍＶ程度のピンチオフ電圧を有し、２００ｍＶ及び７０
０ｍＶ間で動作する。ゲート凹所の底部の位置決めにお
けるいかなる誤差によってもピンチオフ電圧に誤差を導
入する。例えば、この深さにおける結晶半導体材料の単
分子層１つの厚さ（単分子層は０．３ｎｍ程度の厚さを
有する）に相当する高さの誤差によりピンチオフ電圧に
２２ｍＶの誤差を導入する。その理由は、チャネル層の
最終厚さは活性埋込層の底部に対するゲート凹所の底部
の位置によって決定される為である。その結果、このよ
うな動作範囲の狭いエンハスメトン型トランジスタの場
合、ゲート凹所の底部の位置に結晶単分子層数個分の誤
差があると、このトランジスタの電気特性に著しい変化
が与えられる。

【００３１】又、一例として、デプレション型の電界効
果トランジスタは上側活性層中で６ｎｍ程度の深さに埋
込チャネルを有し、この深さはエンハスメント型トラン
ジスタの凹所に対しほんの１０ｎｍも相違しない。

【００３２】従って、この場合も前記と同じ理由が得ら
れ、ゲート凹所の底部の位置決めはいずれの型のトラン
ジスタに対しても極めて正確にする必要がある。又、２
つの異なる型のトランジスタを同一ウェファ上に形成す
る場合、ゲート凹所の底部の位置の誤差はチャネル層の
材料の結晶単分子層数個分の高さ、すなわち０．３ｎｍ
の数倍を越えてはならない。一般に、形成すべき２つの
型のトランジスタの特性上の距離間の差である約１０ｎ
ｍの値に関するこの誤差はできるだけ小さくする必要が
ある。

【００３３】本発明の他の目的は、それぞれの型のトラ
ンジスタの埋込チャネルを高精度で形成するばかりでは
なく、同一の（１つの）支持ウェファのアセンブリ全体
に亘り且つウェファ同志間で極めて均一な性能としうる
半導体装置の製造方法を提供せんとするにある。

【００３４】

【課題を解決するための手段】本発明は、埋込チャネル
型の少なくとも２つの電界効果トランジスタを有し、一
方の電界効果トランジスタのゲート凹所の深さが他方の
電界効果トランジスタのゲート凹所の深さよりも浅くな
っている半導体装置を製造するに当り、 − 少なくとも、 ・アルミニウム含有量が零でない半導体化合物より成
り、ゲート凹所が形成される活性層と、 ・アルミニウムの無い半導体化合物のキャップ層と、 ・各電界効果トランジスタに対するゲート用の孔が開け
られたマスク層とを具える積層体を基板上に形成し、 − 前記の活性層の上側面にふっ化アルミニウムのスト
ッパ層が形成されるまで、ふっ素を有するエッチング化
合物を用いて前記の２つの電界効果トランジスタに対す
るゲート用の孔を経て前記のキャップ層に第１の選択性
エッチング工程を行ない、その後前記のストッパ層を除
去し、前に堆積されたマスク層を劣化させることなく除
去しうる被覆材料を前記の一方の電界効果トランジスタ
の領域に被覆し、 − 前記の２つの電界効果トランジスタのゲート凹所間
の深さの差に等しい深さの前記の他方の電界効果トラン
ジスタのゲート凹所の中間レベルまで、ゲート用の孔を
経て前記の活性層に第２の非選択性エッチング工程を行
ない、その後前記の被覆材料を除去し、 − 前記の一方の電界効果トランジスタのゲート凹所の
底部レベルまで、前記の２つの電界効果トランジスタの
２つのゲート用の孔を経て同時に前記の活性層に第３の
非選択性エッチング工程を行なうことを特徴とする。

【００３５】本発明の方法によれば、各エッチング工程
前の半導体層の形成中ではなく、１つのエッチング工程
中でこのエッチング工程が進行している際にエッチング
ストッパ層が形成され、この形成されたエッチングスト
ッパ層は、 − エッチングストッパ層は前記のエッチング工程中、
活性層の上側面であり実際に、集積半導体装置が設けら
れる基板の全処理表面積に亘る再現可能な位置に自動的
に形成され、 − エッチングストッパ層は集積半導体装置が設けられ
る基板の全処理表面に亘る再現可能な基準レベルとして
作用するこの位置でこの進行中のエッチング工程を自動
的に停止し、 − エッチングストッパ層は進行中のエッチング工程を
停止させるのに充分な厚さに形成され、 − エッチングストッパ層は、処理を長びかせることな
く或いは既に形成された面を害することなく容易に除去
するのに充分薄い厚さに、特に従来の構造に存在するエ
ッチングストッパ層の約１０分の１の厚さに形成され
る、という顕著な特性を有するという利点が得られる。

【００３６】本発明の方法によって得られる他の利点
は、使用するエッチングストッパ層が処理中に除去され
るということである。この利点の為に、特に、このエッ
チングストッパ層は完成トランジスタにもはや存在せ
ず、従って形成されたトランジスタの性能は完成状態で
エッチングストッパ層が依然として存在しているトラン
ジスタと相違して寄生層によって悪影響を受けないとい
う事実が得られる。実際、現今のトランジスタに用いら
れているサブミクロンの寸法を考慮するに、いかなる不
要な素子もその寸法が小さくても動作に悪影響を及ぼす
こと明らかである。例えば、処理の終了時に残存するあ
るエッチングストッパ層は寄生抵抗を導入するか、或い
はトラッピング効果を生じる井戸（ウェル）を形成する
ということが知られている。又、アクセス抵抗を減少せ
しめうる組成のあるエッチングストッパ層は高電圧に耐
えられず、特に現在のサブミクロン寸法のトランジスタ
においてブレークダウンを生ぜしめるということも知ら
れている。

【００３７】本発明の方法によって得られる更に他の利
点は、ゲート凹所の底部の高さレベルがエッチングスト
ッパ層によって正確に規定された高さレベルから開始し
て形成されるということである。従って、活性層の厚さ
を規定するために極めて重要な位置のこれら高さレベル
が、良好に制御されたエッチング工程により得られ、こ
れら高さレベル自体も良好に規定される。実際、エッチ
ングストッパ層が除去された瞬時からは、各非選択性エ
ッチング工程でエッチング除去すべき材料の厚さは極め
て薄くなり、従ってこのような薄いエッチング深さで生
じる誤差は極めて小さくなりうる。従って、ゲート凹所
の底部の位置の必要な精度が得られ、このことは極めて
重要なことである。その理由は、トランジスタを遮断及
び導通させる役割を果たすエンハスメント型及びデプレ
ション型トランジスタのチャネルの厚さが極めて薄く、
チャネルの最終厚さがいかに不正確であっても完成トラ
ンジスタの性能が著しく変動するということが分かって
いる為である。本発明によるトランジスタの性能は、数
千のトランジスタを大表面に亘って製造処理する場合で
も極めて良好で、信頼性があり、再現性に富んでいると
いうことを確かめた。

【００３８】

【実施例】本発明は、基板上に少なくとも２つの埋込み
チャネルトランジスタを有する半導体装置の製造方法に
関するものであり、一方のトランジスタには、他方のト
ランジスタよりも大きな正又は小さな負のピンチオフ電
圧を有する第１の型、例えばエンハンスメント型、すな
わちゲート−ソース間電圧が零である場合に通常非導通
であるノーマルオフ型を表わす符号Ｅを付してあり、他
方のトランジスタには、他のピンチオフ電圧を有する第
２の型、例えばデプレション型、すなわちゲート−ソー
ス間電圧が零である場合に通常導通しているノーマルオ
ン型を表わす符号Ｄを付してある。

【００３９】本発明はその適用に当って電子移動度の高
いトランジスタ（以後High Electron Mobility Transis
tor の略記であるＨＥＭＴと称する）を実現する場合に
つき説明するものである。

【００４０】ＨＥＭＴ自体の特性は、デジタル又はアナ
ログにかかわらずあらゆる技術における集積回路の当業
者にとって周知である為、その詳細な説明は省略する。

【００４１】一般に、エンハンスメント型ＨＥＭＴ及び
デプレション型ＨＥＭＴの双方共基板１上に活性層の積
層体を有し、この積層体は少なくとも、 − わずかにドーピングされた、禁止帯幅の小さな第１
材料の第１層１０と、 − 多量にｎ⁺⁺型にドーピングされ、第１層１０とで界
面２０を有するヘテロ構造を形成する、禁止帯幅の大き
な第２材料の第２（活性）層１３と、 − 多量にｎ⁺⁺型にドーピングされた第３層４すなわち
キャップ層とを有している。

【００４２】デプレション型（Ｄ）ＨＥＴＭ及びエンハ
ンスメント型（Ｅ）ＨＥＭＴの各々は、 − トランジスタのソース及びドレイン接点を形成する
２つのオーム接点パッドであって、金属−半導体合金に
よりキャップ層の表面に形成されたこれらオーム接点パ
ッド（デプレション型のトランジスタのオーム接点パッ
ドを５Ｄで示し、エンハンスメント型のトランジスタの
オーム接点パッドを５Ｅで示す）と、 − 上側の活性層１３の材料上に直接堆積され、ショッ
トキーバリアを形成する金属ゲート接点パッド（デプレ
ション型のトランジスタの金属ゲート節点パッドを８Ｄ
で示し、エンハンスメント型のトランジスタの金属ゲー
ト接点パッドを８Ｅで示す）とを具えている。

【００４３】このショットキーバリアは活性層１３の底
部から極めて正確な距離の位置に、すなわち層１３，１
０より成るヘテロ構造の界面２０から極めて正確な距離
だけ離れた位置に位置させる必要がある。

【００４４】図２を参照するに、金属ゲート接点パッド
８Ｄ及び８Ｅを凹所５２Ｄ及び５２Ｅ内にそれぞれ配置
し、これら凹所の底部４２Ｄ及び４２Ｅをヘテロ構造の
界面２０から正確な距離ΔＤ及びΔＥに位置させること
によりデプレション型Ｄ及びエンハンスメント型Ｅのト
ランジスタの動作及び性能を良好にすることができる。
これらの距離ΔＤ，ΔＥは各型のトランジスタの活性層
１３の有効厚さを表わす。この厚さはエンハンスメント
型すなわちノーマルオフ型又はデプレション型すなわち
ノーマルオン型のトランジスタの動作を厚さの値に応じ
て制御する。

【００４５】図１においては、エンハンスメント型の電
界効果トランジスタ（Ｅ）が有する凹所の底部４２Ｅが
上側の活性層１３の上側面から１５ｎｍ程度の距離ｈ_e
にあり、この上側の活性層自体の厚さは５０ｎｍ程度で
ある。キャップ層の上側面から測ったこのゲート凹所の
全深さをＨ_E とする。

【００４６】チャネル層の最終厚さはヘテロ構造の界面
２０の位置に対するゲート凹所の底部の位置決めによっ
て決定される為、このようなエンハンスメント型トラン
ジスタにおいては、ゲート凹所の底部の位置決め誤差が
結晶単分子層数個分程度であってもその電気的な性能に
著しい変化を導入する。

【００４７】デプレション型の電界効果トランジスタ
（Ｄ）が有する凹所の底部４２Ｄは上側活性層１３の上
側面から６ｎｍ程度の距離ｈ_d にする。従って、これら
２種類のトランジスタ（Ｅ及びＤ）は１０ｎｍよりも少
ない凹所の深さの差においてのみ互いに相違する。デプ
レション型の電界効果トランジスタにおいて、キャップ
層の上側面から測ったゲート凹所の全深さをＨ_D とす
る。

【００４８】従って、本発明による方法では、ゲート接
点パッド８Ｄ及び８Ｅを収容する凹所の底部５２Ｄ及び
５２Ｅの極めて正確な位置決めを達成する工程を提案す
るものである。本発明による方法の利点は、半導体材料
の結晶単分子層数個分以下の厚さの許容誤差を越えるこ
となくこの位置決めを可能にすることにある。１結晶単
分子層の厚さは０．３ｎｍ程度である。更に、この位置
決めは正確であるばかりではなく、通常７．６ｃｍ
（３″）の直径を有する処理すべきウェファの全表面積
に亘って且つ異なるウェファ間で見ても均一になる。

【００４９】図１及び２のＨＥＭＴの構造体にはキャッ
プ層４を設けるのが有利である。このキャップ層４の第
１の機能は本発明の方法によって実現するトランジスタ
のソース及びドレイン抵抗を減少させることである。実
際、この多量にｎ⁺⁺型にドーピングした層４はソース及
びドレインオーム接点パッド５Ｄ，５Ｅの下側に位置す
る領域における半導体材料の導電率を高める。

【００５０】このキャップ層４はチャネル領域をソース
及びドレインオーム接点パッドの下側に位置する領域か
ら離間させる機能をも有する。後者の領域はオーム接点
パッド５Ｅ及び５Ｄを形成する金属−半導体合金を形成
する共晶溶融中に機械的且つ電気的に悪影響を受ける。
トランジスタ構造体（Ｄ及びＥ）の各々に所望精度で同
時にゲート凹所を実現する本発明の方法を図３〜７につ
き以下に説明する。

【００５１】本発明の方法では、ゲート接点パッドを規
定するマスク孔に関するエッチング工程の自己整合を含
むエッチング工程を積層体に実行する。

【００５２】本発明の方法によれば、従来の方法におけ
るように１つが誘電体材料より成り他の１つがホトレジ
ストより成る２つの層のマスク層を用いるのではなく、
例えばホトレジストより成る１つの通常のマスク層を用
いる。

【００５３】図３に示すように、本発明の処理では半導
体材料の積層体を形成するものであり、この積層体の形
成には、少なくとも、 − 半絶縁性の砒化ガリウムより成る基板１の形成と、 − 厚さが１００〜１０００ｎｍ、好ましくは４００ｎ
ｍであり、故意にドーピングされていない砒化ガリウム
より成り禁止帯幅が狭い層１０の成長と、 − 多量にｎ⁺⁺型にドーピングされ、例えば１０¹⁸ｃｍ
^-3に等しい又はそれよりも多い割合でシリコン（Ｓｉ）
のような不純物がドーピングされ、厚さが２０〜８０ｎ
ｍ、好ましくは５０ｎｍであり、禁止帯幅が下側の層１
０よりも広く、アルミニウム（Ａｌ）濃度を２２％程度
とした砒化ガリウムアルミニウムの層１３の成長とが含
まれる。

【００５４】これらの層は半絶縁性の基板上に行うエピ
タキシアル成長により形成しうる。或いはまた、本発明
の変形例である図８に示すように、この積層体の処理に
は、基板１から出発する、 − 故意にドーピングされず、バッファ層と称され、厚
さが前記の例の層１０と同じ砒化ガリウム（ＧａＡｓ）
の層１０の成長と、 − インジウム濃度が２２％程度で、故意にドーピング
されておらず、厚さが０〜３０ｎｍ、好ましくは１０ｎ
ｍで、チャネル層と称する砒化インジウムガリウム（Ｇ
ａＩｎＡｓ）の層１１の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で、故意に
ドーピングされておらず、厚さが０〜５ｎｍ、好ましく
は３ｎｍであり、スペーサ層と称する砒化ガリウムアル
ミニウム（ＧａＡｌＡｓ）の層１２の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で１０¹⁸ｃ
ｍ^-3よりも高い割合で多量にｎ⁺⁺型にドーピングされ、
厚さが０．３ｎｍ（結晶単分子層１つの厚さ）〜４０ｎ
ｍ、好ましくは２５ｎｍであり、キャリヤ供給層と称す
る砒化ガリウムアルミニウム（ＧａＡｌＡｓ）の層１５
の成長と、 − アルミニウム（Ａｌ）濃度が２２％程度で、故意に
ドーピングされておらず、厚さが１０〜４０ｎｍ、好ま
しくは２５ｎｍであり、ショットキー層と称する砒化ガ
リウムアルミニウム（ＧａＡｌＡｓ）の層１４の成長
と、１０¹⁸ｃｍ^-3よりも高い割合で多量にｎ⁺⁺型にドー
ピングされ、厚さが５〜１００ｎｍ、好ましくは５０ｎ
ｍである砒化ガリウム（ＧａＡｓ）のキャップ層４の成
長とを含みうる。

【００５５】この層システムでは、チャネル層１１を形
成する砒化インジウムガリウム（ＧａＩｎＡｓ）材料の
禁止帯幅は狭く、順次の、ドーピングされないスペーサ
層１２、多量にドーピングされたキャリヤ供給層１５及
びショットキー層１４を形成する砒化ガリウムアルミニ
ウム（ＧａＡｌＡｓ）の禁止帯幅は広い。これらの条件
の下では、禁止帯幅の異なるスペーサ及びチャネル層１
２，１１の界面に２次元電子ガスが形成される。この構
造のＨＥＭＴは仮像（pseudomorph)高電子移動度トラン
ジスタと称して知られており、現在前述した簡単構造の
ＨＥＭＴよりも良好な性能を有する。その理由は、材料
の禁止帯幅間の差が仮像構造において大きくなる為であ
る。

【００５６】それにもかかわらず、ゲート凹所が積層体
の上側部分に形成され、 − アルミニウム含有量が零でない半導体材料より成り
（アルミニウム含有量が零でないとは、例えば半導体化
合物の式中でアルミニウム（Ａｌ）濃度が０．１となる
ようにすることができ、このような少量の濃度で本発明
を実施するのに充分である）、凹所内にショットキー接
点が形成される上側層１３又は１４と、 − アルミニウムを含まない半導体材料より成るキャッ
プ層４とを少なくとも有しているいかなるトランジスタ
の製造にも本発明の方法を適用しうる。

【００５７】半導体材料の積層体を例えばエピタキシア
ル成長により、好ましく当業者にとって既知の技術、例
えば分子線エピタキシアル（ＭＢＥ）又は金属有機化学
蒸着（ＭＯＣＶＤ）を用いて形成した後のトランジスタ
の製造処理は − 当業者にとって既知のいずれかの方法によりソース
及びドレインオーム接点パッド５Ｄ及び５Ｅを形成する
工程を有する。

【００５８】次にゲート凹所を形成する方法を実行す
る。この方法は本発明によれば特に、 − 図３に示すように、ミクロン又はサブミクロン単位
とすることのできる２つの孔５１Ｄ，５１Ｅをあけたホ
トレジストマスク１００を形成する工程（これらの孔は
形成すべき２つのトランジスタの後のゲート接点パッド
８Ｄ及び８Ｅを形成するためにこれら２つのトランジス
タに対し同時に且つ同じ寸法で形成するのが好ましく、
本発明の方法で後に形成すべきすべての孔はゲート用の
孔５１Ｄ及び５１Ｅに対して自己整合され、これらの孔
５１Ｄ及び５１Ｅはキャップ層４の上側面２４を露出
し、マスク１００にゲート用のミクロン又はサブミクロ
ン単位の孔を形成するのは当業者にとって既知のいずれ
かの方法、例えば電子ビームリソグラフィ方法によって
行なう）と、 − 図４に示すように、２つのトランジスタに対する孔
５４Ｄ及び５４Ｅを、アルミニウム（Ａｌ）元素を含む
半導体材料より成る下側の層１３又は１４（層１３又は
１４は形成するトランジスタがＨＥＭＴであるか仮像Ｈ
ＥＭＴであるかによる）の上側面２２までキャップ層４
中に同時にエッチングする工程（このエッチング工程は
少なくともふっ素（Ｆ）を含む例えば塩素（Ｃｌ）との
活性化合物より成るプラズマを用いた反応性イオンエッ
チング（ＲＩＥ）法により行ない、使用するプラズマは
例えばＣＣｌ₂ Ｆ₂ を含むか或いはＳｉＣｌ₄ 及びＳＦ
₆ の混合物を含むようにするのが好ましく、これらの条
件の下では、本例の場合砒化ガリウム（ＧａＡｓ）より
成るキャップ層４の材料のエッチングが本例の場合砒化
ガリウムアルミニウム（ＧａＡｌＡｓ）より成る下側の
層１３又は１４の材料に対して選択性となる）とを有す
る。

【００５９】本発明による方法では、エッチング剤中に
存在するふっ素元素（Ｆ）と前記の下側層１３又は１４
の材料（ＧａＡｌＡｓ）中に存在するアルミニウム元素
（Ａｌ）との反応によりふっ化アルミニウム（Ａｌ
Ｆ₃ ）のストッパ層３が系統的に形成されるために上述
したエッチング工程が下側層１３又は１４の上側面２２
の位置レベルで自動的に停止される。ふっ化アルミニウ
ムのこのストッパ層の厚さは一般に単分子層の１倍又は
２倍、すなわち０．３〜０．６ｎｍであり、従って従来
既知の装置の構造で形成されるストッパ層の約１０分の
１の厚さとなる。

【００６０】本発明による方法は更に、 − 図５に示すように、基板１を単に水に浸す洗浄処理
により、前の工程で系統的に形成されたふっ化アルミニ
ウム（ＡｌＦ₃ ）のストッパ層３を除去する工程を有す
る（この場合エッチング済は必要でなく、この工程によ
り砒化ガリウムアルミニウム（ＧａＡｌＡｓ）より成る
下側層１３又は１４の材料の表面３２を露出させる）。

【００６１】本発明の他の利点はゲート用の孔と一致す
る表面のストッパ層３が除去されるということである。
従って、完成されるトランジスタはエッチングストッパ
層のうちで除去されない部分を含むことがない。エッチ
ングストッパ層が残存すると、これにより寄生抵抗やト
ラッピング効果を生ぜしめるか或いはブレークダウンの
おそれを生ぜしめる。

【００６２】本発明の方法は更に、 − 図５に示すように、前に使用したマスク層１００と
は異なる種類のホトレジスト材料の層２００でデプレシ
ョン型のトランジスタ（Ｄ）の領域を被覆する工程を有
する。この層２００の材料はその下側の層１００を劣化
させることなく容易に除去しうる材料から選択する。例
えば、層１００の材料としてＰＭＭＡ（ポリメチルメタ
クリレート）のホトレジストを選択し、層２００の材料
として水性現像剤を有するポジ形のホトレジストを選択
することができる。この場合、層２００は、これを露光
し次に水性環境中で現像することにより下側層１００に
損傷を及ぼすことなくいかなる瞬時にも所望通りに除去
することができる。

【００６３】本発明方法は更に、 − 図６に示すように、ホトレジスト層１００中の孔５
１Ｅ及びキャップ層４中の孔５４Ｅを経るエンハンスメ
ント型トランジスタ（Ｅ）用のゲート凹所５２Ｅ（図
２）の非選択性エッチング工程を有する。このエッチン
グ工程は、所定の半導体装置における２種類のトランジ
スタ（Ｄ及びＥ）間に存在せしめる必要のある深さの差
Ｈ_E −Ｈ_D ＝ｈ_e −ｈ_dに等しい深さとなるまで行な
う。

【００６４】この非選択性のエッチング工程は、Ｃｌ₂
又はＢＣｌ₃ のような、ふっ素を有さないエッチング剤
を含むプラズマを用いる反応性イオンエッチング（ＲＩ
Ｅ）により行なうことができる。

【００６５】有利な変形例では、この非選択性のエッチ
ング工程を、Ｈ₃ ＰＯ₄ 又はＨ₃ ＮＯ₄ とＨ₂ Ｏ₂ とＨ
₂ Ｏとを３：１：２０の割合で混合した混合体で湿潤状
態で行なうことができる。この場合、得られるエッチン
グされた表面が清浄となりエッチング処理により損傷さ
れない。

【００６６】上述したいずれかの方法で行なうこのエッ
チング工程により、エッチングされた層１３又は１４の
上側面２２に対する、エンハンスメント型トランジスタ
のゲート凹所５２Ｅを形成する際の中間レベル６２Ｅの
第１の位置決めを行なう。この第１の位置決めは、上側
面２２がストッパ層３により規定されたものであり、こ
の上側面が前記の中間レベル６２Ｅまでのゲート凹所の
このエッチングに対する開始レベルの基準として作用す
るという事実及びこの工程中エッチングすべき厚さは常
に薄いという事実、すなわちこのエッチング工程の厚さ
の値はデプレション型トランジスタ（Ｄ）の凹所とエン
ハンスメント型トランジスタ（Ｅ）の凹所との間の深さ
の差を得るのに約９ｎｍであるという事実の為に正確と
なるものである。

【００６７】このエッチングは良好に規定された表面２
２から開始され、エッチングすべき厚さは薄い（１０ｎ
ｍよりも薄い）為、半導体材料の多くとも数単分子層の
所要精度でこのようなエッチング工程をいかに実現する
かは当業者にとって既知である。実際、エッチング速度
はエッチング剤の濃度によって与えられる精度で分かる
ものであり、エッチング深さは所定の時間中のエッチン
グ速度の関数として分かるものである。従って、このよ
うな薄いエッチング深さで生じるおそれのある誤差自体
極めてわずかなものである。一方、基板（支持ウェフ
ァ）の一端から他端へのエッチング厚さに生じる誤差も
わずかである。その理由は、このエッチングに対する開
始基準面は基板全体に亘って同じである為である。従っ
て、エッチングは均一となる。

【００６８】本発明の方法は更に、 − 図６に示すように、図５に示す工程で堆積した被覆
材料２００をデプレション型トランジスタ（Ｄ）の領域
から除去する工程と、 − 図７に示すように、図６の工程で用いたのと同じエ
ッチング方法（Ｃｌ₂ 又はＢＣｌ₃ を用いたＲＩＥ法或
いはＨ₃ ＮＯ₄ 及びＨ₂ Ｏを用いた湿式エッチング法）
により、ホトレジスト層１００中の孔５１Ｄ及び５１Ｅ
とキャップ層４中の孔５４Ｄ及び５４Ｅとを経て、デプ
レション型トランジスタ（Ｄ）のゲート凹所５２Ｄとエ
ンハンスメント型トランジスタ（Ｅ）のゲート凹所５２
Ｅとに対し同時に非選択性のエッチングを行なう工程と
を有している。

【００６９】このエッチング工程は約６ｎｍの厚さに亘
って行ない、この値は活性性１３又は１４中のデプレシ
ョン型トランジスタ（Ｄ）のゲート凹所の全深さを表す
とともに、活性層１３又は１４，１５，１２がＨＥＭＴ
又は仮像ＨＥＭＴを実現する例に対し５０ｎｍ程度の厚
さを有する場合、活性層１３又は１４中のエンハンスメ
ント型トランジスタ（Ｅ）のゲート凹所の全深さを約１
５ｎｍにするのに必要な深さを表す。

【００７０】このエッチング工程で、デプレション型ト
ランジスタのゲート凹所５２Ｄの底部４２Ｄが、エッチ
ングされた層１３又は１４の上側面２２から開始するそ
の最終レベルに直接位置する。このエッチング工程も前
述したように半導体材料の多くとも数単分子層の所要精
度で正確に行なえる。その理由は、このエッチング工程
は良好に規定された表面２２から開始され、エッチング
深さは浅い（≒６ｎｍ）為である。

【００７１】このエッチング工程は同時に、既に正確に
規定された中間レベル６２Ｅから開始するエンハンスメ
ント型トランジスタのゲート凹所５２Ｅの底部４２Ｅの
最終位置を規定する。底部４２Ｅの位置決め精度は凹所
５２Ｄの底部４２Ｄに対して得られる位置決め精度と同
じである。その理由は、エッチング工程が一緒に行なわ
れる為である。その精度は半導体材料の数単分子層の許
容範囲内に保たれる。エンハンスメント型トランジスタ
（Ｅ）のゲート凹所の形成を２工程で行ない且つこの２
工程間でエッチングを再開するにもかかわらず、このゲ
ート凹所の底部４２Ｅは極めて正確に位置決めされる。
その理由は、２工程の各々におけるエッチング深さが固
定の基準面（凹所５１Ｅにおける基準面は面３２であ
り、凹所５１Ｄにおける基準面も面３２である）から開
始され、一方後半のエッチング工程では２個所のエッチ
ング工程が一緒に行なわれる為にエンハンスメント型ト
ランジスタ（Ｅ）に対するエッチング深さがデプレショ
ン型トランジスタ（Ｄ）に対するエッチング深さと同じ
になる為である。デプレション型トランジスタ（Ｄ）の
凹所の底部４２Ｄの位置に対し得られる精度はエンハン
スメント型トランジスタ（Ｅ）の底部４２Ｅの位置に対
する精度と同じである。

【００７２】本発明による方法を用いることにより、同
一の基板（半導体ウェファ）に形成するすべての多数の
（数千の）トランジスタの精度が所望精度範囲内で極め
て均一になるということを確かめた。エッチング深さの
関数であるパラメータを確かめるためにエッチング処理
中に電気的な検査を行なうことができる。

【００７３】凹所５２Ｄ，５２ＥのエッチングをＲＩＥ
によって行なった場合には、所望に応じ、この乾式エッ
チング工程中に生じたひずみや欠陥を除去するために、
Ｈ₃ＰＯ₄ 又はＨ₃ ＮＯ₄ と、Ｈ₂ Ｏ₂ と、Ｈ₂ Ｏとの
３：１：２０の比率での混合物により極めて少数の単分
子層に通す湿式エッチング処理を行なうことができる。
前記のひずみは熱処理によって除去することもできる。

【００７４】本発明による方法は更に、 − 図２に示すように、金属層８Ｅ，８Ｄを堆積する工
程を有する。この堆積は、ゲート凹所の底部４２Ｄ，４
２Ｅと接触する金属ゲート接点パッド８Ｄ，８Ｅを形成
するようにゲート用の孔５１Ｄ，５１Ｅを通してこれら
の孔５１Ｄ，５１Ｅの精度を以って行なわれる。この堆
積はホトレジスト層１００の表面上にも行なわれ、その
後このホトレジスト層１００を金属ゲート接点パッド８
Ｄ，８Ｅにとって必要としない金属層の部分にも沿って
行なうリフトオフ処理によって除去する。

【００７５】図１及び２に示すように、エンハンスメン
ト型及びデプレション型トランジスタはメサ構造により
分離することができ、その結果２つの隣接トランジスタ
間に凹所７０を形成する。

【図面の簡単な説明】

【図１】１つがデプレション型で他の１つがエンハンス
メント型である埋込チャネルＨＥＭＴ型の２つの電界効
果トランジスタであって、これらのゲート凹所間に深さ
の差を必要とするものを示す断面図である。

【図２】図１の２つのトランジスタ及びこれらの関連素
子を示す断面図である。

【図３】図２のトランジスタの製造方法の一工程を示す
断面図である。

【図４】同じくその他の工程を示す断面図である。

【図５】同じくその更に他の工程を示す断面図である。

【図６】同じくその更に他の工程を示す断面図である。

【図７】同じくその更に他の工程を示す断面図である。

【図８】仮像ＨＥＭＴを形成するのに有利な半導体積層
体の変形例を示す断面図である。

【符号の説明】

１ 基板 ３ エッチングストッパ層 ４ 第３層（活性層） ５Ｄ，５Ｅ オーム接点パッド ８Ｄ，８Ｅ 金属ゲート接点パッド １０ 第１層（活性層） １１ チャネル層 １２ スペーサ層 １３ 第２層（活性層） １４ ショットキー層 １５ キャリヤ供給層 ２０ 界面

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 29/778 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｆ 9171−4Ｍ Ｈ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 埋込チャネル型の少なくとも２つの電界
   効果トランジスタ（Ｄ，Ｅ）を有し、一方の電界効果ト
   ランジスタ（Ｄ）のゲート凹所の深さが他方の電界効果
   トランジスタ（Ｅ）のゲート凹所の深さよりも浅くなっ
   ている半導体装置を製造するに当り、 − 少なくとも、 ・アルミニウム（Ａｌ）含有量が零でない半導体化合物
   より成り、ゲート凹所（５２Ｄ，５２Ｅ）が形成される
   活性層（１３，１４）と、 ・アルミニウム（Ａｌ）の無い半導体化合物のキャップ
   層（４）と、 ・各電界効果トランジスタ（Ｄ，Ｅ）に対するゲート用
   の孔（５１Ｄ，５１Ｅ）が開けられたマスク層（１０
   ０）とを具える積層体を基板（１）上に形成し、 − 前記の活性層（１３，１４）の上側面（２２）にふ
   っ化アルミニウム（ＡｌＦ₃ ）のストッパ層（３）が形
   成されるまで、ふっ素（Ｆ）を有するエッチング化合物
   を用いて前記の２つの電界効果トランジスタに対するゲ
   ート用の孔（５１Ｄ，５１Ｅ）を経て前記のキャップ層
   （４）に第１の選択性エッチング工程を行ない、その後
   前記のストッパ層（３）を除去し、前に堆積されたマス
   ク層（１００）を劣化させることなく除去しうる被覆材
   料（２００）を前記の一方の電界効果トランジスタ
   （Ｄ）の領域に被覆し、 − 前記の２つの電界効果トランジスタのゲート凹所
   （５２Ｄ，５２Ｅ）間の深さの差に等しい深さの前記の
   他方の電界効果トランジスタ（Ｅ）のゲート凹所の中間
   レベル（６２Ｅ）まで、ゲート用の孔（５１Ｅ）を経て
   前記の活性層（１３，１４）に第２の非選択性エッチン
   グ工程を行ない、その後前記の被覆材料（２００）を除
   去し、 − 前記の一方の電界効果トランジスタ（Ｄ）のゲート
   凹所の底部レベルまで、前記の２つの電界効果トランジ
   スタ（Ｄ，Ｅ）の２つのゲート用の孔（５１Ｄ，５１
   Ｅ）を経て同時に前記の活性層（１３，１４）に第３の
   非選択性エッチング工程を行なうことを特徴とする半導
   体装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   において、ＣＣｌ₂Ｆ₂ 又はＳｉＣｌ₄ とＳＦ₆ との混
   合物としうるふっ素化合物を有するプラズマによる反応
   性イオンエッチングにより前記の第１の選択性エッチン
   グ工程を行なうことを特徴とする半導体装置の製造方
   法。
3. 【請求項３】 請求項１又は２に記載の半導体装置の製
   造方法において、Ｃｌ₂ 又はＢＣｌ₃ を有しうる、ふっ
   素のない化合物を有するプラズマによる反応性イオンエ
   ッチングにより前記の第２及び第３の非選択性エッチン
   グ工程を行なうことを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項３に記載の半導体装置の製造方法
   において、反応性イオンエッチングによりエッチングさ
   れた表面のひずみ及び欠陥を除去するために、前記のエ
   ッチング工程後に、Ｈ₃ ＰＯ₄ 又はＨ₃ ＮＯ₄ とＨ₂ Ｏ
   ₂ とＨ₂ Ｏとの３：１：２０の比率の混合物による最終
   処理を行なうことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１又は２に記載の半導体装置の製
   造方法において、前記の第２及び第３の非選択性エッチ
   ング工程を、Ｈ₃ ＰＯ₄ 又はＨ₃ ＮＯ₄ とＨ ₂ Ｏ₂ とＨ
   ₂ Ｏとの３：１：２０の比率の混合物のような、ふっ素
   のないエッチング化合物を用いた湿式処理で行なうこと
   を特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項１〜５のいずれか一項に記載の半
   導体装置の製造方法において、ふっ化アルミニウムのス
   トッパ層（３）の除去を水（Ｈ₂ Ｏ）を用いた洗浄によ
   り行なうことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項１〜６のいずれか一項に記載の半
   導体装置の製造方法において、高電子移動度の電界効果
   トランジスタを形成するために、基板（１）から出発す
   る半導体層の積層体が、少なくとも、 − 禁止帯幅の狭い半導体化合物より成る第１の活性層
   （１０）と、 − アルミニウム含有量が零でなく、禁止帯幅が広く、
   前記の第１の活性層（１０）とでヘテロ構造の界面（２
   ０）を形成するために多量にドーピングされている半導
   体化合物より成る第２の活性層（１３）であって、この
   第２の活性層中にはショットキーゲート接点（８Ｄ，８
   Ｅ）を入れるためのゲート凹所（５２Ｄ，５２Ｅ）が形
   成され、これらゲート凹所の底部（４２Ｄ，４２Ｅ）と
   前記のヘテロ構造の界面（２０）との間の距離は、互い
   に異なる深さのゲート凹所を有する２つのトランジスタ
   であるデプレション型トランジスタ（Ｄ）及びエンハン
   スメント型トランジスタ（Ｅ）のようなピンチオフ電圧
   が互いに異なる２つのトランジスタを製造するために厳
   密に調整される当該第２の活性層（１３）と、 − 前記のトランジスタ（Ｄ，Ｅ）に対するそれぞれの
   オーム接点（５Ｄ，５Ｅ）を設置する、多量にドーピン
   グされたキャップ層（４）とをこの順序で有するように
   することを特徴とする半導体装置の製造方法。
8. 【請求項８】 請求項１〜６のいずれか一項に記載の半
   導体装置の製造方法において、仮像高電子移動度電界効
   果トランジスタを形成するために、基板から出発する半
   導体層の積層体が、 − 禁止帯幅が狭い半導体化合物より成り故意にドーピ
   ングされないバッファ層（１０）と、 − 禁止帯幅が狭い半導体化合物より成り故意にドーピ
   ングされないチャネル層（１１）と、 − 禁止帯幅が広い半導体化合物より成り故意にドーピ
   ングされず、禁止帯幅の狭い隣接の層とでヘテロ構造を
   形成するスペーサ層（１２）と、 − 禁止帯幅が広い半導体化合物より成り多量にドーピ
   ングされたキャリヤ供給層（１５）と、 − 禁止帯幅が広く、アルミニウム含有量が零でなく、
   多量にドーピングされたショットキー層（１４）であっ
   て、このショットキー層にショットキーゲート接点（８
   Ｄ，８Ｅ）を入れるためのゲート凹所（５２Ｄ，５２
   Ｅ）が形成され、これらゲート凹所の底部（４２Ｄ，４
   ２Ｅ）とヘテロ構造の界面（２０）との間の距離は、互
   いに異なる深さのゲート凹所を有する２つのトランジス
   タであるデプレション型トランジスタ（Ｄ）及びエンハ
   ンスメント型トランジスタ（Ｅ）のようなピンチオフ電
   圧が互いに異なる２つのトランジスタを製造するために
   厳密に調整される当該ショットキー層（１４）と、 − 前記のトランジスタ（Ｄ，Ｅ）のソース及びドレイ
   ンオーム接点（５Ｄ，５Ｅ）を設置する、多量にドーピ
   ングされたキャップ層（４）とを有するようにすること
   を特徴とする半導体装置の製造方法。
9. 【請求項９】 請求項７又は８に記載の半導体装置の製
   造方法において、禁止帯幅が狭い前記の半導体化合物を
   砒化ガリウム（ＧａＡｓ）とし、禁止帯幅が広い前記の
   半導体化合物を砒化ガリウムアルミニウム（ＧａＡｌＡ
   ｓ）とし、前記の基板及びキャップ層を砒化ガリウム
   （ＧａＡｓ）から形成することを特徴とする半導体装置
   の製造方法。