JPH0864838A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0864838A JPH0864838A JP6223930A JP22393094A JPH0864838A JP H0864838 A JPH0864838 A JP H0864838A JP 6223930 A JP6223930 A JP 6223930A JP 22393094 A JP22393094 A JP 22393094A JP H0864838 A JPH0864838 A JP H0864838A
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- JP
- Japan
- Prior art keywords
- thin film
- concentration impurity
- film transistor
- region
- gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 トランジスタの面積増大を伴うことなくオフ
電流を減少させることのできる薄膜トランジスタを提供
する。 【構成】 基板１上に形成された薄膜半導体領域１０及
びこの薄膜半導体領域に電圧を印加する複数の電極を備
えた薄膜トランジスタにおいて、前記薄膜半導体領域
は、少なくとも２つの高濃度不純物領域４と、この高濃
度不純物領域の間に存在する複数のチャネル領域３と、
前記高濃度不純物領域と前記チャネル領域との間に低濃
度不純物領域５とを有し、各チャネル領域に対応する位
置に絶縁層６を介してゲート電極７を有する。
電流を減少させることのできる薄膜トランジスタを提供
する。 【構成】 基板１上に形成された薄膜半導体領域１０及
びこの薄膜半導体領域に電圧を印加する複数の電極を備
えた薄膜トランジスタにおいて、前記薄膜半導体領域
は、少なくとも２つの高濃度不純物領域４と、この高濃
度不純物領域の間に存在する複数のチャネル領域３と、
前記高濃度不純物領域と前記チャネル領域との間に低濃
度不純物領域５とを有し、各チャネル領域に対応する位
置に絶縁層６を介してゲート電極７を有する。
Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置その他
の電子機器装置に用いる薄膜トランジスタに関する。
の電子機器装置に用いる薄膜トランジスタに関する。
【０００２】
【従来の技術】液晶表示装置は表示装置の薄型化を図る
に有効であり、近年、その研究開発が盛んに行なわれて
いる。液晶表示装置は、その表示形態によってセグメン
ト方式とマトリックス方式とに分けることができるが、
マトリックス方式のものは画像を表示する用途として液
晶テレビ、パソコン、ワープロ等の表示装置に用いられ
ている。このマトリックス方式には単純マトリックス方
式とアクティブマトリックス方式とがあるが、高画質で
ある上、クロストークの現象がないアクティブマトリッ
クス方式が注目されている。アクティブマトリックス方
式の液晶表示装置は、１画素ごとに設けた液晶駆動素子
によりその画素の液晶部分に電圧を印加することにより
画像を表示するものである。この液晶駆動素子として近
年急速に普及しつつあるのが薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）である。薄膜トランジスタ
は、以前のシリコン単結晶基板上に作られたＭＯＳトラ
ンジスタのもつ欠点、すなわち表示画面の寸法の制限が
あること、透過型にできないこと等を克服する液晶駆動
素子として開発されたものである。薄膜トランジスタ
は、ガラス等の透明絶縁基板上に形成された半導体薄膜
の所定の領域に不純物を注入してトランジスタを形成す
る。特に、液晶表示装置用の半導体薄膜の素材として
は、セレン化カドミウム、多結晶シリコン、アモルファ
スシリコン等が用いられている。液晶表示装置に使用さ
れる薄膜トランジスタに要求される性能は、液晶を駆動
するに十分なオン電流が得られること、及びオフ状態に
おける保持特性を良くするためにオフ電流が極力少ない
ことである。ところが十分なオン電流を得るために、チ
ャネル長を短くチャネル幅を大きくすると、ＰＮ接合部
分の電界強度が大きくなるため、オフ電流が増加すると
いう二律背反の現象が発生する。そこで従来より、半導
体薄膜に直列接続した複数の薄膜トランジスタを形成し
てチャネル長を分割し、各チャネルごとにゲート電極を
設けたマルチゲート構造の薄膜トランジスタが用いられ
てきた。図５は従来のマルチゲート構造の薄膜トランジ
スタの等価回路図である。図５において、トランジスタ
１１，１２，１３は直列接続され、一方の端のトランジ
スタ１１のソース領域がソース端子Ｓに接続され、他の
一方のトランジスタ１３のドレイン領域がドレイン端子
Ｄに接続されている。また、各トランジスタのゲート電
極はすべて共通のゲート端子Ｇに接続されている。すな
わち、この直列接続された複数のトランジスタにより単
一の薄膜トランジスタとして機能すると同時に、全体の
チャネル長は短く分割された構造となっている。このよ
うなマルチゲート構造の薄膜トランジスタは、チャネル
長を短く分割することにより、個々のトランジスタにお
けるＰＮ接合部分の電界強度を分散することとなり、そ
の結果オフ電流を減少させることができる。
に有効であり、近年、その研究開発が盛んに行なわれて
いる。液晶表示装置は、その表示形態によってセグメン
ト方式とマトリックス方式とに分けることができるが、
マトリックス方式のものは画像を表示する用途として液
晶テレビ、パソコン、ワープロ等の表示装置に用いられ
ている。このマトリックス方式には単純マトリックス方
式とアクティブマトリックス方式とがあるが、高画質で
ある上、クロストークの現象がないアクティブマトリッ
クス方式が注目されている。アクティブマトリックス方
式の液晶表示装置は、１画素ごとに設けた液晶駆動素子
によりその画素の液晶部分に電圧を印加することにより
画像を表示するものである。この液晶駆動素子として近
年急速に普及しつつあるのが薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）である。薄膜トランジスタ
は、以前のシリコン単結晶基板上に作られたＭＯＳトラ
ンジスタのもつ欠点、すなわち表示画面の寸法の制限が
あること、透過型にできないこと等を克服する液晶駆動
素子として開発されたものである。薄膜トランジスタ
は、ガラス等の透明絶縁基板上に形成された半導体薄膜
の所定の領域に不純物を注入してトランジスタを形成す
る。特に、液晶表示装置用の半導体薄膜の素材として
は、セレン化カドミウム、多結晶シリコン、アモルファ
スシリコン等が用いられている。液晶表示装置に使用さ
れる薄膜トランジスタに要求される性能は、液晶を駆動
するに十分なオン電流が得られること、及びオフ状態に
おける保持特性を良くするためにオフ電流が極力少ない
ことである。ところが十分なオン電流を得るために、チ
ャネル長を短くチャネル幅を大きくすると、ＰＮ接合部
分の電界強度が大きくなるため、オフ電流が増加すると
いう二律背反の現象が発生する。そこで従来より、半導
体薄膜に直列接続した複数の薄膜トランジスタを形成し
てチャネル長を分割し、各チャネルごとにゲート電極を
設けたマルチゲート構造の薄膜トランジスタが用いられ
てきた。図５は従来のマルチゲート構造の薄膜トランジ
スタの等価回路図である。図５において、トランジスタ
１１，１２，１３は直列接続され、一方の端のトランジ
スタ１１のソース領域がソース端子Ｓに接続され、他の
一方のトランジスタ１３のドレイン領域がドレイン端子
Ｄに接続されている。また、各トランジスタのゲート電
極はすべて共通のゲート端子Ｇに接続されている。すな
わち、この直列接続された複数のトランジスタにより単
一の薄膜トランジスタとして機能すると同時に、全体の
チャネル長は短く分割された構造となっている。このよ
うなマルチゲート構造の薄膜トランジスタは、チャネル
長を短く分割することにより、個々のトランジスタにお
けるＰＮ接合部分の電界強度を分散することとなり、そ
の結果オフ電流を減少させることができる。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
のマルチゲート構造の薄膜トランジスタは、オフ電流を
少なくしようとすればそれだけゲート数を増加させねば
ならず、ゲート数の増加に伴いトランジスタの面積も増
大するという問題があった。この発明はかかる従来の問
題の問題を解決するものであり、トランジスタの面積増
大を伴うことなくオフ電流を減少させることのできる薄
膜トランジスタを提供することを目的とする。
のマルチゲート構造の薄膜トランジスタは、オフ電流を
少なくしようとすればそれだけゲート数を増加させねば
ならず、ゲート数の増加に伴いトランジスタの面積も増
大するという問題があった。この発明はかかる従来の問
題の問題を解決するものであり、トランジスタの面積増
大を伴うことなくオフ電流を減少させることのできる薄
膜トランジスタを提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明は上記目的を達
成するために、基板上に形成された薄膜半導体領域及び
この薄膜半導体領域に電圧を印加する複数の電極を備え
た薄膜トランジスタにおいて、前記薄膜半導体領域は、
少なくとも２つの高濃度不純物領域と、この高濃度不純
物領域の間に存在する複数のチャネル領域と、前記高濃
度不純物領域と前記チャネル領域との間に低濃度不純物
領域とを有し、各チャネル領域に対応する位置に絶縁層
を介してゲート電極を有することを特徴とする。
成するために、基板上に形成された薄膜半導体領域及び
この薄膜半導体領域に電圧を印加する複数の電極を備え
た薄膜トランジスタにおいて、前記薄膜半導体領域は、
少なくとも２つの高濃度不純物領域と、この高濃度不純
物領域の間に存在する複数のチャネル領域と、前記高濃
度不純物領域と前記チャネル領域との間に低濃度不純物
領域とを有し、各チャネル領域に対応する位置に絶縁層
を介してゲート電極を有することを特徴とする。
【０００５】
【作用】上記手段によるこの発明の作用は、薄膜トラン
ジスタのＰＮ接合部分、すなわち電極が接続された高濃
度不純物領域と複数のチャネル領域との間に低濃度不純
物領域を有し、ＰＮ接合部分の電界強度を小さくするこ
とにより、ゲート増加によるトランジスタの面積増大を
伴うことなくオフ電流を減少させることが可能となる。
ジスタのＰＮ接合部分、すなわち電極が接続された高濃
度不純物領域と複数のチャネル領域との間に低濃度不純
物領域を有し、ＰＮ接合部分の電界強度を小さくするこ
とにより、ゲート増加によるトランジスタの面積増大を
伴うことなくオフ電流を減少させることが可能となる。
【０００６】
【実施例】以下、図１〜図４を参照してこの発明の実施
例を説明する。図１はこの発明の薄膜トランジスタの第
１の実施例の構造を示す断面図である。ガラス基板１の
表面の全面にわたって、下地透明絶縁膜２が形成されて
いる。この下地透明絶縁膜２の表面に形成された薄膜半
導体領域１０は、異なる複数の領域で構成されている。
すなわち、不純物の注入のない複数のチャネル領域３、
高い不純物濃度のイオンが注入された高濃度不純物領域
４、低い不純物濃度のイオンが注入された低濃度不純物
領域５で構成されている。さらに、薄膜半導体領域はゲ
ート絶縁膜６で覆われ、このゲート絶縁膜６の表面の各
チャネル領域３に対応する位置にそれぞれゲート電極７
が形成されている。そしてゲート絶縁膜６及びゲート電
極７は層間絶縁膜８で覆われている。薄膜半導体領域１
０の両端の高濃度不純物領域４の上部のゲート絶縁膜７
及び層間絶縁膜８にはエッチングにより孔が開けられて
いて、２つの高濃度不純物領域４の一方はドレイン電極
９ａに他方はソース電極９ｂに接続されている。ドレイ
ン電極９ａに接続された高濃度不純物領域４はドレイン
領域であり、またソース電極９ｂに接続された高濃度不
純物領域４はソース領域である。すなわち、図１の薄膜
トランジスタの構造は、マルチゲート構造でかつ低濃度
イオン注入ドレイン（ＬＤＤ）構造となっている。もっ
とも図１の構造ではレジストパターンの工程が容易であ
ることから、ソース領域もＬＤＤ構造を採っている。な
お、図１の如き薄膜トランジスタにおいて、ゲート電極
７が２個の場合をデュアルゲート、３個の場合をトリプ
ルゲートという。
例を説明する。図１はこの発明の薄膜トランジスタの第
１の実施例の構造を示す断面図である。ガラス基板１の
表面の全面にわたって、下地透明絶縁膜２が形成されて
いる。この下地透明絶縁膜２の表面に形成された薄膜半
導体領域１０は、異なる複数の領域で構成されている。
すなわち、不純物の注入のない複数のチャネル領域３、
高い不純物濃度のイオンが注入された高濃度不純物領域
４、低い不純物濃度のイオンが注入された低濃度不純物
領域５で構成されている。さらに、薄膜半導体領域はゲ
ート絶縁膜６で覆われ、このゲート絶縁膜６の表面の各
チャネル領域３に対応する位置にそれぞれゲート電極７
が形成されている。そしてゲート絶縁膜６及びゲート電
極７は層間絶縁膜８で覆われている。薄膜半導体領域１
０の両端の高濃度不純物領域４の上部のゲート絶縁膜７
及び層間絶縁膜８にはエッチングにより孔が開けられて
いて、２つの高濃度不純物領域４の一方はドレイン電極
９ａに他方はソース電極９ｂに接続されている。ドレイ
ン電極９ａに接続された高濃度不純物領域４はドレイン
領域であり、またソース電極９ｂに接続された高濃度不
純物領域４はソース領域である。すなわち、図１の薄膜
トランジスタの構造は、マルチゲート構造でかつ低濃度
イオン注入ドレイン（ＬＤＤ）構造となっている。もっ
とも図１の構造ではレジストパターンの工程が容易であ
ることから、ソース領域もＬＤＤ構造を採っている。な
お、図１の如き薄膜トランジスタにおいて、ゲート電極
７が２個の場合をデュアルゲート、３個の場合をトリプ
ルゲートという。
【０００７】図３は、従来例及び第１実施例におけるｎ
−ＭＯＳ型のデュアルゲート薄膜トランジスタのゲート
電圧に対するドレイン電流の特性を示す図である。図３
（ａ）は従来例のゲート電極を２つもつＬＤＤ構造でな
いデュアルゲート薄膜トランジスタのドレイン電流特性
を示し、図３（ｂ）は第１実施例のゲート電極を２つも
つと同時にＬＤＤ構造のデュアルゲート薄膜トランジス
タのドレイン電流を示している。図３において、特性曲
線Ａはドレイン電極に印加される電圧（ドレイン・ソー
ス間電圧）Ｖd が５ｖ、特性曲線Ｂはドレイン電極に印
加される電圧Ｖd が１０ｖの場合である。
−ＭＯＳ型のデュアルゲート薄膜トランジスタのゲート
電圧に対するドレイン電流の特性を示す図である。図３
（ａ）は従来例のゲート電極を２つもつＬＤＤ構造でな
いデュアルゲート薄膜トランジスタのドレイン電流特性
を示し、図３（ｂ）は第１実施例のゲート電極を２つも
つと同時にＬＤＤ構造のデュアルゲート薄膜トランジス
タのドレイン電流を示している。図３において、特性曲
線Ａはドレイン電極に印加される電圧（ドレイン・ソー
ス間電圧）Ｖd が５ｖ、特性曲線Ｂはドレイン電極に印
加される電圧Ｖd が１０ｖの場合である。
【０００８】図４は、従来例及び第１実施例におけるト
リプルゲート薄膜トランジスタのゲート電圧に対するド
レイン電流の特性を示す図である。図４（ａ）は従来例
のゲート電極を３つもつＬＤＤ構造でないトリプルゲー
ト薄膜トランジスタのドレイン電流特性を示し、図４
（ｂ）は第１実施例のゲート電極を３つもつと同時にＬ
ＤＤ構造のトリプルゲート薄膜トランジスタのドレイン
電流を示している。図４においても、特性曲線Ａはドレ
イン電極に印加される電圧Ｖd が５ｖ、特性曲線Ｂはド
レイン電極に印加される電圧Ｖd が１０ｖの場合であ
る。
リプルゲート薄膜トランジスタのゲート電圧に対するド
レイン電流の特性を示す図である。図４（ａ）は従来例
のゲート電極を３つもつＬＤＤ構造でないトリプルゲー
ト薄膜トランジスタのドレイン電流特性を示し、図４
（ｂ）は第１実施例のゲート電極を３つもつと同時にＬ
ＤＤ構造のトリプルゲート薄膜トランジスタのドレイン
電流を示している。図４においても、特性曲線Ａはドレ
イン電極に印加される電圧Ｖd が５ｖ、特性曲線Ｂはド
レイン電極に印加される電圧Ｖd が１０ｖの場合であ
る。
【０００９】図３（ａ），（ｂ）及び図４（ａ），
（ｂ）から明らかなように、デュアルゲート薄膜トラン
ジスタもトリプルゲート薄膜トランジスタも、ＬＤＤ構
造のものはゲート電圧が負の範囲における電流すなわち
無電界時及び逆バイアス時にドレインに流れるオフ電流
が、ＬＤＤ構造でないものよりも一層減少しているのが
判る。さらに、デュアルゲートのものよりもトリプルゲ
ートのものの方がオフ電流の減少が顕著である。従っ
て、マルチゲート構造の薄膜トランジスタにおいても、
オフ電流の減少を図るために、単にゲート数を増加させ
るだけでなく、ＬＤＤ構造と組み合わせることにより、
トランジスタの面積増大を伴うことなくオフ電流を減少
させることができる。
（ｂ）から明らかなように、デュアルゲート薄膜トラン
ジスタもトリプルゲート薄膜トランジスタも、ＬＤＤ構
造のものはゲート電圧が負の範囲における電流すなわち
無電界時及び逆バイアス時にドレインに流れるオフ電流
が、ＬＤＤ構造でないものよりも一層減少しているのが
判る。さらに、デュアルゲートのものよりもトリプルゲ
ートのものの方がオフ電流の減少が顕著である。従っ
て、マルチゲート構造の薄膜トランジスタにおいても、
オフ電流の減少を図るために、単にゲート数を増加させ
るだけでなく、ＬＤＤ構造と組み合わせることにより、
トランジスタの面積増大を伴うことなくオフ電流を減少
させることができる。
【００１０】図２はこの発明の薄膜トランジスタの第２
の実施例の構造を示す断面図である。図２の薄膜トラン
ジスタの構成は、基本的には図１の薄膜トランジスタの
構成と同一であり、以下図１の構成と異なる点について
説明する。この場合の構成の特徴は、各チャネル領域３
間は低濃度不純物領域５のみで形成され、高濃度不純物
領域が存在しないことである。しかしながら、マルチゲ
ート構造の薄膜トランジスタの場合には、各チャネル領
域３間の高濃度不純物領域から電極を引き出す必要がな
いので、各チャネル領域３間は低濃度不純物領域５のみ
で形成しても第１の実施例と同様の効果が得られる。
の実施例の構造を示す断面図である。図２の薄膜トラン
ジスタの構成は、基本的には図１の薄膜トランジスタの
構成と同一であり、以下図１の構成と異なる点について
説明する。この場合の構成の特徴は、各チャネル領域３
間は低濃度不純物領域５のみで形成され、高濃度不純物
領域が存在しないことである。しかしながら、マルチゲ
ート構造の薄膜トランジスタの場合には、各チャネル領
域３間の高濃度不純物領域から電極を引き出す必要がな
いので、各チャネル領域３間は低濃度不純物領域５のみ
で形成しても第１の実施例と同様の効果が得られる。
【００１１】
【発明の効果】この発明によれば、基板上に形成された
薄膜半導体領域及びこの薄膜半導体領域に電圧を印加す
る複数の電極を備えた薄膜トランジスタにおいて、前記
薄膜半導体領域は、少なくとも２つの高濃度不純物領域
と、この高濃度不純物領域の間に存在する複数のチャネ
ル領域と、前記高濃度不純物領域と前記チャネル領域と
の間に低濃度不純物領域とを有し、各チャネル領域に対
応する位置に絶縁層を介してゲート電極を有することに
より、ＰＮ接合部分の電界強度を小さくできるので、マ
ルチゲート構造のみの薄膜トランジスタの場合と比較し
て、トランジスタの面積増大を伴うことなくオフ電流を
減少させることが可能となる。
薄膜半導体領域及びこの薄膜半導体領域に電圧を印加す
る複数の電極を備えた薄膜トランジスタにおいて、前記
薄膜半導体領域は、少なくとも２つの高濃度不純物領域
と、この高濃度不純物領域の間に存在する複数のチャネ
ル領域と、前記高濃度不純物領域と前記チャネル領域と
の間に低濃度不純物領域とを有し、各チャネル領域に対
応する位置に絶縁層を介してゲート電極を有することに
より、ＰＮ接合部分の電界強度を小さくできるので、マ
ルチゲート構造のみの薄膜トランジスタの場合と比較し
て、トランジスタの面積増大を伴うことなくオフ電流を
減少させることが可能となる。
【図１】この発明の薄膜トランジスタの第１の実施例の
構造を示す断面図。
構造を示す断面図。
【図２】この発明の薄膜トランジスタの第２の実施例の
構造を示す断面図。
構造を示す断面図。
【図３】従来例及び第１実施例におけるデュアルゲート
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。
【図４】従来例及び第１実施例におけるトリプルゲート
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。
薄膜トランジスタのゲート電圧に対するドレイン電流の
特性を示す図。
【図５】従来のマルチゲート構造の薄膜トランジスタの
等価回路図。
等価回路図。
１ ガラス基板 ３ チャネル領域 ４ 高濃度不純物領域 ５ 低濃度不純物領域 ７ ゲート電極 １０ 薄膜半導体領域
Claims (3)
- 【請求項１】基板上に形成された薄膜半導体領域及びこ
の薄膜半導体領域に電圧を印加する複数の電極を備えた
薄膜トランジスタにおいて、 前記薄膜半導体領域は、少なくとも２つの高濃度不純物
領域と、この高濃度不純物領域の間に存在する複数のチ
ャネル領域と、前記高濃度不純物領域と前記チャネル領
域との間に低濃度不純物領域とを有し、各チャネル領域
に対応する位置に絶縁層を介してそれぞれゲート電極を
有することを特徴とする薄膜トランジスタ。 - 【請求項２】請求項１において、各チャネル領域間に低
濃度不純物領域を有することを特徴とする薄膜トランジ
スタ。 - 【請求項３】請求項１において、各チャネル領域間に一
対の低濃度不純物領域と該低濃度不純物領域間に配され
た高濃度不純物領域を有することを特徴とする薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223930A JPH0864838A (ja) | 1994-08-26 | 1994-08-26 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223930A JPH0864838A (ja) | 1994-08-26 | 1994-08-26 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864838A true JPH0864838A (ja) | 1996-03-08 |
Family
ID=16805945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223930A Pending JPH0864838A (ja) | 1994-08-26 | 1994-08-26 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864838A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001345453A (ja) * | 2000-03-27 | 2001-12-14 | Semiconductor Energy Lab Co Ltd | 液晶表示装置及びその作製方法 |
| US6563135B2 (en) * | 1996-06-21 | 2003-05-13 | Lg Electronics Inc. | Thin film transistor and a method of forming the same |
| JP2006157053A (ja) * | 1999-04-12 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法、並びに電子機器 |
| US7855380B2 (en) | 1999-04-12 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1994
- 1994-08-26 JP JP6223930A patent/JPH0864838A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563135B2 (en) * | 1996-06-21 | 2003-05-13 | Lg Electronics Inc. | Thin film transistor and a method of forming the same |
| US6589826B2 (en) | 1996-06-21 | 2003-07-08 | Lg Electronics Inc. | Thin film transistor and a method of forming the same |
| JP2006157053A (ja) * | 1999-04-12 | 2006-06-15 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法、並びに電子機器 |
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| US8071981B2 (en) | 1999-04-12 | 2011-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for fabricating the same |
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