JPH0865061A - アイドリング電流制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 増幅回路出力段におけるスイッチング歪を生
じさせず、バイアスを温度変化に対し安定に保つ。 【構成】 ＳＥＰＰ型電力増幅器のＮＰＮ出力Ｔr３の
エミッタ抵抗から動作信号を検出し、最小値をホールド
し、この最小値と予め設定された基準電圧２９とを比較
して電圧が等しくなるように可変定電圧源７を制御し、
ＮＰＮＴr２のベースにダイオード１１を介しバイアス
を供給する。ＰＮＰ出力Ｔr５も同様の回路構成として
それぞれの出力Ｔrのアイドリング電流を制御する。ま
たＮＰＮ出力Tr３のホールド回路２７とＰＮＰ出力Ｔr
５のホールド回路２８の出力差を検出し、予め設定した
基準電圧３０と等しくなるように制御増幅器２５で可変
定電圧源６を制御し、ＮＰＮＴr２とＰＮＰＴr４のベー
ス間にダイオード１３，１４を介しバイアスを印加す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＡＢ級プッシュプル動
作を行うトランジスタ出力増幅回路に係り、特にスイッ
チング歪を生じず、周辺温度やトランジスタ自体の発熱
及びばらつきに影響されず安定に動作させるアイドリン
グ電流制御回路に関する。

【０００２】

【従来の技術】オーディオ用パワーアンプに代表される
低インピーダンス負荷（スピーカ）をドライブするプッ
シュプル型の増幅回路では、出力段出力トランジスタの
自己発熱及び周囲温度の変化によるバイアス電流の変動
を補償するため、図４の回路図に示すようなバイアス回
路が一般に用いられる。その補償は出力段出力トランジ
スタ３及び出力トランジスタ５とバイアスを発生させる
トランジスタ３２をヒートシンク上で熱結合させ、熱帰
還を利用するものである。

【０００３】しかし、このような増幅回路は熱帰還の時
定数が長く、楽音信号のように時々刻々に変化する信号
には追従できず、バイアス電流の変動が大きい。このた
め、エミッタ抵抗の電圧降下を検出することによってバ
イアス電流を検出し、これをもとに電気的帰還を行って
バイアスの制御を行う増幅回路が多く考案されている。

【０００４】例えば、図５のブロック図に示すような回
路構成が実公平４−１８２４９号公報で開示されてい
る。図において、図中２０１はバイアス電圧発生器、２
０２は比較器、２０３は電圧検出器、２０４は極小値ホ
ールド器である。その動作を説明すると、電圧検出器２
０３はエミッタ抵抗Ｒ1、Ｒ2を流れる電流による電圧降
下を検出し、その検出信号を出力する。極小値ホールド
器２０４はその信号の極小値をホールドし、逐次極小電
圧値を比較器２０２へ出力する。

【０００５】比較器２０２は、極小値ホールド器２０４
の出力と基準電圧値ＶS とを比較し、それらの差信号を
バイアス電圧発生器２０１の制御信号入力端子２０１3
に出力する。バイアス電圧発生器２０１では、この差信
号を零にするべく、出力端子２０１1、２０１2間に所望
のバイアス電圧ＶBOを発生させてアイドリング電流を制
御する。以上の如く負帰還回路を構成するので、例えば
基準電圧ＶS を調整することにより、安定したアイドリ
ング電流値を定めることができる。

【０００６】また、図６に示すような回路構成が特公平
４−２７７２５号公報で開示されている。その動作を説
明すると、出力トランジスタ３及び出力トランジスタ５
のバイアス電流は抵抗１０８及び１０９に流れ、これら
の抵抗の両端Ａ、Ｂ間に電圧降下を生じるから、検出回
路１０１には上記バイアス電流の大きさに応じた電圧が
印加され、検出器１０１の出力にバイアス電流の大きさ
に応じた検出信号が得られる。この検出信号は、比較器
１０２の一方に印加され、その他方の端子Ｅに印加され
た基準信号レベルと比較される。

【０００７】比較器１０２は、端子Ｅの基準信号レベル
より検出信号が大きい場合には高（Ｈ）レベル信号を、
検出信号が小さい場合には、低（Ｌ）レベル信号を生
じ、この比較信号を積分・駆動回路１１０に印加する。
積分・駆動回路１１０は比較信号を積分して得られる積
分信号により可変インピーダンス源（ＦＥＴ１０６、１
０７）を変化させる。このインピーダンスの変化によっ
て点Ｃ、Ｄ間の電圧降下を変化させ、出力トランジスタ
３及び出力トランジスタ５のバイアス電流を制御する。

【０００８】即ち、温度上昇等によって出力トランジス
タ３及び出力トランジスタ５のバイアス電流が増加する
と、検出回路１０１の検出信号が増加し、検出信号が端
子Ｅの所定の基準信号レベルを越えると比較器１０２が
Ｈレベル信号を出力し、このＨレベル信号が積分・駆動
回路１１０に印加されて駆動回路（ＦＥＴ）のインピー
ダンスを減少させ、点Ｃ、Ｄ間の電圧降下が減少して、
バイアスを減少させる。これにより、バイアス電流は優
れた安定性を保つことができ、しかもバイアス電流の安
定化に要する時間もきわめて短くなる。

【０００９】

【発明が解決しようとする課題】しかしながら、図５に
示す回路構成では、ＮＰＮ出力トランジスタＱ1 のエミ
ッタ及びＰＮＰ出力トランジスタＱ2 のエミッタから、
抵抗Ｒ1，Ｒ2の総合した電圧降下によってバイアス電流
の検出を行っているので、Ｑ1，Ｑ2個々におけるトラン
ジスタの動作状態を検出することができない。また、増
幅回路の出力が大きくなりＢ級動作の領域に入ると、信
号の正ピーク付近でＰＮＰ出力トランジスタＱ2が、負
ピーク付近でＮＰＮ出力トランジスタＱ1がカットオフ
し、スイッチング歪を生じる。これは図６に示す従来回
路においても同様なことが云える。

【００１０】ノンスイッチング回路として、図７の回路
図で破線内に示す回路があるが、出力トランジスタの温
度上昇によるＶBEの低下時やダイオード（１６〜１９）
の準方向電圧ＶF が高い方向にばらついた場合、出力ト
ランジスタ３及び出力トランジスタ５のベースバイアス
は大きくなり、過大なバイアス電流が流れる恐れがあ
る。このため、図７中、トランジスタ３２及び抵抗Ｒ
a，Ｒbにより、トランジスタ２及び４のベース（それぞ
れ点Ｃ及び点Ｄ）に印加されるバイアス（電圧）に対
し、破線内のノンスイッチング回路により点Ｃ、Ｄに印
加されるバイアスは幾分小さく抑えられる。従って、大
振幅出力の正負のピークにおける出力トランジスタ３及
び出力トランジスタ５を流れる電流が小さくなり、場合
によってはカットオフしてしまう。本発明は上記のよう
な問題点に鑑みなされたもので、スイッチング歪を生じ
ず、且つ、素子のばらつきの影響を受けず、温度変化に
対し追従が良好なアイドリング電流制御回路を提供する
ものである。

【００１１】

【課題を解決するための手段】そのため請求項１のアイ
ドリング電流制御回路においては、最終出力段でそれぞ
れがエミッタ抵抗を有するＳＥＰＰ型電力増幅器のアイ
ドリング電流を制御する制御回路において、ＮＰＮ出力
トランジスタ３のエミッタ抵抗ＲENから動作信号を検出
する第１の検出器２１と、第１の検出器２１の出力波形
の最小値を保持する第１のホールド回路２７と、第１の
ホールド回路２７の最小値と予め設定された第１の基準
電圧２９とが等しくなるようにＮＰＮトランジスタのベ
ース２にダイオード１１を介しバイアスを供給する第１
の可変定電圧源７を制御する第１の制御用増幅器２４
と、ＰＮＰ出力トランジスタ５のエミッタ抵抗ＲEPから
動作信号を検出する第２の検出器２２と、第２の検出器
２２の出力波形の最小値を保持する第２のホールド回路
２８と、第２のホールド回路２８の最小値と予め設定さ
れた第２の基準電圧３１とが等しくなるようにＰＮＰト
ランジスタ４のベースにダイオード１２を介しバイアス
を供給する第２の可変定電圧源８を制御する第２の制御
用増幅器２６とを具備してＮＰＮ出力トランジスタ３を
流れるアイドリング電流が第１の基準電圧２９によっ
て、またＰＮＰ出力トランジスタ５を流れるアイドリン
グ電流が第２の基準電圧によって定まることを特徴とし
ている。

【００１２】また、請求項２のアイドリング電流制御回
路においては、第１のホールド回路２７と、第２のホー
ルド回路２８との出力を入力とする差動増幅器２３と、
差動増幅器２３の出力が予め設定された第３の基準電圧
３０と等しくなるようにＮＰＮトランジスタ２とＰＮＰ
トランジスタ４とのベース間にそれぞれダイオード１３
及び１４を介しバイアス電流を供給するべく挿入された
第３の可変定電圧源６を制御する第３の制御用増幅器２
５とを具備してバイアス電流が第３の基準電圧３０によ
って定まることを特徴としたものである。

【００１３】

【作用】したがって本発明では、第１、第２の検出器が
ＮＰＮ、ＰＮＰ出力トランジスタ個々の動作状態を検出
し、第１、第２の可変定電圧源がＮＰＮ及びＰＮＰ出力
トランジスタのエミッタに流れる電流をアイドリング電
流値以下にならないようにそれぞれ動作するので、大出
力時でもパワートランジスタはカットオフに至らずスイ
ッチング歪は発生しない。また、所定のアイドリング電
流が流れるように、ＮＰＮ−ＰＮＰトランジスタベース
間に第３の可変定電圧源によってバイアスを供給してい
るので、バイアスは温度変化に対して高速に追従し、動
作状態を安定させることができる。

【００１４】

【実施例】図１に本発明の一実施例である増幅回路出力
段のブロック図を示し、図２にその動作についての説明
図を示す。これらの図において、図２(1)に示すような
信号ｖo(図中ｂ点とＧＮＤ間)を出力している場合、無
信号時ではスピーカ３３に電流は流れないので、第１の
検出器２１及び第２の検出器２２に入力される信号は図
２(2)に示すように、それぞれアイドリング電流による
エミッタ抵抗ＲEN(図中ａーb間)，ＲEP(図中ｃーb間)によ
る電圧降下分に相当する。また、有信号時においても出
力ｖo が零になる瞬間はスピーカ３３に電流は流れない
ため、同様な電圧降下分に相当する信号が入力される。

【００１５】第１の検出器２１、及び第２の検出器２２
は入力信号をゲインＧ倍して第１のホールド回路２７、
及び第２のホールド回路２８に出力する。第１のホール
ド回路２７、及び第２のホールド回路２８では入力信号
中の最小値をホールドして直流信号を出力する。この回
路の構成としては、図３(ａ)に示すようなオペアンプと
トランジスタで実現できる。その動作はＲ1》Ｒ2として
おき、出力Ｖout に対し入力Ｖinが低くなったとき、コ
ンデンサＣに蓄えられた電荷はＲ2 を通して急速に放電
される。

【００１６】Ｖoutに対しＶinが高い期間では、トラン
ジスタＴrはカットオフし、コンデンサＣはＲ1 を通し
てゆっくり充電される。図３(ｂ)にホールド回路の入出
力波形を示す。第１のホールド回路２７の出力は、第１
の制御用増幅器２４に入力される。第１の制御用増幅器
２４は、このホールド値が第１の基準電圧２９と等しく
なるように可変定電圧源７の電圧を制御し、トランジス
タ２のベースにダイオード１１を介しバイアスが供給さ
れる。

【００１７】同様に第２のホールド回路２８の出力は、
第２の制御用増幅器２６に入力される。第２の制御用増
幅器２６は、このホールド値が第２の基準電圧３１と等
しくなるように可変定電圧源８の電圧を制御し、トラン
ジスタ４のベースにダイオード１２を介しバイアスが供
給される。一方、第１のホールド回路２７及び第２のホ
ールド回路２８の出力は差動増幅器２３に入力される。
差動増幅器２３は差動バッファとして働き、２つの入力
信号の電圧差を第３の制御用増幅器２５に出力する。

【００１８】第３の制御用増幅器２５は、差動増幅器２
３の出力が第３の基準電圧３０と等しくなるように可変
定電圧源６の電圧を制御してトランジスタ２とトランジ
スタ４のベース間にダイオード１３および１４を介しバ
イアスを供給する。ここで前記の第１の基準電圧２９と
第２の基準電圧３１と第３の基準電圧３０の比は、１：
２：１で値を設定する。従って、可変定電圧源６は常に
一定のアイドリング電流が流れるようにバイアスが制御
される。

【００１９】可変定電圧源７は増幅回路の出力ｖo が負
の期間でも出力トランジスタ３がカットオフせず、出力
トランジスタ３を流れる電流がアイドリング電流以下に
ならないようにトランジスタ２のベースをバイアスす
る。同様に、可変定電圧源８は増幅回路の出力ｖo が正
の期間でも出力トランジスタ５がカットオフせず、出力
トランジスタ５を流れる電流がアイドリング電流以下に
ならないようにトランジスタ４のベースをバイアスす
る。この状態での図１中のｈ、ｆ、ｇの信号ラインは、
図２(3)のようになる。

【００２０】そして、アイドリング電流Ｉidと基準電圧
Ｖref との関係は次式のようになる。 Ｉid×（ＲEN＋ＲEP）×Ｇ＝Ｖref Ｉid＝Ｖref／（(ＲEN＋ＲEP)×Ｇ） ［Ａ］

【００２１】尚、図１の本発明の制御回路部１の電源は
省略したが、その構成としては、第１の検出器２１及び
第２の検出器２２の入力（図１中のａ、ｂ、ｃ）にはＧ
ＮＤ対し増幅回路出力電圧がコモンモードで加わるた
め、出力ラインをフローティングＧＮＤとして動作する
フローティング電源構成が望ましい。

【００２２】

【発明の効果】以上、本発明によれば、出力トランジス
タ個々のエミッタ抵抗を流れる電流を検出、制御するこ
とによって、出力トランジスタがカットオフしないバイ
アスをトランジスタのベースに供給できるので、スイッ
チング歪の発生を防止できる。また、周囲温度の変化や
トランジスタ自体の急激な発熱によりＶBEが変化して
も、一定のアイドリング電流値に保たれ、安定動作がで
きる。

【図面の簡単な説明】

【図１】本発明の増幅回路出力段の一実施例を示すブロ
ック図。

【図２】本発明の増幅回路の動作を説明するための説明
図。

【図３】本発明の増幅回路に用いる最小値検出回路の一
実施例を示し、(ａ)は回路図、(ｂ)はその出力波形を示
す。

【図４】従来例の増幅回路の出力段を示す回路図。

【図５】従来例で電気的帰還によるバイアス制御の一実
施例を示すブロック図。

【図６】従来例で電気的帰還によるバイアス制御の他の
実施例を示す回路図。

【図７】従来例でノンスイッチング回路を設けた増幅回
路の出力段の実施例を示す回路図。

【符号の説明】

１ 制御回路部 ２、４、１０、３２ トランジスタ ３、５ 出力トランジスタ ６、７、８ 可変定電圧源 ９ 定電流源 １１〜２０ ダイオード ２１ 第１の検出器 ２２ 第２の検出器 ２３ 差動増幅器 ２４ 第１の制御用増幅器 ２５ 第３の制御用増幅器 ２６ 第２の制御用増幅器 ２７ 第１のホールド回路 ２８ 第２のホールド回路 ２９ 第１の基準電圧 ３０ 第３の基準電圧 ３１ 第２の基準電圧 ３３ スピーカ １０１ 検出回路 １０２ 比較器 １０３、１０４ 定電圧源（電源） １０５ 基準電圧 １０６、１０７ ＦＥＴ １０８、１０９ エミッタ抵抗 １１０ 積分・駆動回路 １１１ 入力 １１２ 出力 １１３ 負荷 ２０１ バイアス電圧発生器 ２０２ 比較器 ２０３ 電圧検出器 ２０４ 極小値ホールド器 Ｒ1〜Ｒ6 抵抗 Ｑ1〜Ｑ4 トランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 最終出力段でそれぞれがエミッタ抵抗を
   有するＳＥＰＰ型電力増幅器のアイドリング電流を制御
   する制御回路において、ＮＰＮ出力トランジスタ３のエ
   ミッタ抵抗ＲENから動作信号を検出する第１の検出器２
   １と、該第１の検出器２１の出力波形の最小値を保持す
   る第１のホールド回路２７と、該第１のホールド回路２
   ７の最小値と予め設定された第１の基準電圧２９とが等
   しくなるようにＮＰＮトランジスタ２のベースにダイオ
   ード１１を介しバイアスを供給する第１の可変定電圧源
   ７を制御する第１の制御用増幅器２４と、ＰＮＰ出力ト
   ランジスタ５のエミッタ抵抗ＲEPから動作信号を検出す
   る第２の検出器２２と、該第２の検出器２２の出力波形
   の最小値を保持する第２のホールド回路２８と、該第２
   のホールド回路２８の最小値と予め設定された第２の基
   準電圧３１とが等しくなるようにＰＮＰトランジスタ４
   のベースにダイオード１２を介しバイアスを供給する第
   ２の可変定電圧源８を制御する第２の制御用増幅器２６
   とを具備して前記ＮＰＮ出力トランジスタ３を流れるア
   イドリング電流が前記第１の基準電圧２９によって、ま
   た前記ＰＮＰ出力トランジスタ５を流れるアイドリング
   電流が前記第２の基準電圧によって定まることを特徴と
   したアイドリング電流制御回路。
2. 【請求項２】 前記第１のホールド回路２７と、前記第
   ２のホールド回路２８との出力を入力とする差動増幅器
   ２３と、該差動増幅器２３の出力が予め設定された第３
   の基準電圧３０と等しくなるようにＮＰＮトランジスタ
   ２とＰＮＰトランジスタ４とのベース間にそれぞれダイ
   オード１３及び１４を介しバイアス電流を供給するべく
   挿入された第３の可変定電圧源６を制御する第３の制御
   用増幅器２５とを具備して前記バイアス電流が前記第３
   の基準電圧３０によって定まることを特徴とした請求項
   １記載のアイドリング電流制御回路。