JPH0865137A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】内部電源生成回路自体の消費電力を低減して半
導体装置全体での消費電力を低減できるとともに、内部
電源生成回路を縮小して小型化を図ることができる半導
体装置を提供する。 【構成】内部電源生成回路１は第１の電源ＶCCを昇圧し
た第２の電源ＳＶCCを生成する。信号線３は電圧信号を
伝達する。ドライバ回路２は、制御信号ＩＮに基づいて
第１の電源ＶCC及び第２の電源ＳＶCCから信号線３に第
２の電源ＳＶCCの電圧まで電荷を供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に係り、詳し
くは信号線の駆動に関する。近年の半導体装置は、低消
費電力化、装置の縮小化が要求されている。そのため、
半導体装置上に設けられた内部電源生成回路によって生
成される電源に関する消費電力を低減するとともに、内
部電源生成回路の占有面積を縮小して半導体装置の縮小
化を図る必要がある。

【０００２】

【従来の技術】図１５は従来の半導体装置における信号
線の駆動回路６０を示す。この駆動回路６０は内部電源
生成回路６１と、信号線６３に電荷を供給するためのド
ライバ回路６２とを備える。生成回路６１は半導体装置
の外部から供給される高電源ＶCC及び低電源ＶSS間に接
続され、電源ＶCCを昇圧することにより、電源ＶCCより
も電圧の高い高電源ＳＶCCを生成する。ドライバ回路６
２は生成回路６１によって生成された高電源ＳＶCC及び
低電源ＶSS間に接続され、高電源ＳＶCCから信号線６３
に高電源ＳＶCCの電圧まで電荷を供給する。

【０００３】

【発明が解決しようとする課題】ところが、内部電源生
成回路６１によって生成された高電源ＳＶCCから信号線
６３に電荷を供給する場合には、内部電源生成回路６１
自体が電力を消費するために、半導体装置全体の消費電
力は信号線６３に供給される電力よりも大きくなるとい
う問題がある。

【０００４】また、内部電源生成回路６１の電荷供給能
力には、その回路の大きさに応じた限界値がある。信号
線６３での電荷消費に対して内部電源生成回路６１の供
給能力の不足を防止するためには、内部電源生成回路６
１を大きくしなければならず、半導体装置の大型化を招
くという問題がある。

【０００５】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、内部電源生成回路自体
の消費電力を低減して半導体装置全体での消費電力を低
減できるとともに、内部電源生成回路を縮小して小型化
を図ることができる半導体装置を提供することにある。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図である。内部電源生成回路１は第１の電源ＶCCを昇圧
した第２の電源ＳＶCCを生成する。信号線３は電圧信号
を伝達するものである。ドライバ回路２は、制御信号Ｉ
Ｎに基づいて第１の電源ＶCC及び第２の電源ＳＶCCから
信号線３に第２の電源ＳＶCCの電圧まで電荷を供給する
ものである。

【０００７】請求項２の発明では、ドライバ回路は、制
御信号の入力期間における一定期間だけ制御信号に基づ
いて第１の電源から信号線に電荷を供給するための第１
の供給回路と、制御信号に基づいて第２の電源から信号
線に電荷を供給するための第２の供給回路とを備える。

【０００８】請求項３の発明では、第１の供給回路は、
第１の電源と信号線との間に接続されかつ制御信号を反
転した信号を入力するゲートを備えるＮＭＯＳトランジ
スタである。

【０００９】請求項４の発明では、第１の供給回路は、
制御信号に基づいてワンショットパルスを発生させるパ
ルス発生回路と、第１の電源と信号線との間に接続され
かつパルス発生回路のワンショットパルスに基づいて第
１の電源から信号線に電荷を供給する第１のＰＭＯＳト
ランジスタとを備える。

【００１０】請求項５の発明では、第２の供給回路は、
第２の電源と信号線との間に接続されかつ制御信号を入
力するゲートを備える第２のＰＭＯＳトランジスタであ
る。請求項６の発明では、第２の供給回路は、制御信号
を遅延させて取り込む遅延回路を備え、第１の供給回路
による電荷の供給後に、第２の電源から信号線に電荷を
供給するものである。

【００１１】

【作用】請求項１及び２の発明では、ドライバ回路２に
よって第１の電源ＶCC及び第２の電源ＳＶCCから信号線
３に電荷が供給される。従って、第２の電源ＳＶCCから
信号線３への供給電荷が低減され、それに応じて内部電
源生成回路１自体の消費電力が低減され、半導体装置全
体での消費電力が低減される。また、内部電源生成回路
１を小さくして電荷供給能力を小さくでき、半導体装置
の小型化が可能となる。

【００１２】請求項３の発明では、ＮＭＯＳトランジス
タによって信号線は第１の電源からＮＭＯＳトランジス
タのしきい値電圧だけ低い電圧まで電荷を供給される。
第２の供給回路から供給される電荷によって信号線の電
圧がそれ以上になると、ＮＭＯＳトランジスタはオフ
し、第２の電源から第１の電源へのリークは防止され
る。

【００１３】請求項４の発明では、第１のＰＭＯＳトラ
ンジスタによって信号線は第１の電源の電圧まで電荷を
供給される。請求項５の発明では、第２のＰＭＯＳトラ
ンジスタによって信号線は第２の電源の電圧まで電荷を
供給される。

【００１４】請求項６の発明では、制御信号は遅延回路
によって遅延されて第２の供給回路に取り込まれるた
め、第２の電源から信号線への供給電荷がより低減さ
れ、内部電源生成回路自体の消費電力がより低減されて
半導体装置全体での消費電力もより低減される。

【００１５】

【実施例】

［第１実施例］以下、本発明を具体化した第１実施例を
図２〜図４に従って説明する。

【００１６】図２は本実施例の信号線の駆動回路１０を
示す。この駆動回路１０は半導体装置としての半導体記
憶装置において、信号線としてのワード線の駆動や、出
力バッファに電圧信号を伝達する信号線（データバス
線）の駆動に使用される。

【００１７】図２に示すように、駆動回路１０は内部電
源生成回路１１と、電圧信号を伝達するための信号線１
８と、信号線１８に電荷を供給するためのドライバ回路
１２とを備える。内部電源生成回路１１は半導体装置の
外部から供給される第１の電源としての高電源ＶCCと低
電源ＶSSとの間に接続されている。内部電源生成回路１
１は電源ＶCCを昇圧することにより、電源ＶCCよりも電
圧の高い第２の電源としての高電源ＳＶCCを生成する。
ドライバ回路１２は前記高電源ＶCC、前記内部電源生成
回路１１によって生成された高電源ＳＶCC、及び低電源
ＶSSを供給されている。ドライバ回路１２は半導体装置
の内部における制御信号ＩＮに基づいて、高電源ＶCC及
び高電源ＳＶCCから信号線１８に高電源ＳＶCCの電圧ま
で電荷を供給する。なお、本実施例において、制御信号
ＩＮの論理振幅は電源ＶCCからＶSSまでとする。

【００１８】ドライバ回路１２は、レベル変換回路１
３、ＰＭＯＳ及びＮＭＯＳトランジスタよりなるインバ
ータ１４、第１の供給回路としてのＮＭＯＳトランジス
タ１５、第２の供給回路としての第２のＰＭＯＳトラン
ジスタ１７及び信号線１８のディスチャージ用のＮＭＯ
Ｓトランジスタ１６とを備える。インバータ１４には高
電源ＶCC及び低電源ＶSSが動作電源として供給されてい
る。

【００１９】レベル変換回路１３は制御信号ＩＮの論理
振幅を高電源ＳＶCCからＶSSまでに変換する回路であ
る。図３に示すように、レベル変換回路１３はＰＭＯＳ
トランジスタ２１，２２、ＮＭＯＳトランジスタ２３，
２４、及びＰＭＯＳ及びＮＭＯＳトランジスタよりなる
インバータ２５を備える。

【００２０】インバータ２５には高電源ＶCC及び低電源
ＶSSが動作電源として供給されている。トランジスタ２
１，２３は高電源ＳＶCC及び低電源ＶSS間に直列に接続
され、トランジスタ２３のゲートには前記制御信号ＩＮ
が入力されている。トランジスタ２２，２４は高電源Ｓ
ＶCC及び低電源ＶSS間に直列に接続され、トランジスタ
２４のゲートにはインバータ２５を介して前記制御信号
ＩＮの反転信号が入力されている。トランジスタ２１の
ゲートはトランジスタ２２，２４間のノードＮ２に接続
され、トランジスタ２２のゲートはトランジスタ２１，
２３間のノードに接続されている。

【００２１】従って、制御信号ＩＮがＨレベル（ＶCC）
であると、トランジスタ２３がオンしトランジスタ２４
がオフして、トランジスタ２１がオフしトランジスタ２
２がオンする。その結果、ノードＮ２は高電源ＳＶCCの
電圧までチャージされる。逆に、制御信号ＩＮがＬレベ
ル（ＶSS）であると、トランジスタ２３がオフしトラン
ジスタ２４がオンして、トランジスタ２１がオンしトラ
ンジスタ２２がオフする。その結果、ノードＮ２は低電
源ＶSSの電圧までディスチャージされる。

【００２２】ＮＭＯＳトランジスタ１５は高電源ＶCCと
信号線１８との間に接続され、そのゲートにはインバー
タ１４を介して前記制御信号ＩＮの反転信号が入力され
ている。制御信号ＩＮがＬレベルになるとインバータ１
４の出力側のノードＮ１はＨレベルとなり、ＮＭＯＳト
ランジスタ１５はオンして高電源ＶCCから信号線１８に
電荷を供給する。制御信号ＩＮがＬレベルの期間におい
て、信号線１８の電圧が高電源ＶCCからトランジスタ１
５のしきい値電圧Ｖthを引いた電圧に達すると、トラン
ジスタ１５はオフし、信号線１８への電荷の供給を停止
する。すなわち、信号線１８の電圧が高電源ＶCCからト
ランジスタ１５のしきい値電圧Ｖthを引いた電圧に達す
るまでの一定期間、トランジスタ１５はオンし続け、高
電源ＶCCから信号線１８への電荷の供給を行う。

【００２３】ＮＭＯＳトランジスタ１６は信号線１８と
低電源ＶSSとの間に接続され、そのゲートには前記制御
信号ＩＮが入力されている。制御信号ＩＮがＨレベルで
あるとＮＭＯＳトランジスタ１６はオンし、信号線１８
の電荷を低電源ＶSSの電圧までディスチャージする。

【００２４】ＰＭＯＳトランジスタ１７は高電源ＳＶCC
と信号線１８との間に接続され、そのゲートは前記レベ
ル変換回路１３のノードＮ２に接続されている。制御信
号ＩＮがＨレベルであるとノードＮ２が高電源ＳＶCCの
電圧までチャージされるため、ＰＭＯＳトランジスタ１
７はオフして信号線１８への電荷の供給を行わない。制
御信号ＩＮがＬレベルであるとノードＮ２は低電源ＶSS
の電圧までディスチャージされるため、ＰＭＯＳトラン
ジスタ１７はオンして高電源ＳＶCCから信号線１８に電
荷を供給する。

【００２５】さて、上記のように構成された駆動回路１
０において、図４に示すように、制御信号ＩＮがＨレベ
ルからＬレベルに変化すると、インバータ１４のノード
Ｎ１はＬレベルからＨレベルに変化し、レベル変換回路
１３のノードＮ２は高電源ＳＶCCからＬレベルに変化す
る。それにより、ＮＭＯＳトランジスタ１６はオフし、
ＮＭＯＳトランジスタ１５及びＰＭＯＳトランジスタ１
７はオンする。そのため、ＮＭＯＳトランジスタ１５に
よって高電源ＶCCから信号線１８に電荷が供給されると
ともに、ＰＭＯＳトランジスタ１７によって高電源ＳＶ
CCから信号線１８に電荷が供給される。

【００２６】信号線１８の電圧が高電源ＶCCからトラン
ジスタ１５のしきい値電圧Ｖthを引いた電圧に達するま
では、ＮＭＯＳトランジスタ１５及びＰＭＯＳトランジ
スタ１７が共にオンし、信号線１８は高電源ＶCC及びＳ
ＶCCによって電荷を供給される。信号線１８の電圧が高
電源ＶCCからトランジスタ１５のしきい値電圧Ｖthを引
いた電圧に達すると、ＮＭＯＳトランジスタ１５はオフ
し、信号線１８は高電源ＳＶCCの電圧までＰＭＯＳトラ
ンジスタ１７によって高電源ＳＶCCから電荷を供給され
る。

【００２７】このように、本実施例では、信号線１８の
電圧が低電源ＶSSの電圧から（ＶCC−Ｖth）に達するま
では、高電源ＶCC及びＳＶCCによって信号線１８に電荷
を供給し、（ＶCC−Ｖth）から高電源ＳＶCCまでは高電
源ＳＶCCによって信号線１８に電荷を供給している。従
って、高電源ＳＶCCから信号線１８への供給電荷を従来
の駆動回路と比較して低減でき、それに応じて内部電源
生成回路１１自体の消費電力を低減して、半導体装置全
体での消費電力を低減できる。また、高電源ＳＶCCから
信号線１８への供給電荷を低減できるため、内部電源生
成回路１１を電荷供給能力の小さい回路とすることがで
き、半導体装置の小型化を図ることができる。

【００２８】また、本実施例ではＮＭＯＳトランジスタ
１５を用いて高電源ＶCCから信号線１８に電荷を供給し
ているので、信号線１８の電圧が高電源ＶCCからトラン
ジスタ１５のしきい値電圧Ｖthを引いた値以上になる
と、ＮＭＯＳトランジスタ１５はオフし、高電源ＳＶCC
から高電源ＶCCへのリークを防止することができる。

【００２９】［第２実施例］次に、本発明に従う第２実
施例の駆動回路を図５〜図７に従って説明する。なお、
説明の便宜上、図２と同様の構成については同一の符号
を付してその説明を一部省略する。

【００３０】図５は本実施例の駆動回路３０を示す。駆
動回路３０は内部電源生成回路１１と、信号線１８と、
信号線１８に電荷を供給するためのドライバ回路３１と
を備える。ドライバ回路３１は高電源ＶCC、高電源ＳＶ
CC、及び低電源ＶSSを供給されている。ドライバ回路３
１は前記制御信号ＩＮに基づいて、高電源ＶCC及び高電
源ＳＶCCから信号線１８に高電源ＳＶCCの電圧まで電荷
を供給する。

【００３１】ドライバ回路３１は、前記ドライバ１２の
構成に加えて、第２の供給回路を構成する遅延回路３２
を備える。遅延回路３２は高電源ＳＶCC及び低電源ＶSS
を動作電源として供給され、レベル変換回路１３のノー
ドＮ２の信号、すなわち、論理振幅が高電源ＳＶCCから
ＶSSまでに変換された制御信号ＩＮを遅延させて取り込
む回路である。図６に示すように、遅延回路３２はＰＭ
ＯＳ及びＮＭＯＳトランジスタよりなる偶数個（本実施
例では４個）のインバータ３３と、２入力ＮＯＲ回路３
４と、インバータ３５とを備える。ＮＯＲ回路３４の一
方の入力端子はノードＮ２に接続され、他方の入力端子
は４個のインバータ３３を介してノードＮ２に接続され
ている。インバータ３５はＮＯＲ回路３４の出力端子に
接続され、インバータ３５のノードＮ３は前記ＰＭＯＳ
トランジスタ１７のゲートに接続されている。

【００３２】さて、上記のように構成された駆動回路３
０において、図７に示すように、制御信号ＩＮがＨレベ
ルからＬレベルに変化すると、インバータ１４のノード
Ｎ１はＬレベルからＨレベルに変化し、レベル変換回路
１３のノードＮ２は高電源ＳＶCCからＬレベルに変化す
る。それにより、ＮＭＯＳトランジスタ１６はオフし、
ＮＭＯＳトランジスタ１５はオンする。そのため、ＮＭ
ＯＳトランジスタ１５によって高電源ＶCCから信号線１
８に電荷が供給される。信号線１８の電圧が高電源ＶCC
からトランジスタ１５のしきい値電圧Ｖthを引いた電圧
に達するまでは、ＮＭＯＳトランジスタ１５がオンし、
信号線１８は高電源ＶCCによって電荷を供給される。

【００３３】ノードＮ２の電圧が高電源ＳＶCCからＬレ
ベルに変化してから、４個のインバータ３３による遅延
時間だけ遅れてＮＯＲ回路３４の出力は電源ＳＶCCの電
圧レベルとなり、ノードＮ３の電圧は電源ＳＶCCからＬ
レベルに変化する。すると、ＰＭＯＳトランジスタ１７
ははじめてオンし、ＮＭＯＳトランジスタ１５による電
荷の供給後にＰＭＯＳトランジスタ１７によって高電源
ＳＶCCから信号線１８に電荷が供給される。

【００３４】このように、本実施例では、遅延回路３２
のインバータ３３の個数を変更することにより、信号線
１８の電圧が低電源ＶSSの電圧から（ＶCC−Ｖth）に達
するまでは、高電源ＶCCによって信号線１８に電荷を供
給した後、信号線１８の電圧が（ＶCC−Ｖth）から高電
源ＳＶCCまでは高電源ＳＶCCによって信号線１８に電荷
を供給できる。従って、高電源ＳＶCCから信号線１８へ
の供給電荷を従来の駆動回路と比較してより低減でき、
それに応じて内部電源生成回路１１自体の消費電力を低
減して、半導体装置全体での消費電力を低減できる。ま
た、高電源ＳＶCCから信号線１８への供給電荷をより低
減できるため、内部電源生成回路１１を電荷供給能力の
より小さい回路とすることができ、半導体装置をより小
型化することができる。

【００３５】［第３実施例］次に、第３実施例の駆動回
路４０を図８〜図１１に従って説明する。図８は本実施
例の駆動回路４０を示す。この駆動回路４０は内部電源
生成回路１１と、信号線１８と、信号線１８に電荷を供
給するためのドライバ回路４１とを備える。このドライ
バ回路４１は図５に示したドライバ回路３１におけるイ
ンバータ１４に代えて、第１の供給回路としてのパルス
発生回路４２を用いるとともに、ＮＭＯＳトランジスタ
１５に代えて第１の供給回路としての第１のＰＭＯＳト
ランジスタ４３を用いている。また、ＮＭＯＳトランジ
スタ１６は第２の遅延回路４４を介して制御信号ＩＮを
入力している。

【００３６】パルス発生回路４２は制御信号ＩＮに基づ
いてワンショットパルスを発生させる回路である。図９
に示すように、パルス発生回路４２は高電源ＶCC及び低
電源ＶSSを動作電源として供給されている。パルス発生
回路４２はＰＭＯＳ及びＮＭＯＳトランジスタよりなる
奇数個のインバータ４５と、２入力ＮＯＲ回路４６と、
インバータ４７とを備える。ＮＯＲ回路４６の一方の入
力端子には制御信号ＩＮが入力され、他方の入力端子に
は奇数個のインバータ４５を介して制御信号ＩＮを反転
した信号が入力されている。インバータ４７はＮＯＲ回
路４６の出力端子に接続され、インバータ４７のノード
Ｎ４はＰＭＯＳトランジスタ４３のゲートに接続されて
いる。

【００３７】制御信号ＩＮがＨレベルからＬレベルに変
化すると、最終段のインバータ４５の出力はＬレベルで
あるため、ＮＯＲ回路４６の出力は電源ＶCCの電圧レベ
ルとなり、ノードＮ４の電圧は電源ＶCCからＬレベルに
変化する。制御信号ＩＮがＬレベルに変化してから、最
終段のインバータ４５の出力は奇数個のインバータ４５
による遅延時間だけ遅れてＨレベルとなり、ＮＯＲ回路
４６の出力はＬレベルとなる。その結果、ノードＮ４の
電圧は電源ＶCCの電圧レベルとなり、ノードＮ４にワン
ショットパルスが発生される。

【００３８】遅延回路４４は高電源ＶCC及び低電源ＶSS
を動作電源として供給され、制御信号ＩＮを遅延させて
取り込む回路である。図１０に示すように、遅延回路４
４はＰＭＯＳ及びＮＭＯＳトランジスタよりなる偶数個
のインバータ４８と、２入力ＮＡＮＤ回路４９と、イン
バータ５０とを備える。ＮＡＮＤ回路４９の一方の入力
端子には制御信号ＩＮが入力され、他方の入力端子には
偶数個のインバータ４８を介して制御信号ＩＮが入力さ
れている。インバータ５０はＮＡＮＤ回路４９の出力端
子に接続され、インバータ５０のノードＮ５は前記ＮＭ
ＯＳトランジスタ１６のゲートに接続されている。

【００３９】従って、制御信号ＩＮがＨレベルに保持さ
れている状態では最終段のインバータ４８の出力はＨレ
ベルであり、ＮＡＮＤ回路４９の出力はＬレベルとなっ
てノードＮ５はＨレベルである。制御信号ＩＮがＨレベ
ルからＬレベルに変化すると、ＮＡＮＤ回路４９の出力
はＨレベルとなり、ノードＮ５はＨレベルからＬレベル
に変化する。この後、制御信号ＩＮがＬレベルからＨレ
ベルに変化してから、最終段のインバータ４８の出力は
偶数個のインバータ４８による遅延時間だけ遅れてＬレ
ベルからＨレベルに変化し、ＮＡＮＤ回路４９の出力は
Ｌレベルとなり、ノードＮ５はＬレベルからＨレベルに
変化する。

【００４０】さて、上記のように構成された駆動回路４
０において、図１１に示すように、制御信号ＩＮがＨレ
ベルからＬレベルに変化すると、パルス発生回路４２か
らワンショットパルスが発生され、ノードＮ４はＨレベ
ルからＬレベルに変化するとともに、ノードＮ５はＬレ
ベルに変化する。また、レベル変換回路１３のノードＮ
２は高電源ＳＶCCからＬレベルに変化する。それによ
り、ＮＭＯＳトランジスタ１６はオフし、ＰＭＯＳトラ
ンジスタ４３はオンする。そのため、ＰＭＯＳトランジ
スタ４３によって高電源ＶCCから信号線１８に電荷が供
給され、信号線１８の電圧は高電源ＶCCとなる。

【００４１】ノードＮ２の電圧が高電源ＳＶCCからＬレ
ベルに変化してから、ノードＮ３の電圧は電源ＳＶCCか
らＬレベルに変化する。すると、ＰＭＯＳトランジスタ
１７ははじめてオンし、ＰＭＯＳトランジスタ４３によ
る電荷の供給後にＰＭＯＳトランジスタ１７によって高
電源ＳＶCCから信号線１８に電荷が供給される。

【００４２】このように、本実施例では、ＰＭＯＳトラ
ンジスタ４３を用いることにより、信号線１８の電圧が
低電源ＶSSから高電源ＶCCの電圧まで高電源ＶCCによっ
て信号線１８に電荷を供給し、信号線１８の電圧が高電
源ＶCCから高電源ＳＶCCの電圧まで高電源ＳＶCCによっ
て信号線１８に電荷を供給できる。従って、高電源ＳＶ
CCから信号線１８への供給電荷を従来の駆動回路と比較
してさらに低減でき、それに応じて内部電源生成回路１
１自体の消費電力を低減して、半導体装置全体での消費
電力をさらに低減できる。また、高電源ＳＶCCから信号
線１８への供給電荷をさらに低減できるため、内部電源
生成回路１１をさらに電荷供給能力の小さい回路とする
ことができ、半導体装置をさらなる小型化を図ることが
できる。

【００４３】［第４実施例］次に、第４実施例の駆動回
路５１を図１２〜図１４に従って説明する。図１２は本
実施例の駆動回路５１を示し、この駆動回路５１は内部
電源生成回路１１と、信号線１８と、信号線１８に電荷
を供給するためのドライバ回路５２とを備える。このド
ライバ回路５２は図８に示したドライバ回路４１におけ
るパルス発生回路４２に代えて第１の供給回路としての
パルス発生回路５３を用いるとともに、パルス発生回路
５３には前記レベル変換回路１３のノードＮ２の信号を
入力している。

【００４４】パルス発生回路５３はノードＮ２の信号に
基づいてワンショットパルスを発生させる回路であり、
図１３に示すように、高電源ＳＶCC及び低電源ＶSSを動
作電源として供給されている。パルス発生回路５３はＰ
ＭＯＳ及びＮＭＯＳトランジスタよりなる奇数個のイン
バータ５４と、２入力ＮＯＲ回路５５と、インバータ５
６とを備える。ＮＯＲ回路５５の一方の入力端子はノー
ドＮ２に接続され、他方の入力端子は奇数個のインバー
タ５４を介してノードＮ２に接続されている。インバー
タ５６はＮＯＲ回路５５の出力端子に接続され、インバ
ータ５６のノードＮ６はＰＭＯＳトランジスタ４３のゲ
ートに接続されている。

【００４５】ノードＮ２の電圧が高電源ＳＶCCからＬレ
ベルに変化したとき、最終段のインバータ５４の出力は
Ｌレベルであるため、ＮＯＲ回路５５の出力は電源ＳＶ
CCの電圧レベルとなり、ノードＮ６の電圧は電源ＳＶCC
からＬレベルに変化する。ノードＮ２の電圧がＬレベル
に変化してから、最終段のインバータ５４の出力は奇数
個のインバータ５４による遅延時間だけ遅れてＨレベル
となり、ＮＯＲ回路５５の出力はＬレベルとなる。その
結果、ノードＮ６の電圧は電源ＳＶCCの電圧レベルとな
り、ノードＮ６にワンショットパルスが発生される。

【００４６】さて、上記のように構成された駆動回路５
１において、図１４に示すように、制御信号ＩＮがＨレ
ベルからＬレベルに変化すると、レベル変換回路１３の
ノードＮ２は高電源ＳＶCCからＬレベルに変化する。そ
れにより、パルス発生回路５３からワンショットパルス
が発生され、ノードＮ６は高電源ＳＶCCからＬレベルに
変化するとともに、ノードＮ５はＬレベルに変化する。
そのため、前記第３実施例と同様に、信号線１８の電圧
が低電源ＶSSから高電源ＶCCの電圧となるまでは、ＰＭ
ＯＳトランジスタ４３によって高電源ＶCCから信号線１
８に電荷が供給され、信号線１８の電圧が高電源ＶCCか
ら高電源ＳＶCCの電圧まではＰＭＯＳトランジスタ１７
によって高電源ＳＶCCから信号線１８に電荷が供給され
る。

【００４７】従って、本実施例では前記第３実施例の駆
動回路４０と同様の効果がある。また、ＰＭＯＳトラン
ジスタ４３のオフ時において、パルス発生回路５３がト
ランジスタ４３のゲートを高電源ＳＶCCにチャージして
いる。そのため、高電源ＳＶCCの電圧を高電源ＶCCより
もトランジスタ４３のしきい値電圧Ｖth以上の値に設定
してもＰＭＯＳトランジスタ４３はオフし、高電源ＳＶ
CCから高電源ＶCCへのリークを防止することができる。

【００４８】なお、前記第１〜第４実施例では、高電源
ＶCCを半導体装置の外部から供給するようにしたが、こ
の電源ＶCCは半導体装置の内部で発生されたものとして
もよい。

【００４９】上記の実施例から把握できる請求項以外の
技術的思想について、以下にその効果とともに記載す
る。 （イ）前記パルス発生回路は前記第１のＰＭＯＳトラン
ジスタのオフ時において、前記第２の電源を供給する請
求項４に記載の半導体装置。

【００５０】この構成によれば、第２の電源から第１の
電源へのリークを防止できる。

【００５１】

【発明の効果】以上詳述したように、本発明によれば、
内部電源生成回路自体の消費電力を低減して半導体装置
全体での消費電力を低減でき、内部電源生成回路を小さ
くして半導体装置の小型化を図ることができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図である。

【図２】 第１実施例を示す回路図である。

【図３】 図２のレベル変換回路を示す回路図である。

【図４】 図２のドライバ回路の作用を示すタイムチャ
ートである。

【図５】 第２実施例を示す回路図である。

【図６】 図５の遅延回路を示す回路図である。

【図７】 図５のドライバ回路の作用を示すタイムチャ
ートである。

【図８】 第３実施例を示す回路図である。

【図９】 図８の第１のパルス発生回路を示す回路図で
ある。

【図１０】 図８の第２の遅延回路を示す回路図であ
る。

【図１１】 図８のドライバ回路の作用を示すタイムチ
ャートである。

【図１２】 第４実施例を示す回路図である。

【図１３】 図１２の第２のパルス発生回路を示す回路
図である。

【図１４】 図１２のドライバ回路の作用を示すタイム
チャートである。

【図１５】 従来例を示す回路図である。

【符号の説明】

１，１１ 内部電源生成回路 ２，１０，３０，４０，５１ ドライバ回路 ３，１８ 信号線 １５ 第１の供給回路を構成するＮＭＯＳトランジスタ １７ 第２の供給回路を構成する第２のＰＭＯＳトラン
ジスタ ３２，４４ 遅延回路 ４２，５３ 第１の供給回路を構成するパルス発生回路 ４３ 第１の供給回路を構成する第１のＰＭＯＳトラン
ジスタ ＩＮ 制御信号 ＳＶCC 第２の電源 ＶCC 第１の電源

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電源と、 前記第１の電源を昇圧した第２の電源を生成するための
   内部電源生成回路と、 電圧信号を伝達するための信号線と、 前記信号線に電荷を供給させるための制御信号に基づい
   て前記第１の電源及び第２の電源から前記信号線に前記
   第２の電源の電圧まで電荷を供給するためのドライバ回
   路とを備える半導体装置。
2. 【請求項２】 前記ドライバ回路は、 前記制御信号の入力期間における一定期間だけ前記制御
   信号に基づいて前記第１の電源から前記信号線に電荷を
   供給するための第１の供給回路と、 前記制御信号に基づいて前記第２の電源から前記信号線
   に電荷を供給するための第２の供給回路とを備える請求
   項１に記載の半導体装置。
3. 【請求項３】 前記第１の供給回路は、前記第１の電源
   と前記信号線との間に接続されかつ前記制御信号を反転
   した信号を入力するゲートを備えるＮＭＯＳトランジス
   タである請求項２に記載の半導体装置。
4. 【請求項４】 前記第１の供給回路は、 前記制御信号に基づいてワンショットパルスを発生させ
   るパルス発生回路と、 前記第１の電源と前記信号線との間に接続されかつ前記
   パルス発生回路のワンショットパルスに基づいて前記第
   １の電源から前記信号線に電荷を供給する第１のＰＭＯ
   Ｓトランジスタとを備える請求項２に記載の半導体装
   置。
5. 【請求項５】 前記第２の供給回路は、前記第２の電源
   と前記信号線との間に接続されかつ前記制御信号を入力
   するゲートを備える第２のＰＭＯＳトランジスタである
   請求項２〜４のいずれか一項に記載の半導体装置。
6. 【請求項６】 前記第２の供給回路は、前記制御信号を
   遅延させて取り込む遅延回路を備え、前記第１の供給回
   路による電荷の供給後に、前記第２の電源から前記信号
   線に電荷を供給するものである請求項２〜５のいずれか
   一項に記載の半導体装置。