JPH086534A

JPH086534A - 画像メモリ装置

Info

Publication number: JPH086534A
Application number: JP6133258A
Authority: JP
Inventors: Koshi Sakurada; 孔司桜田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-06-15
Filing date: 1994-06-15
Publication date: 1996-01-12
Anticipated expiration: 2016-10-29
Also published as: JP3222317B2

Abstract

(57)【要約】【目的】４：２：０フォーマットの画像データを高速
にアクセスする。【構成】４：２：０フォーマットのディジタル画像デ
ータを、メモリ制御部１により、輝度信号については、
画像フレームの上端より２ライン毎に第１のメモリ２、
第２のメモリ３、第２のメモリ３、第１のメモリ２の順
に繰り返して記憶し、色差信号については、画像フレー
ムの上端より２ライン毎に第２のメモリ３、第１のメモ
リ２の順に繰り返し記憶するよう第１のメモリ及び第２
のメモリを制御する。例えば、フレーム画像中の局所領
域データの転送の場合、Ｙ画像、及びＣｂ画像／Ｃｒ画
像に対して、フレーム中の局所領域のデータをライン単
位に第１メモリ２と第２のメモリ３とに分散させて格納
するので、第１のメモリ２に対しあるラインデータを転
送しながら同時にその近傍のラインデータを第２のメモ
リ３に対して転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラー画像処理装置、
特に４：２：０フォーマットのビデオ信号処理装置にお
ける画像メモリ装置に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；特開平３−２４８６１号公報前記文献に記載された画像メモリ装置は、画像データの
水平方向の幅を走査幅として原点から注目画素までをラ
スタ走査した時の走査の全長と等しい長さのラスタ走査
を画像メモリ上において、この画像メモリの水平方向の
全長を走査幅として原点から行って到達した点を注目画
素に対応する画像メモリアドレスとするよう画像メモリ
を制御するものである。これにより、画像メモリの未使
用エリアを無くし、画像メモリの使用効率を高めること
ができる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
画像メモリ装置においては、次のような課題があった。
一般に画像メモリは、大容量かつ低コストであることが
要求されるので、低速なデバイスであるランダムアクセ
スメモリ（以下、ＤＲＡＭと呼ぶ）が用いられることが
多く、そのため高速化を必要とする画像処理装置、例え
ばＴＶ会議システムに対しては必ずしも十分な処理速度
を達成できないという問題点があった。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、４：２：０フォーマットのディジタ
ル画像データを記憶する画像メモリ装置において、以下
のようなメモリ、及びメモリ制御部を設けている。すな
わち、前記ディジタル画像データを記憶する第１のメモ
リと、前記第１のメモリと独立に制御され前記ディジタ
ル画像データを記憶する第２のメモリと、前記ディジタ
ル画像データのうち輝度信号については、画像フレーム
の上端より２ライン毎に第１のメモリ、第２のメモリ、
第２のメモリ、第１のメモリの順に繰り返して記憶し、
色差信号については、画像フレームの上端より２ライン
毎に第２のメモリ、第１のメモリの順に繰り返し記憶す
るよう第１のメモリ及び第２のメモリを制御するメモリ
制御部とを、設けている。第２の発明は、第１の発明と
同様の画像メモリ装置において、以下のようなメモリ、
及びメモリ制御部を設けている。すなわち、前記ディジ
タル画像データを記憶する第１のメモリと、前記第１の
メモリと独立に制御され前記ディジタル画像データを記
憶する第２のメモリと、前記ディジタル画像データのう
ち輝度信号については、画像フレームの上端より１ライ
ン毎に第１のメモリ、第２のメモリ、第２のメモリ、第
１のメモリの順に繰り返して記憶し、色差信号について
は、画像フレームの上端より１ライン毎に第２のメモ
リ、第１のメモリの順に繰り返し記憶するよう前記第１
のメモリ及び第２のメモリを制御するメモリ制御部と
を、設けている。

【０００５】

【作用】第１の発明によれば、以上のように画像メモリ
装置を構成したので、メモリ制御部によって、画像フレ
ームの上端より２ライン毎に輝度データについては、第
１のメモリ、第２のメモリ、第２のメモリ、第１のメモ
リの順に繰り返して記憶し、色差信号については、第２
のメモリ、第１のメモリに順に繰り返し記憶するように
第１のメモリ、第２のメモリを制御する。画像データが
第１のメモリ、第２のメモリに２ライン毎に飛び飛びに
記憶され、インタレースビデオ信号の場合において、同
一フィールドについて、第１のメモリ、及び第２のメモ
リを同時アクセスが可能となる。第２の発明によれば、
以上のように画像メモリ装置を構成したので、例えば、
ノンインタレースビデオ信号の場合、輝度データと該輝
度データに対応する色差データが異なるメモリに記憶さ
れるので、これらの同時アクセスが可能となる。従っ
て、前記課題が解決できるのである。

【０００６】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す画像メモリ装置の
構成ブロック図である。この画像メモリ装置は、メモリ
制御部１、第１のメモリ２、及び第２のメモリ３を有し
ている。メモリ制御部１は、指示信号Ｓ１の入力、及び
画像信号Ｓ２の入出力するための信号線によって外部と
接続されている。さらに、メモリ制御部１は、第１のロ
ウアドレスストローブ信号（以下、ＲＡＳ信号と呼ぶ）
Ｓ３を出力する出力端子ＲＡＳ０、第１のカラムアドレ
スストローブ信号（以下、ＣＡＳ信号と呼ぶ）Ｓ４を出
力する出力端子ＣＡＳ０、書き込みイネーブル信号（以
下、ＷＥ信号と呼ぶ）Ｓ５を出力する出力端子ＷＥ、出
力イネーブル信号（以下、ＯＥ信号と呼ぶ）Ｓ６を出力
する出力端子ＯＥ、メモリアドレス信号（以下、ＡＤＲ
信号と呼ぶ）Ｓ７を出力する出力端子ＡＤＲ、メモリデ
ータ（以下、ＤＩＯ信号と呼ぶ）Ｓ８を入出力する端子
ＤＩＯ、第２のＲＡＳ信号Ｓ９を出力する出力端子ＲＡ
Ｓ１、第２のＣＡＳ信号Ｓ１０を出力する出力端子ＣＡ
Ｓ１を有している。

【０００７】第１のメモリ２、及び第２のメモリ３は、
同様の構成であり、ＷＥ信号を入力する入力端子ＷＥ、
ＯＥ信号を入力する入力端子ＯＥ、ＡＤＲ信号を入力す
る入力端子ＡＤＲ、ＤＩＯ信号を入出力する端子ＤＩ
Ｏ、ＲＡＳ信号を入力する入力端子ＲＡＳ、ＣＡＳ信号
を入力する入力端子ＣＡＳをそれぞれ有している。メモ
リ制御部１の出力端子ＷＥ、ＯＥ、ＡＤＲ、及び入出力
端子ＤＩＯは、第１のメモリ２、及び第２のメモリ３の
入力端子ＷＥ、ＯＥ、ＡＤＲ、及び入出力端子ＤＩＯと
それぞれの信号線によって接続されている。メモリ制御
部１の出力端子ＲＡＳ０、ＣＡＳ０は、第１のメモリ２
の入力端子ＲＡＳ、ＣＡＳとそれぞれの信号線によって
接続されている。メモリ制御部１の出力端子ＲＡＳ１、
ＣＡＳ１は、第２のメモリ３の入力端子ＲＡＳ、ＣＡＳ
とそれぞれの信号線によって接続されている。本実施例
では、第１のメモリ２、及び第２のメモリ３は、いずれ
も、４Ｍ（２５６ｋ×１６）ビットのＤＲＡＭデバイス
を２個組み合わせて３２ビット幅として使用するものと
し、ロウアドレスの幅を５１２番地、カラムアドレスの
幅を５１２番地とする。従って、アドレス信号のための
信号線、メモリデータのための信号線はそれぞれ９ビッ
ト、３２ビットのバス幅を持つ。

【０００８】以下、４：２：０フォーマットのインタレ
ースビデオ信号を対象として画像メモリ装置の動作を説
明する。ここで、４：２：０フォーマットの画像データ
とは、輝度信号に比べ色差信号に対する人間の視覚感度
（解像度）が低いという事実に基づいて一般に利用され
るデータフォーマットの画像データのことであり、画像
空間上、輝度（Ｙ）信号２×２画素に対し、色差（Ｃ
ｂ）信号１画素と色差（Ｃｒ）信号１画素が対応するよ
うになっている。また、インタレースビデオ信号とは、
現行のＴＶ放送方式（ＮＴＳＣ方式、ＰＡＬ方式等）に
規定されるビデオ信号のように画像データの１フレーム
を２つのフィールド画像に分解（交互のラインを別々の
フィールドとする）した後、各フィールド毎にラスタ走
査して得られる信号である。従って、４：２：０フォー
マットのインタレースビデオ信号とは、例えば、現行の
ＴＶ放送方式に基づくビデオ入力装置から得られるアナ
ログコンポジットビデオ信号をアナログＲＧＢコンポー
ネント信号に変換し、ＡＤ変換し、さらに４：２：０フ
ォーマットデータに変換することにより得られるディジ
タル信号であり、ＴＶ会議システムやディジタルビデオ
編集システム等の画像処理装置に利用しやすい信号であ
る。まず、外部装置（例えば、画像符号化装置）からメ
モリ制御部１に対し指示信号Ｓ１が入力されると、メモ
リ制御部１では、指示信号Ｓ１の内容に応じて、第１の
ＲＡＳ信号Ｓ３、第１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ
５、ＡＤＲ信号Ｓ７、第２のＲＡＳ信号Ｓ９、第２のＣ
ＡＳ信号Ｓ１０のそれぞれを出力し、さらに、画像信号
Ｓ２を入力してＤＩＯ信号Ｓ８を出力、又はＤＩＯ信号
Ｓ８を入力して画像信号Ｓ２を出力する。

【０００９】指示信号Ｓ１の内容としては、例えば、（１）第１、第２のメモリ２、３への書き込み、又は
読み出しの区分（２）アクセスすべき画像上の位置（ｘ，ｙ）が含まれる。指示信号Ｓ１が第１、第２のメモリ２、３
への画像データの書き込みを示す時、メモリ制御部１
は、メモリ書き込みに適した第１のＲＡＳ信号Ｓ３，第
１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、第
２のＲＡＳ信号Ｓ９、第２のＣＡＳ信号Ｓ１０を出力す
るとともに、後述する規則に従って画像上の位置（ｘ，
ｙ）に対応するメモリアドレスを計算してＡＤＲ信号Ｓ
７として出力し、さらに画像信号Ｓ２を入力して、この
画像信号Ｓ２をＤＩＯ信号Ｓ８として出力する。この
時、第１のメモリ２は、第１のＲＡＳ信号Ｓ３、第１の
ＣＡＳ信号Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ
信号Ｓ７に基づいて、ＤＩＯ信号Ｓ８上のデータを所定
のメモリアドレスに記憶する。同様に、第２のメモリ３
は、第２のＲＡＳ信号Ｓ９、第２のＣＡＳ信号Ｓ１０、
ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７に基づい
て、ＤＩＯ信号Ｓ８上のデータを所定のメモリアドレス
に記憶する。

【００１０】一方、指示信号Ｓ１がメモリからのデータ
の読み出しを示す時、メモリ制御部１は、メモリの読み
出しに適した第１のＲＡＳ信号Ｓ３、第１のＣＡＳ信号
Ｓ４、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７、
第２のＲＡＳ信号Ｓ９、第２のＣＡＳ信号Ｓ１０を出力
すると共に、後述する規則に従って画像上の位置（ｘ，
ｙ）に対応するメモリアドレスを計算してＡＤＲ信号Ｓ
７として出力する。この時、第１のメモリ２は、第１の
ＲＡＳ信号Ｓ３、第１のＣＡＳ信号Ｓ４、ＷＥ信号Ｓ
５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７に基づいて所定のア
ドレスからデータを読み出しＤＩＯ信号Ｓ８として出力
する。同様に、第２のメモリ３は、第２のＲＡＳ信号Ｓ
９、第２のＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号
Ｓ６、ＡＤＲ信号Ｓ７に基づいて所定のアドレスからデ
ータを読み出しＤＩＯ信号Ｓ８として出力する。メモリ
制御部１は、ＤＩＯ信号Ｓ８を入力してこの信号を画像
信号Ｓ２として外部装置に出力する。図２は、図１中の
第１のメモリ２、第２のメモリ３の動作タイミングの一
例を示す図である。この図を参照しつつ、図１中の第１
のメモリ２、及び第２のメモリ３の動作を詳細に説明す
る。なお、この場合、第１のメモリ２と第２のメモリ３
はページモード動作が可能であるとして説明する。ここ
で、ＤＲＡＭのページモードとは、ＲＡＳ信号をローレ
ベルにしたままＣＡＳ信号のレベルを繰り返し反転させ
ることにより同一ロウアドレス上の異なるカラムアドレ
スのデータを連続的にアクセスできるモードである。

【００１１】図２において、ＣＬＫはメモリ制御部１で
内部で使用するタイミング発生用のクロック信号、ＲＡ
Ｓ０、ＲＡＳ１、ＣＡＳ０、ＣＡＳ１、ＷＥ、ＯＥ、Ａ
ＤＲは、それぞれ第１のＲＡＳ信号Ｓ３、第２のＲＡＳ
信号Ｓ９、第１のＣＡＳ信号Ｓ４、第２のＣＡＳ信号Ｓ
１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７を
表す。また、Ｄinは、ＤＩＯ信号Ｓ８のうち第１のメモ
リ２または第２のメモリ３への入力信号を表し、Ｄout
は、ＤＩＯ信号Ｓ８のうち第１のメモリ２または第２の
メモリ３からの出力信号を表す。まず、メモリ制御部１
は、４データ（３２×４＝１２８ビット）のメモリ書き
込みを示す指示信号Ｓ１を入力すると、図２中の期間Ｔ
１に示されるような第１のＲＡＳ信号Ｓ３、第２のＲＡ
Ｓ信号Ｓ９、第１のＣＡＳ信号Ｓ４、第２のＣＡＳ信号
Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ６、ＡＤＲ信号Ｓ７
の各信号を出力する。この時、第１のメモリ２は、第１
のＲＡＳ信号Ｓ３の立ち下がり時のＡＤＲ信号Ｓ７の値
ａをロウアドレスとして取り込み、第１のＣＡＳ信号Ｓ
４の立ち下がり時のＡＤＲ信号Ｓ７の値ｃ、及びＤin信
号Ｓ８の値ｍをそれぞれカラムアドレス、及び書き込み
データとして取り込み、ロウアドレスａ、カラムアドレ
スｃの格納場所にデータｍを記憶する。

【００１２】続いて、第１のＣＡＳ信号Ｓ４の立ち下が
り時のＡＤＲ信号Ｓ７の値ｅ、及びＤin信号Ｓ８の値ｏ
を取り込み、ロウアドレスａ、カラムアドレスｅの格納
場所にデータｏを記憶する。一方、第２のメモリ３は、
第２のＲＡＳ信号Ｓ９の立ち下がり時のＡＤＲ信号Ｓ７
の値ｂをロウアドレスとして取り込み、第２のＣＡＳ信
号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ７の値ｄ、及び
Ｄin信号Ｓ８の値ｎをそれぞれカラムアドレス、及び書
き込みデータとして取り込み、ロウアドレスｂ、カラム
アドレスｄの格納場所にデータｎを記憶する。続いて、
第２のＣＡＳ信号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ
７の値ｆ、及びＤin信号Ｓ８の値ｐを取り込み、ロウア
ドレスｂ、カラムアドレスｆの格納場所にデータｐを記
憶する。次に、メモリ制御部１は、４データ（１２８ビ
ット）のメモリ読み出しを示す指示信号Ｓ１を入力する
と、図２中の期間Ｔ２に示されような第１のＲＡＳ信号
Ｓ３、第２のＲＡＳ信号Ｓ９、第１のＣＡＳ信号Ｓ４、
第２のＣＡＳ信号Ｓ１０、ＷＥ信号Ｓ５、ＯＥ信号Ｓ
６、ＡＤＲ信号Ｓ７の各信号を出力する。この時、第１
のメモリ２は、第１のＲＡＳ信号Ｓ３の立ち下がり時の
ＡＤＲ信号Ｓ７の値ｇをロウアドレスとして取り込み、
第１のＣＡＳ信号Ｓ４の立ち下がり時のＡＤＲ信号Ｓ７
の値ｉをカラムアドレスとして取り込み、ロウアドレス
ｇ、カラムアドレスｉの格納場所からデータｑを読み出
し、Ｄout 信号Ｓ８として出力する。続いて、第１のＣ
ＡＳ信号Ｓ４の立ち下がり時のＡＤＲ信号Ｓ７の値ｋを
カラムアドレスとして取り込み、ロウアドレスｇ、カラ
ムアドレスｋの格納場所からデータｓを読み出し、Ｄou
t 信号Ｓ８として出力する。一方、第２のメモリ３は、
第２のＲＡＳ信号Ｓ９の立ち下がり時のＡＤＲ信号Ｓ７
の値ｈをロウアドレスとして取り込み、第２のＣＡＳ信
号Ｓ１０の立ち下がり時のＡＤＲ信号Ｓ７の値ｊをカラ
ムアドレスとして取り込み、ロウアドレスｈ、カラムア
ドレスｊの格納場所からデータｒを読み出し、Ｄout 信
号Ｓ８として出力する。続いて、第２のＣＡＳ信号Ｓ１
０の立ち下がり時のＡＤＲ信号Ｓ７の値ｌをカラムアド
レスとして取り込み、ロウアドレスｈ、カラムアドレス
ｌの格納場所からデータｔを読み出し、Ｄout 信号Ｓ８
として出力する。以上説明したように、第１のメモリ２
と第２のメモリ３に対し、入力するＲＡＳ信号、及びＣ
ＡＳ信号のタイミングをずらすことによって、データバ
ス幅を増やさずにメモリデータの転送速度を、一方のメ
モリだけを使用する場合に比べ２倍に増やすことがで
き、高速性に優れた画像メモリ装置を実現できるという
利点がある。

【００１３】次に、メモリ制御部１におけるメモリアド
レスの計算方法について説明する。図３は、第１の実施
例を示す４：２：０画像データの一例の図である。Ｙ画
像１０は、７２０×４８０画素、Ｃｂ画像１１は、３６
０×２４０の画素、Ｃｒ画像１２は、３６０×２４０画
素の大きさを持つ。図に示すように、Ｙ画像１０を構成
するラインデータを上からy0,y1,…,y479とし、Ｃｂ画
像１１を構成するラインデータを上からcb0,cb1,…,cb2
39とし、Ｃｒ画像１２を構成するラインデータを上から
cr0,cr1,…,cr239とする。図４は、第１のメモリ２及び
第２のメモリ３に対するメモリマップを示す図である。
横方向はカラムアドレスＣＯＬを表し、縦方向はロウア
ドレスＲＯＷを表す。図において、第１のメモリ２に対
するメモリマップ２ａと第２のメモリマップ３に対する
メモリマップ３ａとは同じ形式を持つものとする。ま
た、図中、Y0,Y1,…,Y239 の各々は、図３中のＹ画像１
０中のあるラインデータを表し、C0,C1,…，C119の各々
は、図３中のＣｂ画像１１中のラインデータとこれに対
応するＣｒ画像１２中のラインデータの合成データであ
る。従って、Y0,Y1,…,Y239,C0,C1,…,C119 の各々は、
７２０画素分のデータであり、１画素当たり８ビットと
して１８０×３２ビット（１８０カラム）の大きさを持
つ。図に示されるようにＹ画像１０中のラインデータ
（Ｙラインデータ）は、メモリマップ上、他のＹライン
データに接するようにカラムアドレス方向に並べる形と
する。同様に、Ｃｂ画像１１、及びＣｒ画像１２中のラ
インデータ（Ｃラインデータ）は、メモリマップ上、他
のＣラインデータに接するようカラムアドレス方向に並
べる形とする。これにより、メモリの使用効率を高める
ことになる。

【００１４】図５は、図３の画像データと図４のメモリ
マップの対応関係を示す図であり、第１のメモリ２、及
び第２のメモリ３のメモリマップにおけるラインデータ
Y0.Y1,…,Y239,C0,C1,…,C119 とＹ画像１０，Ｃｂ画像
１１、Ｃｂ画像１２におけるラインデータy0,y1,…,y47
9,cb0(cr0),cb1(cr1),…,cb239(cr239) の関係を示した
ものである。ここでcbi(cri)(i=1,2…,239) はＣｂ画像
１１のラインデータとＣｒ画像１２のラインデータとの
合成画像である。図５に示すように、Ｙ画像１０につい
ては、画像フレームの上端より２ライン毎に第１のメモ
リ２、第２のメモリ３、第２のメモリ３、第１のメモリ
２の順に繰り返し記憶するように対応がなされている。
一方、Ｃｂ画像１１、及びＣｒ画像１２については、画
像フレームの上端より２ライン毎に第２のメモリ３、第
１のメモリ２の順に繰り返し記憶するよう対応がなされ
ている。メモリ制御部１は、メモリアドレスの計算に当
り、指示信号Ｓ１を入力すると、これに基づいてアクセ
スすべき画像上の位置（ｘ，ｙ）を検出する。さらに、
メモリ制御部１は、値ｙに基づいてメモリマップにおけ
るラインデータの先頭位置を計算し、さらに値ｘに基づ
いてメモリマップ上のアドレスを計算してこのアドレス
を、ロウアドレス、及びカラムアドレスとしてそれぞれ
出力する。例えば、Ｙ画像１０上の位置（８，１０）に
対応するメモリアドレスを求めるために、メモリ制御部
１は、位置（８，１０）のライン位置y10 に関し、図５
の対応図より第２メモリ３のラインデータY4をアクセス
すればよいことを検出し、ラインデータY4の先頭アドレ
ス（ロウアドレス１番地、カラムアドレス２０８番地）
のカラム方向に８／４＝２アドレス分シフトしたメモリ
アドレス（第２のメモリ３のロウアドレス１番地、カラ
ムアドレス２１０番地）を計算し出力する。次に、４：
２：０フォーマットの画像データを上述したように第１
のメモリ２、第２のメモリ３に記憶することによって画
像データの高速アクセスが可能となるその理由を以下
（ａ）〜（ｃ）に説明する。

【００１５】（ａ）フレーム画像中の局所領域データ
の転送図５に示すようにＹ画像１０、及びＣｂ画像１１／Ｃｒ
画像１２に対して、フレーム画像中の局所領域のデータ
をライン単位に第１メモリ２と第２のメモリ３とに分散
させて格納するので、第１のメモリ２に対しあるライン
データを転送しながら同時にその近傍のラインデータを
第２のメモリ３に対して転送でき、その結果、従来より
高速にデータ転送が行える。例えば、Ｙ画像１０の左上
端より１６×８画素分のフレームデータを転送するに
は、第１のメモリ２に対してラインデータy0を、第２の
メモリ３に対してラインデータy2をそれぞれ対応付けて
同時に１６画素（４カラムアドレス）分ずつデータ転送
し、以下、同様にy1とy3、y6とy4、y7とy5の各組み合わ
せに対し、第１のメモリ２、第２のメモリ３をそれぞれ
アクセスすればよい。また、Ｃｂ画像１１とＣｒ画像１
２の左上端より各々８×８画素分ずつのフレームデータ
を転送するには、第１のメモリ２に対しラインデータcb
2/cr2 を、第２のメモリ３に対しラインデータcb0/cr0
をそれぞれ対応付けて同時に２×８画素（カラムアドレ
ス）分ずつデータ転送し、以下同様に、cb3/cr3 とcb1/
cr1 、cb6/cr6 とcb4/cr4 、cb7/cr7 とcb5/cr5 の各組
み合わせに対し第１のメモリ２と第２のメモリ３をアク
セスすればよい。

【００１６】（ｂ）フィールド画像中の局所領域デー
タの転送（ａ）の場合と同様に、Ｙ画像１０、及びＣｂ画像１１
／Ｃｒ画像１２に対して、フィールド画像中の局所領域
のデータをライン単位に第１メモリ２と第２のメモリ３
とに分散させて格納するので、第１のメモリ２に対しあ
るラインデータを転送しながら同時にその近傍のライン
データを第２のメモリ３に対して転送でき、その結果、
従来より高速にデータ転送が行える。例えば、Ｙ画像１
０の左上端より１６×８画素分のフィールドデータを転
送するには、第１のメモリ２に対してラインデータy0
を、第２のメモリ３に対してラインデータy2をそれぞれ
対応付けて同時に１６画素（４カラムアドレス）分ずつ
データ転送し、以下、同様にy6とy4、y8とy10 、y14 と
y12 の各組み合わせに対し、第１のメモリ２、第２のメ
モリ３をそれぞれアクセスすればよい。また、Ｃｂ画像
１１とＣｒ画像１２の左上端より各々８×８画素分ずつ
のフィールドデータを転送するには、第１のメモリ２に
対しラインデータcb2/cr2 を、第２のメモリ３に対しラ
インデータcb0/cr0 をそれぞれ対応付けて同時に２×８
画素（カラムアドレス）分ずつデータ転送し、以下同様
に、cb6/cr6 とcb4/cr4、cb10/cr10 とcb8/cr8 、cb14/
cr14 とcb12/cr12 の各組み合わせに対し第１のメモリ
２と第２のメモリ３をアクセスすればよい。

【００１７】（ｃ）インタレースによるラスタ走査デ
ータの転送図５に示すように、第１フィールド（Ｙ画像１０：y0,y
2,…,y478 、Ｃｂ画像１１：cb0,cb2,…,cb238、Ｃｒ画
像１２：cr0,cr2,…,cr238）、第２フィールド（Ｙ画像
１０：y1,y3,…,y479 、Ｃｂ画像１１：cb1,cb3,…,cb2
39、Ｃｒ画像１２：cr1,cr3,…,cr239）共に、Ｃｂ画像
１１、Ｃｒ画像１２の各ラインデータcbi/cri(i=0,1,
…,239）とそれに対応するＹ画像１０のラインデータyj
(j=2i[i が偶数の時],2i-1[iが奇数の時])とが第１のメ
モリ２と第２のメモリ３とに分かれて格納されるので、
Ｙ画像１０のラインデータをインタレースによるラスタ
走査に従って転送しながら、同時に、対応するＣｂ画像
１１／Ｃｒ画像１２のラインデータを転送することがで
きる。以上のように、本第１の実施例では、以下の利点
がある。メモリ制御部１が輝度信号については画像フレ
ームの上端より２ライン毎に第１のメモリ２、第２のメ
モリ３、第２のメモリ３、第１のメモリ２の順に繰り返
し記憶し、色差信号については、画像フレームの上端よ
り２ライン毎に第２のメモリ３、第１のメモリ２の順に
繰り返し記憶するよう、第１のメモリ２と第２のメモリ
３を制御するので、４：２：０フォーマットデータにお
けるフレーム画像、フィールド画像のいずれに対しても
あるラインのデータとその近傍ラインのデータとをそれ
ぞれ第１のメモリ２と第２のメモリ３とに対応付けて同
時にアクセスできるので、局所領域のデータ転送を高速
化できる。さらに、４：２：０インタレース画像空間上
の任意位置の色差信号とこれに対応する輝度信号とをそ
れぞれ第１のメモリ２と第２のメモリ３とに対応付けて
同時にアクセスできるのでインタレースによるラスタ走
査でのデータ転送を高速化できる。したがって、４：
２：０インタレースビデオ信号を扱う画像処理装置、例
えば、ＴＶ会議システムやビデオ編集システムなど対し
て高速な画像メモリ装置を提供できる。

【００１８】第２の実施例本第２の実施例の画像メモリ装置は、第１の実施例と同
様にメモリ制御部３１、第１のメモリ３１、第２のメモ
リ３２とにより構成され、第１の実施例の画像メモリ装
置と異なる点は、第１の実施例が７２０×４８０画素の
４：２：０フォーマットの画像データであったのに対し
て、第２の実施例が３５２×２８８画素の４：２：０フ
ォーマットの画像データを取り扱うようにしたことであ
る。図６は、本発明の第２の実施例を示す４：２：０フ
ォーマットの画像データの一例の図である。本第２の実
施例では、Ｙ画像４０が、３５２×２８８画素、Ｃｂ画
像４１が、１７６×１４４の画素、Ｃｒ画像４２が、１
７６×１４４画素の大きさを持ち、特にノンインタレー
ス信号の場合に画像データの高速転送を実現するために
第１のメモリ３２、及び第２のメモリ３３を制御するも
のである。図に示すように、Ｙ画像４０を構成するライ
ンデータを上からy0,y1,…,y287とし、Ｃｂ画像４１を
構成するラインデータを上からcb0,cb1,…,cb143とし、
Ｃｒ画像４２を構成するラインデータを上からcr0,cr1,
…,cr143とする。図７は、図１の画像メモリ装置と同様
に構成される画像メモリ装置の第１のメモリ３２及び第
２のメモリ３３に対するメモリマップを示す図である。
横方向はカラムアドレスＣＯＬを表し、縦方向はロウア
ドレスＲＯＷを表す。図において、第１のメモリ３２に
対するメモリマップ３２ａと第２のメモリ３３に対する
メモリマップ３３ａとは同じ形式を持つものとする。ま
た、図中、Y0,Y1,…,Y143 の各々は、図６中のＹ画像４
０中のあるラインデータを表し、C0,C1,…，C71 の各々
は、図６中のＣｂ画像４１中のラインデータとこれに対
応するＣｒ画像４２中のラインデータの合成データであ
る。従って、Y0,Y1,…,Y143,C0,C1,…,C71の各々は、３
５２画素分のデータであり、１画素当たり８ビットとし
てとして８８×３２ビット（８８カラム）の大きさを持
つ。図に示されるように、Ｙ画像４０中のラインデータ
（Ｙラインデータ）は、メモリマップ上、他のＹライン
データに接するようにカラムアドレス方向に並べる形と
する。同様に、Ｃｂ画像４１、及びＣｒ画像４２中のラ
インデータ（Ｃラインデータ）は、メモリマップ上、他
のＣラインデータに接するようカラムアドレス方向に並
べる形とする。これにより、メモリの使用効率を高める
ことになる。

【００１９】図８は、図６の画像データと図７のメモリ
マップの対応関係を示す図であり、第１のメモリ３２、
及び第２のメモリ３３のメモリマップにおけるラインデ
ータY0,Y1,…,Y143,C0,C1,…,C71とＹ画像４０，Ｃｂ画
像４１、Ｃｒ画像４２におけるラインデータy0,y1,…,y
287,cb0(cr0),cb1(cr1),…,cb143(cr143) の関係を示し
たものである。ここで、cbi(cri)(i=1,2…,143) は、Ｃ
ｂ画像４１のラインデータとＣｒ画像４２のラインデー
タの合成画像である。図８に示すように、Ｙ画像４０に
ついては、画像フレームの上端より１ライン毎に第１の
メモリ３２、第２のメモリ３３、第２のメモリ３３、第
１のメモリ３２の順に繰り返し記憶するように対応がな
されている。一方、Ｃｂ画像４１、及びＣｒ画像４２に
ついては、画像フレームの上端より１ライン毎に第２の
メモリ３３、第１のメモリ３２の順に繰り返し記憶する
よう対応がなされている。メモリ制御部１は、メモリア
ドレスの計算に当り、指示信号Ｓ１を入力すると、これ
に基づいてアクセスすべき画像上の位置（ｘ，ｙ）を検
出する。さらに、メモリ制御部１は、値ｙに基づいてメ
モリマップにおけるラインデータの先頭位置を計算し、
さらに値ｘに基づいてメモリマップ上のアドレスを計算
してこのアドレスを、ロウアドレス、及びカラムアドレ
スとしてそれぞれ出力する。例えば、Ｙ画像４０上の位
置（８，１０）に対応するメモリアドレスを求めるため
に、メモリ制御部３１は、位置（８，１０）のライン位
置y10 に関し、図８の対応図より第２メモリ３のライン
データY5をアクセスすればよいことを検出し、ラインデ
ータY5の先頭アドレス（ロウアドレス０番地、カラムア
ドレス４４０番地）のカラム方向に８／４＝２アドレス
分シフトしたメモリアドレス（第２のメモリ３のロウア
ドレス０番地、カラムアドレス４４２番地）を計算し出
力する。本第２の実施例においても、第１の実施例と同
様に上述したように第１のメモリ３２と第２のメモリ３
３に画像データを記憶するので画像データが高速にアク
セスできる。その理由を以下（ａ）〜（ｂ）に説明す
る。

【００２０】（ａ）局所領域データの転送図８に示すようにＹ画像４０、及びＣｂ画像４１／Ｃｒ
画像４２に対して、局所領域のデータをライン単位に第
１メモリ３２と第２のメモリ３３とに分散させて格納す
るので、第１のメモリ３２に対しあるラインデータを転
送しながら同時にその近傍のラインデータを第２のメモ
リ３３に対して転送でき、その結果、従来より高速にデ
ータ転送が行える。例えば、Ｙ画像４０の左上端より１
６×８画素分のデータを転送するには、第１のメモリ３
２に対してラインデータy0を、第２のメモリ３３に対し
てラインデータy1をそれぞれ対応付けて同時に１６画素
（４カラムアドレス）分ずつデータ転送し、以下、同様
にy3とy2、y4とy5、y7とy6の各組み合わせに対し、第１
のメモリ３２、第２のメモリ３３をそれぞれアクセスす
ればよい。また、Ｃｂ画像４１とＣｒ画像４２の左上端
より各々８×８画素分ずつのデータを転送するには、第
１のメモリ３２に対しラインデータcb1/cr1 を、第２の
メモリ３３に対しラインデータcb0/cr0 をそれぞれ対応
付けて同時に２×８画素（４カラムアドレス）分ずつデ
ータ転送し、以下同様に、cb3/cr3 とcb2/cr2 、cb5/cr
5 とcb4/cr4 、cb7/cr7 とcb6/cr6 の各組み合わせに対
し第１のメモリ３２と第２のメモリ３３をアクセスすれ
ばよい。

【００２１】（ｂ）ラスタ走査データの転送図８に示すように、Ｃｂ画像４１／Ｃｒ画像４２の各ラ
インデータcbi/cri(i=0,1,…,143) とそれに対応するＹ
画像４０のラインデータyj(j=2i)とが第１のメモリ３２
と第２のメモリ３３とに分かれて格納されているので、
Ｙ画像４０のラインデータをラスタ走査に従って転送し
ながら、同時に対応するＣｂ画像４１／Ｃｒ画像４２の
ラインデータを転送することができる。従って、インタ
レース信号を独立した２つのノンインタレース信号とし
て処理する場合、及び、ノンインタレース信号を処理す
る場合に対して、ラスタ走査によるデータ転送を高速化
できる。なお、本発明は、上記実施例に限定されず種々
の変形が可能である。その変形例としては、例えば次の
ようなものがある。（１）第１のメモリ２（３２）、及び第２のメモリ３
（３３）のいずれも４Ｍ（２５６ｋ×１６）ビットのＤ
ＲＡＭデバイスを２個組み合わせて３２ビットデータ幅
として使用し、ロウアドレス、カラムアドレスの幅を共
に５１２番地とし、さらに、ページモードアクセス動作
を行うものとして説明したが、これらのメモリのアドレ
ス幅、データ幅を変えてもよい。（２）ページモードアクセスによらずＤＲＡＭの通常
のランダムアクセス動作を用いてもよい。（３）第１のメモリ２（３２）、及び第２のメモリ３
（３３）をＤＲＡＭにシリアルアクセス用の入出力端子
が付加されたデュアルポートビデオＲＡＭとして構成す
ることも可能である。（４）４：２：０画像データの例としてＹ画像１０
（４０）が７２０×４８０（３５２×２８８）画素の大
きさの場合について動作を説明したが、他の任意の大き
さであってもよい。（５）１フレーム画像のメモリマップについて説明し
たが、対象とする用途によって、複数フレームの画像に
拡張することができる。例えば、図３に示すフレーム画
像が４枚必要な場合には、図４のメモリマップをロウア
ドレス方向に拡張してもよく、この場合、ロウアドレス
は１２８×４＝５１２番地分だけ使用することになる。

【００２２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、４：２：０のフォーマットの画像データのうち輝
度信号については、画像フレームの上端より２ラインま
たは１ライン毎に第１のメモリ、第２のメモリ、第２の
メモリ、第１のメモリの順に繰り返して記憶し、色差信
号については、画像フレームの上端より２ラインまたは
１ライン毎に第２のメモリ、第１のメモリ２のメモリの
順に繰り返し記憶するので、画像データを高速にアクセ
スすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す画像メモリ装置の
構成ブロック図である。

【図２】図１中のメモリの動作タイミング例を示す図で
ある。

【図３】第１の実施例を示す４：２：０画像データの図
である。

【図４】第１の実施例を示すメモリマップの一例の図で
ある。

【図５】図３の画像データと図４のメモリマップの対応
を示す図である。

【図６】第２の実施例を示す４：２：０画像データの図
である。

【図７】第２の実施例を示すメモリマップの一例の図で
ある。

【図８】図６の画像データと図７のメモリマップの対応
を示す図である。

【符号の説明】

１メモリ制御部２第１のメモリ３第２のメモリ１０、４０Ｙ画像１１、４１Ｃｂ画像１２，４２Ｃｒ画像

Claims

【特許請求の範囲】

【請求項１】４：２：０フォーマットのディジタル画
像データを記憶する画像メモリ装置において、前記ディジタル画像データを記憶する第１のメモリと、前記第１のメモリと独立に制御され前記ディジタル画像
データを記憶する第２のメモリと、前記ディジタル画像データのうち輝度信号については、
画像フレームの上端より２ライン毎に第１のメモリ、第
２のメモリ、第２のメモリ、第１のメモリの順に繰り返
して記憶し、色差信号については、画像フレームの上端
より２ライン毎に第２のメモリ、第１のメモリの順に繰
り返し記憶するよう前記第１のメモリ及び第２のメモリ
を制御するメモリ制御部とを、設けたことを特徴とする画像メモリ装置。
【請求項２】４：２：０フォーマットのディジタル画
像データを記憶する画像メモリ装置において、前記ディジタル画像データを記憶する第１のメモリと、前記第１のメモリと独立に制御され前記ディジタル画像
データを記憶する第２のメモリと、前記ディジタル画像データのうち輝度信号については、
画像フレームの上端より１ライン毎に第１のメモリ、第
２のメモリ、第２のメモリ、第１のメモリの順に繰り返
して記憶し、色差信号については、画像フレームの上端
より１ライン毎に第２のメモリ、第１のメモリの順に繰
り返し記憶するよう前記第１のメモリ及び第２のメモリ
を制御するメモリ制御部とを、設けたことを特徴とする画像メモリ装置。