JPH087582A - 薄膜フローティング・ゲート・アモルファス・トランジスタを利用する不揮発性レジスタ・システム - Google Patents
薄膜フローティング・ゲート・アモルファス・トランジスタを利用する不揮発性レジスタ・システムInfo
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- JPH087582A JPH087582A JP13623695A JP13623695A JPH087582A JP H087582 A JPH087582 A JP H087582A JP 13623695 A JP13623695 A JP 13623695A JP 13623695 A JP13623695 A JP 13623695A JP H087582 A JPH087582 A JP H087582A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 電力が切れまたは失われた場合にデータを不
揮発的に記憶する、アモルファス・シリコン薄膜フロー
ティング・ゲート・トランジスタを有する改良型不揮発
性シフト・レジスタを提供する。 【構成】 シフト・レジスタが、複数のレジスタ・セル
として構成された複数のアモルファス・シリコン薄膜ト
ランジスタを含み、データは、複数のアモルファス・シ
リコン薄膜フローティング・ゲート・トランジスタ中を
シフトされる。各セルは、データ信号が次の段および次
のセルに入力される前に書き込まれる２つの段を含む。
クロック発生器がレジスタにおけるデータのシフトを制
御するためのクロック信号を受信する。 【効果】 電力が遮断されまたは失われた場合、フロー
ティング・ゲート・トランジスタがデータを不揮発的に
記憶し、後に電力が回復したときにそのデータを再生す
ることができる。
揮発的に記憶する、アモルファス・シリコン薄膜フロー
ティング・ゲート・トランジスタを有する改良型不揮発
性シフト・レジスタを提供する。 【構成】 シフト・レジスタが、複数のレジスタ・セル
として構成された複数のアモルファス・シリコン薄膜ト
ランジスタを含み、データは、複数のアモルファス・シ
リコン薄膜フローティング・ゲート・トランジスタ中を
シフトされる。各セルは、データ信号が次の段および次
のセルに入力される前に書き込まれる２つの段を含む。
クロック発生器がレジスタにおけるデータのシフトを制
御するためのクロック信号を受信する。 【効果】 電力が遮断されまたは失われた場合、フロー
ティング・ゲート・トランジスタがデータを不揮発的に
記憶し、後に電力が回復したときにそのデータを再生す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理の分野に関
し、より詳細には、電力が切れまたは失われた場合にデ
ータを不揮発的に記憶する、アモルファス・シリコン薄
膜フローティング・ゲート・トランジスタを有する改良
型不揮発性シフト・レジスタに関する。
し、より詳細には、電力が切れまたは失われた場合にデ
ータを不揮発的に記憶する、アモルファス・シリコン薄
膜フローティング・ゲート・トランジスタを有する改良
型不揮発性シフト・レジスタに関する。
【０００２】
【従来の技術】アモルファス薄膜トランジスタは、大面
積低コスト集積回路に有利な技術を提供する。そのよう
なトランジスタのあるものは、データの不揮発性記憶を
提供するのに使用できるフローティング・ゲートを有す
る。データを一時的に記憶し、電力が切れたときや電源
故障の場合にデータが失われる、多くの異なるデバイス
が、ディジタル回路で一般に使用されている。標準のレ
ジスタはそのようなデバイスの例である。本発明は一般
に、電源が入っている間はデータをバッファしまたは一
時的に記憶し、電力が失われまたは切れた場合にはデー
タを不揮発的に記憶するために、アモルファス・シリコ
ン薄膜フローティング・ゲート・レジスタを使用する、
改良型のレジスタを対象とする。本発明は、電源が入っ
ている間はデータをバッファしまたは一時的に記憶し、
電力が失われまたは切れた場合にはデータを不揮発的に
記憶するためにアモルファス・シリコン薄膜フローティ
ング・ゲート・レジスタを使用し、データの直列入出力
フローを提供する、改良型のシフト・レジスタをも対象
とする。データのこのような保存は、診断、起動、およ
び再開操作に使用すると有利である。
積低コスト集積回路に有利な技術を提供する。そのよう
なトランジスタのあるものは、データの不揮発性記憶を
提供するのに使用できるフローティング・ゲートを有す
る。データを一時的に記憶し、電力が切れたときや電源
故障の場合にデータが失われる、多くの異なるデバイス
が、ディジタル回路で一般に使用されている。標準のレ
ジスタはそのようなデバイスの例である。本発明は一般
に、電源が入っている間はデータをバッファしまたは一
時的に記憶し、電力が失われまたは切れた場合にはデー
タを不揮発的に記憶するために、アモルファス・シリコ
ン薄膜フローティング・ゲート・レジスタを使用する、
改良型のレジスタを対象とする。本発明は、電源が入っ
ている間はデータをバッファしまたは一時的に記憶し、
電力が失われまたは切れた場合にはデータを不揮発的に
記憶するためにアモルファス・シリコン薄膜フローティ
ング・ゲート・レジスタを使用し、データの直列入出力
フローを提供する、改良型のシフト・レジスタをも対象
とする。データのこのような保存は、診断、起動、およ
び再開操作に使用すると有利である。
【０００３】フローティング・ゲート・トランジスタ
は、結晶半導体材料を用いて実施されてきたことが知ら
れている。このようなトランジスタは、フローティング
・ゲートの周囲の絶縁体の電子なだれ降伏（ａｖａｌａ
ｎｃｈｅ ｂｒｅａｋｄｏｗｎ）によってフローティン
グ・ゲート上に電荷を注入することにより操作される。
このようなトランジスタは、電源が切れているときに注
入された電荷が長期間不揮発的に記憶できる、消去可能
プログラム可能読取り専用メモリ（ＥＰＲＯＭ）に使用
される。しかし、結晶フローティング・ゲート・トラン
ジスタ・デバイスは、電荷を消去しデバイスを再プログ
ラムするのに比較的長い時間を要し、電子なだれ降伏の
有害な影響のために絶縁材の寿命が短いので、他の用途
は限られている。
は、結晶半導体材料を用いて実施されてきたことが知ら
れている。このようなトランジスタは、フローティング
・ゲートの周囲の絶縁体の電子なだれ降伏（ａｖａｌａ
ｎｃｈｅ ｂｒｅａｋｄｏｗｎ）によってフローティン
グ・ゲート上に電荷を注入することにより操作される。
このようなトランジスタは、電源が切れているときに注
入された電荷が長期間不揮発的に記憶できる、消去可能
プログラム可能読取り専用メモリ（ＥＰＲＯＭ）に使用
される。しかし、結晶フローティング・ゲート・トラン
ジスタ・デバイスは、電荷を消去しデバイスを再プログ
ラムするのに比較的長い時間を要し、電子なだれ降伏の
有害な影響のために絶縁材の寿命が短いので、他の用途
は限られている。
【０００４】
【発明が解決しようとする課題】本発明の１つの目的
は、レジスタが動作している間はデータをバッファしま
たは一時的に記憶し、電力が失われまたは切れた場合に
はデータを不揮発的に記憶するために、アモルファス・
シリコン薄膜フローティング・ゲート・トランジスタを
使用する、改良型のレジスタを提供することにある。
は、レジスタが動作している間はデータをバッファしま
たは一時的に記憶し、電力が失われまたは切れた場合に
はデータを不揮発的に記憶するために、アモルファス・
シリコン薄膜フローティング・ゲート・トランジスタを
使用する、改良型のレジスタを提供することにある。
【０００５】本発明の他の目的は、データがレジスタ中
をシフトされるときにデータをバッファしまたは一時的
に記憶し、電力が失われまたは切れた場合にはデータを
不揮発的に記憶するために、アモルファス・シリコン薄
膜フローティング・ゲート・トランジスタを使用する、
改良型のレジスタを提供することにある。
をシフトされるときにデータをバッファしまたは一時的
に記憶し、電力が失われまたは切れた場合にはデータを
不揮発的に記憶するために、アモルファス・シリコン薄
膜フローティング・ゲート・トランジスタを使用する、
改良型のレジスタを提供することにある。
【０００６】本発明の他の目的は、レジスタ全域にアモ
ルファス・シリコン薄膜トランジスタを使用する、改良
型の集積回路シフト・レジスタを提供することにある。
ルファス・シリコン薄膜トランジスタを使用する、改良
型の集積回路シフト・レジスタを提供することにある。
【０００７】
【課題を解決するための手段】要点を言えば、本発明に
よれば、レジスタは、データがアモルファス薄膜フロー
ティング・ゲート・トランジスタ間でシフトされる複数
のレジスタ・セルとして構成された、複数のアモルファ
ス薄膜トランジスタを含む。電力が切れまたは失われた
場合、フローティング・ゲート・トランジスタがデータ
を不揮発的に記憶し、したがって後で電源が入ったと
き、そのデータを再生または回復することができる。
よれば、レジスタは、データがアモルファス薄膜フロー
ティング・ゲート・トランジスタ間でシフトされる複数
のレジスタ・セルとして構成された、複数のアモルファ
ス薄膜トランジスタを含む。電力が切れまたは失われた
場合、フローティング・ゲート・トランジスタがデータ
を不揮発的に記憶し、したがって後で電源が入ったと
き、そのデータを再生または回復することができる。
【０００８】
【実施例】図面を参照すると、図１は、ゲート１２とソ
ース１４とドレイン１６を有する３端子アモルファス・
シリコン（Ａ−Ｓｉ）薄膜電界効果トランジスタ１０で
ある基本トランジスタ１０を概略的に示す。ゲート１２
は非導電性キャリア１８上に付着したアルミニウム製で
ある。絶縁材料層２２がゲート１２を覆い、層２２上に
薄膜Ａ−Ｓｉ Ｎチャンネル２４が付着されている。Ｎ
チャンネルとは、大部分のキャリアが電子である、Ａ−
Ｓｉを通るチャンネルである。ソース１４およびドレイ
ン１６の上部はアルミニウム製でオーム電極２６、２８
上に付着され、接点または端末を形成し、これに他の金
属線を接続してトランジスタを回路中に組み込むことが
できる。これらのオーム電極はチャンネル２４上に間隔
をあけて付着されている。電極２６および２８はＮ型半
導体材料で形成することが好ましい。ゲート１２は絶縁
層２２を通って延びる端子部分２０をも含む。操作中、
（ソースに対して）正の電位がゲート上にあると電界が
生じ、それによってチャンネル２４が導通して電流がソ
ースとドレインの間に流れることができるようになる。
基本トランジスタ１０は、以下により詳しく述べるよう
に、電流制限デバイス、インバータ、ソース・ホロワ、
電子スイッチ、およびアナログ・スイッチを含めて種々
の構成および機能に利用される。Ａ−Ｓｉ薄膜トランジ
スタは、ガラス、石英、プラスチックなど種々の基板材
料上に付着することができる。基板材料は、剛性のもの
でも可撓性のものでも良く、かなり大きく（たとえば２
０×２０ｃｍ（８×８インチ））することができる。薄
膜トランジスタの構成は当業者には周知である。（たと
えば、ニック・ホール・ジュニア（Nick Hall, Jr.）著
Prentice Hall Series In Solid State Physical Elec
tronics, pp 437-446,Prentice Hall, 1990を参照のこ
と）。
ース１４とドレイン１６を有する３端子アモルファス・
シリコン（Ａ−Ｓｉ）薄膜電界効果トランジスタ１０で
ある基本トランジスタ１０を概略的に示す。ゲート１２
は非導電性キャリア１８上に付着したアルミニウム製で
ある。絶縁材料層２２がゲート１２を覆い、層２２上に
薄膜Ａ−Ｓｉ Ｎチャンネル２４が付着されている。Ｎ
チャンネルとは、大部分のキャリアが電子である、Ａ−
Ｓｉを通るチャンネルである。ソース１４およびドレイ
ン１６の上部はアルミニウム製でオーム電極２６、２８
上に付着され、接点または端末を形成し、これに他の金
属線を接続してトランジスタを回路中に組み込むことが
できる。これらのオーム電極はチャンネル２４上に間隔
をあけて付着されている。電極２６および２８はＮ型半
導体材料で形成することが好ましい。ゲート１２は絶縁
層２２を通って延びる端子部分２０をも含む。操作中、
（ソースに対して）正の電位がゲート上にあると電界が
生じ、それによってチャンネル２４が導通して電流がソ
ースとドレインの間に流れることができるようになる。
基本トランジスタ１０は、以下により詳しく述べるよう
に、電流制限デバイス、インバータ、ソース・ホロワ、
電子スイッチ、およびアナログ・スイッチを含めて種々
の構成および機能に利用される。Ａ−Ｓｉ薄膜トランジ
スタは、ガラス、石英、プラスチックなど種々の基板材
料上に付着することができる。基板材料は、剛性のもの
でも可撓性のものでも良く、かなり大きく（たとえば２
０×２０ｃｍ（８×８インチ））することができる。薄
膜トランジスタの構成は当業者には周知である。（たと
えば、ニック・ホール・ジュニア（Nick Hall, Jr.）著
Prentice Hall Series In Solid State Physical Elec
tronics, pp 437-446,Prentice Hall, 1990を参照のこ
と）。
【０００９】図２は、アモルファス・シリコン（Ａ−Ｓ
ｉ）薄膜フローティング・ゲート電解効果トランジスタ
３０を示すが、これは本明細書および特許請求の範囲で
は「基本」トランジスタと区別するために単に「フロー
ティング・ゲート」トランジスタと称する。トランジス
タ３０は、制御ゲート３１とチャンネル２４との間の絶
縁体２２中に完全に封入または埋め込まれたフローティ
ング・ゲート３２が加わった以外はトランジスタ１０と
類似の構造をもつ。そのフローティング・ゲート３２は
ドレインあるいはソースよりも制御ゲート３１の方に近
接しており、制御ゲート、ゲート、およびソースと静電
的に結合して３個の平行な平板コンデンサを形成する。
トランジスタ３０はデータ記憶デバイスとして使用さ
れ、以下に述べるようにして、これらのコンデンサの静
電充電がチャンネルの導電性を制御し、情報のビットを
表す。絶縁体２２は、漏洩電流に対して高い抵抗力を有
し、したがってコンデンサは電源が切れたとき長時間電
荷を保持することができる。窒化ケイ素またはポリスチ
レン製の絶縁体は少なくとも６カ月間電荷を保持するこ
とができる。トランジスタ３０も上記の薄膜プロセスで
製造される。制御ゲート３１にレベル＋Ｖｄｄの正電圧
が印加されるとき、チャンネル２４は導通し、制御ゲー
ト３１にレベル−Ｖｓｓの負電圧が印加されるとき、チ
ャンネル２４は非導通になる。
ｉ）薄膜フローティング・ゲート電解効果トランジスタ
３０を示すが、これは本明細書および特許請求の範囲で
は「基本」トランジスタと区別するために単に「フロー
ティング・ゲート」トランジスタと称する。トランジス
タ３０は、制御ゲート３１とチャンネル２４との間の絶
縁体２２中に完全に封入または埋め込まれたフローティ
ング・ゲート３２が加わった以外はトランジスタ１０と
類似の構造をもつ。そのフローティング・ゲート３２は
ドレインあるいはソースよりも制御ゲート３１の方に近
接しており、制御ゲート、ゲート、およびソースと静電
的に結合して３個の平行な平板コンデンサを形成する。
トランジスタ３０はデータ記憶デバイスとして使用さ
れ、以下に述べるようにして、これらのコンデンサの静
電充電がチャンネルの導電性を制御し、情報のビットを
表す。絶縁体２２は、漏洩電流に対して高い抵抗力を有
し、したがってコンデンサは電源が切れたとき長時間電
荷を保持することができる。窒化ケイ素またはポリスチ
レン製の絶縁体は少なくとも６カ月間電荷を保持するこ
とができる。トランジスタ３０も上記の薄膜プロセスで
製造される。制御ゲート３１にレベル＋Ｖｄｄの正電圧
が印加されるとき、チャンネル２４は導通し、制御ゲー
ト３１にレベル−Ｖｓｓの負電圧が印加されるとき、チ
ャンネル２４は非導通になる。
【００１０】図３において、不揮発性シフト・レジスタ
３４は、２つの直列データ・ポート３６および４０、パ
ワー源５０、開閉スイッチ５２、電源４８、およびクロ
ック４４をも含むデータ処理システムの一部である。ポ
ート３６は入力線３８上にＤＡＴＡ−ＩＮ信号として供
給される直列データのソースである。ポート４０は線４
２によってレジスタ３４の出力に接続され、ＤＡＴＡ−
ＯＵＴ信号を受け取る。クロック４４は選択的に連続的
または断続的に動作でき、データが受信されるときとデ
ータがシフトアウトされるときとの間に遅延があるよう
にレジスタ中を流れる。直列データ信号と同期して、ク
ロック４４はＣＬＯＣＫ−ＩＮ信号を発生し、この信号
は線４６を経てレジスタ３４に送られ、以下に詳述する
ようにレジスタ３４中への、レジスタ３４内の、および
レジスタ３４から外へのデータのシフトを制御する。パ
ワー源５０は交流電源、または電池、コンバータなどか
らの直流電源、あるいはその両者とすることができる。
スイッチ５２は選択的に始動され、閉じたとき電源５０
を電源４８に接続し、電源４８はこれに応じて電圧供給
線５４および５６を経て＋Ｖｄｄおよび−Ｖｓｓ電圧を
レジスタ３４に供給する。レジスタ３４内のデータは、
電源５０が切られ、切断され、または故障している間不
揮発的に記憶される。このように記憶されたデータは、
電力が入った後、クロック４４を始動してデータをレジ
スタからシフトアウトすることにより回復することがで
きる。
３４は、２つの直列データ・ポート３６および４０、パ
ワー源５０、開閉スイッチ５２、電源４８、およびクロ
ック４４をも含むデータ処理システムの一部である。ポ
ート３６は入力線３８上にＤＡＴＡ−ＩＮ信号として供
給される直列データのソースである。ポート４０は線４
２によってレジスタ３４の出力に接続され、ＤＡＴＡ−
ＯＵＴ信号を受け取る。クロック４４は選択的に連続的
または断続的に動作でき、データが受信されるときとデ
ータがシフトアウトされるときとの間に遅延があるよう
にレジスタ中を流れる。直列データ信号と同期して、ク
ロック４４はＣＬＯＣＫ−ＩＮ信号を発生し、この信号
は線４６を経てレジスタ３４に送られ、以下に詳述する
ようにレジスタ３４中への、レジスタ３４内の、および
レジスタ３４から外へのデータのシフトを制御する。パ
ワー源５０は交流電源、または電池、コンバータなどか
らの直流電源、あるいはその両者とすることができる。
スイッチ５２は選択的に始動され、閉じたとき電源５０
を電源４８に接続し、電源４８はこれに応じて電圧供給
線５４および５６を経て＋Ｖｄｄおよび−Ｖｓｓ電圧を
レジスタ３４に供給する。レジスタ３４内のデータは、
電源５０が切られ、切断され、または故障している間不
揮発的に記憶される。このように記憶されたデータは、
電力が入った後、クロック４４を始動してデータをレジ
スタからシフトアウトすることにより回復することがで
きる。
【００１１】図４に示すように，ＣＬＯＣＫ−ＩＮ信号
は、クロック期間（ＣＰ）１ミリ秒の一連の定期的で等
幅のパルスである。図４に示す信号の大きさは信号の高
低レベルを表す＋Ｖｄｄ電圧と−Ｖｓｓ電圧の間で変動
する。ＤＡＴＡ−ＩＮ信号はＣＬＯＣＫ−ＩＮ信号と同
期して駆動され、したがってＣＬＯＣＫ−ＩＮ信号が正
のとき、データは安定である。ＤＡＴＡ−ＩＮ信号は−
Ｖｓｓ電圧で、「０」ビットを表し、＋Ｖｄｄで「１」
ビットを表す。残りの信号については、図５に示す回路
図の詳細を参照して後述する。＋Ｖｄｄおよび−Ｖｓｓ
の典型的な電圧レベルは＋／−３０ボルトであり、これ
らのレベルは標準の５ボルト論理レベルに容易に変換で
き、そのような標準論理レベルを必要とする回路に使用
される。
は、クロック期間（ＣＰ）１ミリ秒の一連の定期的で等
幅のパルスである。図４に示す信号の大きさは信号の高
低レベルを表す＋Ｖｄｄ電圧と−Ｖｓｓ電圧の間で変動
する。ＤＡＴＡ−ＩＮ信号はＣＬＯＣＫ−ＩＮ信号と同
期して駆動され、したがってＣＬＯＣＫ−ＩＮ信号が正
のとき、データは安定である。ＤＡＴＡ−ＩＮ信号は−
Ｖｓｓ電圧で、「０」ビットを表し、＋Ｖｄｄで「１」
ビットを表す。残りの信号については、図５に示す回路
図の詳細を参照して後述する。＋Ｖｄｄおよび−Ｖｓｓ
の典型的な電圧レベルは＋／−３０ボルトであり、これ
らのレベルは標準の５ボルト論理レベルに容易に変換で
き、そのような標準論理レベルを必要とする回路に使用
される。
【００１２】図７は、基本トランジスタＴ、アナログ・
スイッチＡＳ、およびフローティング・ゲート・トラン
ジスタＦＧＴを表すために図５および図６で使用する様
々なトランジスタ記号を示す。ゲート、制御ゲート、ド
レインおよびソースは図７中では「Ｇ」、「ＣＧ」、
「Ｄ」、および「Ｓ」で示してあるが、図５および図６
では混乱を避けるためにこれらの文字が省略してある。
スイッチＡＳ、およびフローティング・ゲート・トラン
ジスタＦＧＴを表すために図５および図６で使用する様
々なトランジスタ記号を示す。ゲート、制御ゲート、ド
レインおよびソースは図７中では「Ｇ」、「ＣＧ」、
「Ｄ」、および「Ｓ」で示してあるが、図５および図６
では混乱を避けるためにこれらの文字が省略してある。
【００１３】図５および図６において、シフト・レジス
タ３４は、種々のアモルファス・トランジスタが共通の
キャリア上に作成される集積回路として形成することが
好ましく、このトランジスタは信号を運ぶ金属化線で相
互接続または結合される。レジスタ３４はｎ個の二重
段、レジスタ・セル６０−１ないし６０−ｎと、クロッ
ク発生器６２を含む。セル数ｎは具体的な目的または用
途に応じて選択できる。通常、レジスタ３４は、８、１
６、または３２ビットを記憶するためこれらの数のセル
を有する。第１のレジスタ・セル６０−１は入力レジス
タ・セルで、これに直列データが書き込まれ、最後のレ
ジスタ６０−ｎは出力レジスタ・セルで、これから出力
データを読み取ることができる。クロック発生器６２
は、データ・シフト信号またはタイミング信号を全ての
レジスタ・セル６０に並行して供給する。
タ３４は、種々のアモルファス・トランジスタが共通の
キャリア上に作成される集積回路として形成することが
好ましく、このトランジスタは信号を運ぶ金属化線で相
互接続または結合される。レジスタ３４はｎ個の二重
段、レジスタ・セル６０−１ないし６０−ｎと、クロッ
ク発生器６２を含む。セル数ｎは具体的な目的または用
途に応じて選択できる。通常、レジスタ３４は、８、１
６、または３２ビットを記憶するためこれらの数のセル
を有する。第１のレジスタ・セル６０−１は入力レジス
タ・セルで、これに直列データが書き込まれ、最後のレ
ジスタ６０−ｎは出力レジスタ・セルで、これから出力
データを読み取ることができる。クロック発生器６２
は、データ・シフト信号またはタイミング信号を全ての
レジスタ・セル６０に並行して供給する。
【００１４】クロック発生器６２は線４６上でＣＬＯＣ
Ｋ−ＩＮ信号を受け取り、それに応じてＣＬＯＣＫ−Ａ
信号およびＣＬＯＣＫ−Ｂ信号を発生する。後でより詳
しく述べるように、ＣＬＯＣＫ−Ａ信号はセル内に、ま
たはセル間でデータをシフトするのに用いられ、ＣＬＯ
ＣＫ−Ｂはセルの段間でデータをシフトするのに用いら
れる。発生器６２は、電圧線５４と５６の間に並列に接
続されたスイッチを形成する４個のトランジスタＴ１
１、Ｔ１２、Ｔ１３、Ｔ１４を含む。トランジスタＴ１
１−Ｔ１４はゲート電圧が正または高のとき導通し、ゲ
ート電圧が負または低のときは非導通である。４個のト
ランジスタＴ７−Ｔ１０はそれぞれトランジスタＴ１１
−Ｔ１４と直列に接続され、かつ電圧線５４と５６の間
に互いに並列に接続される。トランジスタＴ７−Ｔ１０
は共通接続されたゲートおよびソースを有し、それによ
りトランジスタ・スイッチ間を通る電流を制限する負荷
デバイスを動作させる。このような構成では、スイッチ
Ｔ１１−Ｔ１４は所定の回路遅延で動作するインバータ
として働く。たとえば、Ｔ１１のゲートが高のとき、Ｔ
１１はそのソースと線６４とが−Ｖｓｓに結合されるよ
うに挙動し、Ｔ１１中の電圧低下は無視できる。線６４
上の信号は短い回路遅延の後ゲート信号に対して反転さ
れる。
Ｋ−ＩＮ信号を受け取り、それに応じてＣＬＯＣＫ−Ａ
信号およびＣＬＯＣＫ−Ｂ信号を発生する。後でより詳
しく述べるように、ＣＬＯＣＫ−Ａ信号はセル内に、ま
たはセル間でデータをシフトするのに用いられ、ＣＬＯ
ＣＫ−Ｂはセルの段間でデータをシフトするのに用いら
れる。発生器６２は、電圧線５４と５６の間に並列に接
続されたスイッチを形成する４個のトランジスタＴ１
１、Ｔ１２、Ｔ１３、Ｔ１４を含む。トランジスタＴ１
１−Ｔ１４はゲート電圧が正または高のとき導通し、ゲ
ート電圧が負または低のときは非導通である。４個のト
ランジスタＴ７−Ｔ１０はそれぞれトランジスタＴ１１
−Ｔ１４と直列に接続され、かつ電圧線５４と５６の間
に互いに並列に接続される。トランジスタＴ７−Ｔ１０
は共通接続されたゲートおよびソースを有し、それによ
りトランジスタ・スイッチ間を通る電流を制限する負荷
デバイスを動作させる。このような構成では、スイッチ
Ｔ１１−Ｔ１４は所定の回路遅延で動作するインバータ
として働く。たとえば、Ｔ１１のゲートが高のとき、Ｔ
１１はそのソースと線６４とが−Ｖｓｓに結合されるよ
うに挙動し、Ｔ１１中の電圧低下は無視できる。線６４
上の信号は短い回路遅延の後ゲート信号に対して反転さ
れる。
【００１５】線６４は、Ｔ１１のドレイン、Ｔ７のソー
ス、Ｔ１２のゲート、およびＡＳ１のゲートを相互接続
し、それらの間でＣＬＯＣＫ−Ａ信号を送る。線６４は
また、他の全てのレジスタ・セルの対応するＡＳにＣＬ
ＯＣＫ−Ａ信号を運ぶ。Ｔ１１のスイッチ動作の結果、
ＣＬＯＣＫ−ＩＮ信号が変化した後の所定の回路遅延の
終わりにＣＬＯＣＫ−Ａが反転される。図４のタイミン
グ信号に対してＣＬＯＣＫ−Ａ信号は下記のように発生
する。ＣＬＯＣＫ−ＩＮが高である時間ｔ０の直前から
スタートすると、Ｔ１１は導通しまたはオンであり、線
６４は（線５６上の高いゲート入力に対して反転され）
低信号に結合されている。時間ｔ０でＣＬＯＣＫ−ＩＮ
が低になると、スイッチＴ１１は非導通になり、線６４
を線５６から切断し、その結果、短い回路遅延の後の時
間ｔ１に線６４は高になる。その後、ＣＬＯＣＫ−ＩＮ
が時間ｔ２で正になると、ＣＬＯＣＫ−Ａはｔ３で低に
なる。
ス、Ｔ１２のゲート、およびＡＳ１のゲートを相互接続
し、それらの間でＣＬＯＣＫ−Ａ信号を送る。線６４は
また、他の全てのレジスタ・セルの対応するＡＳにＣＬ
ＯＣＫ−Ａ信号を運ぶ。Ｔ１１のスイッチ動作の結果、
ＣＬＯＣＫ−ＩＮ信号が変化した後の所定の回路遅延の
終わりにＣＬＯＣＫ−Ａが反転される。図４のタイミン
グ信号に対してＣＬＯＣＫ−Ａ信号は下記のように発生
する。ＣＬＯＣＫ−ＩＮが高である時間ｔ０の直前から
スタートすると、Ｔ１１は導通しまたはオンであり、線
６４は（線５６上の高いゲート入力に対して反転され）
低信号に結合されている。時間ｔ０でＣＬＯＣＫ−ＩＮ
が低になると、スイッチＴ１１は非導通になり、線６４
を線５６から切断し、その結果、短い回路遅延の後の時
間ｔ１に線６４は高になる。その後、ＣＬＯＣＫ−ＩＮ
が時間ｔ２で正になると、ＣＬＯＣＫ−Ａはｔ３で低に
なる。
【００１６】ｔ１におけるＣＬＯＣＫ−Ａの正に向かう
信号がスイッチＴ１２のゲートに印加され、それによっ
てＴ１２が非導通状態から導通状態に切り替わり、その
結果、線６６の電圧が負になる。線６６は、Ｔ１２のド
レイン、Ｔ８のソース、およびＴ１３のゲートの間に接
続されている。線６６が負になると、スイッチＴ１３は
非導通になり、そのため線６８上の電圧が正にされる。
線６８は，Ｔ１３のドレイン、Ｔ９のソース、およびＴ
１４のゲートに接続されている。線６８が正になると、
スイッチ１４がオフになり、そのため線７０の電圧が負
になる。線７０上の電圧はＣＬＯＣＫ−Ｂ信号であっ
て、ＡＳ２および各レジスタ・セル内の対応するＡＳの
ゲートに送られる。スイッチＴ１２−Ｔ１４のスイッチ
動作は、ＣＬＯＣＫ−Ａに対してＣＬＯＣＫ−Ｂが変化
する前に３つの短い回路遅延をもたらす。ＣＬＯＣＫ−
Ｂのスイッチ動作は、ＣＬＯＣＫ−ＩＮが変化してから
４つの回路遅延後に生ずる。回路遅延は十分に短く、ク
ロック周期の半分以内で生ずるので、ＣＬＯＣＫ−Ｂ
は、ＣＬＯＣＫ−ＩＮが時間ｔ２に立ち上がる前に時間
ｔ４に立ち下がる。ｔ２でＣＬＯＣＫ−ＩＮが立ち上が
ると、トランジスタ・スイッチの起動は今述べた動作の
逆に切り替わる。すなわち、ＣＬＯＣＫ−ＩＮがｔ２で
正になるのに応答して、時間ｔ３でスイッチＴ１１がオ
ンになり、ＣＬＯＣＫ−Ａが負になる。この結果、Ｔ１
２がオフになり、Ｔ１３がオンになり、Ｔ１４がオフに
なり、その結果、時間ｔ５でＣＬＯＣＫ−Ｂが正にな
る。したがって、ＣＬＯＣＫ−Ａが１遅延時間でＣＬＯ
ＣＫ−ＩＮに逆に追従し、ＣＬＯＣＫ−Ｂが３遅延時間
でＣＬＯＣＫ−Ａに逆に追従し、４遅延時間でＣＬＯＣ
Ｋ−ＩＮに追従することは明らかである。
信号がスイッチＴ１２のゲートに印加され、それによっ
てＴ１２が非導通状態から導通状態に切り替わり、その
結果、線６６の電圧が負になる。線６６は、Ｔ１２のド
レイン、Ｔ８のソース、およびＴ１３のゲートの間に接
続されている。線６６が負になると、スイッチＴ１３は
非導通になり、そのため線６８上の電圧が正にされる。
線６８は，Ｔ１３のドレイン、Ｔ９のソース、およびＴ
１４のゲートに接続されている。線６８が正になると、
スイッチ１４がオフになり、そのため線７０の電圧が負
になる。線７０上の電圧はＣＬＯＣＫ−Ｂ信号であっ
て、ＡＳ２および各レジスタ・セル内の対応するＡＳの
ゲートに送られる。スイッチＴ１２−Ｔ１４のスイッチ
動作は、ＣＬＯＣＫ−Ａに対してＣＬＯＣＫ−Ｂが変化
する前に３つの短い回路遅延をもたらす。ＣＬＯＣＫ−
Ｂのスイッチ動作は、ＣＬＯＣＫ−ＩＮが変化してから
４つの回路遅延後に生ずる。回路遅延は十分に短く、ク
ロック周期の半分以内で生ずるので、ＣＬＯＣＫ−Ｂ
は、ＣＬＯＣＫ−ＩＮが時間ｔ２に立ち上がる前に時間
ｔ４に立ち下がる。ｔ２でＣＬＯＣＫ−ＩＮが立ち上が
ると、トランジスタ・スイッチの起動は今述べた動作の
逆に切り替わる。すなわち、ＣＬＯＣＫ−ＩＮがｔ２で
正になるのに応答して、時間ｔ３でスイッチＴ１１がオ
ンになり、ＣＬＯＣＫ−Ａが負になる。この結果、Ｔ１
２がオフになり、Ｔ１３がオンになり、Ｔ１４がオフに
なり、その結果、時間ｔ５でＣＬＯＣＫ−Ｂが正にな
る。したがって、ＣＬＯＣＫ−Ａが１遅延時間でＣＬＯ
ＣＫ−ＩＮに逆に追従し、ＣＬＯＣＫ−Ｂが３遅延時間
でＣＬＯＣＫ−Ａに逆に追従し、４遅延時間でＣＬＯＣ
Ｋ−ＩＮに追従することは明らかである。
【００１７】各レジスタ・セル６０は類似しているの
で、１つ（６０−１）だけについてその構造および動作
と、次のセル（６０−２）との関係を詳述するだけでよ
い。レジスタ・セル６０−１は、それぞれＣＬＯＣＫ−
ＡおよびＣＬＯＣＫ−Ｂの制御下で動作する２つの段６
１および６３を含む。段６１はセル６０−１の第１段ま
たは入力段であり、ＡＳ１、ＦＧＴ１、Ｔ１、Ｔ２、お
よびＴ３を含む。スイッチＡＳ１のドレインおよびソー
スはデータ入力線３８およびＦＧＴ１のゲートに接続さ
れる。ＡＳ１のゲートが正になると、ＡＳ１は導通し、
ＦＧＴ１の制御ゲートに印加される電圧信号はデータ入
力信号に追従し、それに応じて正または負に振れる。次
にＡＳ１がオフになると、ＦＧＴ１のフローティング・
ゲートは、ＡＳ１がオフになったときのＤＡＴＡ−ＩＮ
信号のレベルに応じて、ソースおよびドレインに対して
正または負の電荷を保持する。ＦＧＴ１の絶縁体の抵抗
率が高いため、ＦＧＴ内部での電流漏れが防止される。
ＡＳ１は非導通（オフ）のときも抵抗率が高く、ＦＧＴ
１の制御ゲートを分離するので、ＦＧＴの外部の回路を
通る蓄積電荷の外部への漏洩はない。
で、１つ（６０−１）だけについてその構造および動作
と、次のセル（６０−２）との関係を詳述するだけでよ
い。レジスタ・セル６０−１は、それぞれＣＬＯＣＫ−
ＡおよびＣＬＯＣＫ−Ｂの制御下で動作する２つの段６
１および６３を含む。段６１はセル６０−１の第１段ま
たは入力段であり、ＡＳ１、ＦＧＴ１、Ｔ１、Ｔ２、お
よびＴ３を含む。スイッチＡＳ１のドレインおよびソー
スはデータ入力線３８およびＦＧＴ１のゲートに接続さ
れる。ＡＳ１のゲートが正になると、ＡＳ１は導通し、
ＦＧＴ１の制御ゲートに印加される電圧信号はデータ入
力信号に追従し、それに応じて正または負に振れる。次
にＡＳ１がオフになると、ＦＧＴ１のフローティング・
ゲートは、ＡＳ１がオフになったときのＤＡＴＡ−ＩＮ
信号のレベルに応じて、ソースおよびドレインに対して
正または負の電荷を保持する。ＦＧＴ１の絶縁体の抵抗
率が高いため、ＦＧＴ内部での電流漏れが防止される。
ＡＳ１は非導通（オフ）のときも抵抗率が高く、ＦＧＴ
１の制御ゲートを分離するので、ＦＧＴの外部の回路を
通る蓄積電荷の外部への漏洩はない。
【００１８】ＦＧＴ１のソースは接地線７２に結合さ
れ、ＦＧＴ１のドレインは線７４でトランジスタＴ１の
ソースとトランジスタＴ２のゲートに結合されている。
接地線７２は中央基準点となる。トランジスタＴ１のゲ
ートおよびドレインは電圧供給線５４に共通接続され、
＋Ｖｄｄ電圧を受け取る。すなわちトランジスタＴ１
は、ＦＧＴ１のドレイン、チャンネル、およびソースを
通る電流を制限するための負荷デバイスとして構成され
る。ＦＧＴ１が導通状態であるとき、線７４は接地レベ
ルまで引き下げられ、ＦＧＴ１が非導通状態であると
き、線７４は＋Ｖｄｄに引き上げられる。トランジスタ
Ｔ２は、電圧レベルをシフトするソース・ホロワとして
線７４と７６との間に接続される。トランジスタＴ２の
ドレインは＋Ｖｄｄであって線５４に接続され、そのソ
ースは線７６でＡＳ２のドレインに、またトランジスタ
Ｔ３のドレインおよびゲートに接続される。Ｔ３のソー
スは線５６に接続され、−Ｖｓｓである。Ｔ３はこのよ
うに負荷デバイスとしてＴ２のソースに接続される。線
７４上の電圧は線７６上の電圧より比較的一定量だけ高
く、電圧レベルのシフトを生じ、ＦＧＴ１がオンかオフ
かに応じてＡＳ２にかかる電圧を正または負にする。Ｆ
ＧＴ１がオフの場合、ＡＳ２にかかる電圧は正であり、
ＦＧＴ１がオンの場合はＡＳ２にかかる電圧は負であ
る。
れ、ＦＧＴ１のドレインは線７４でトランジスタＴ１の
ソースとトランジスタＴ２のゲートに結合されている。
接地線７２は中央基準点となる。トランジスタＴ１のゲ
ートおよびドレインは電圧供給線５４に共通接続され、
＋Ｖｄｄ電圧を受け取る。すなわちトランジスタＴ１
は、ＦＧＴ１のドレイン、チャンネル、およびソースを
通る電流を制限するための負荷デバイスとして構成され
る。ＦＧＴ１が導通状態であるとき、線７４は接地レベ
ルまで引き下げられ、ＦＧＴ１が非導通状態であると
き、線７４は＋Ｖｄｄに引き上げられる。トランジスタ
Ｔ２は、電圧レベルをシフトするソース・ホロワとして
線７４と７６との間に接続される。トランジスタＴ２の
ドレインは＋Ｖｄｄであって線５４に接続され、そのソ
ースは線７６でＡＳ２のドレインに、またトランジスタ
Ｔ３のドレインおよびゲートに接続される。Ｔ３のソー
スは線５６に接続され、−Ｖｓｓである。Ｔ３はこのよ
うに負荷デバイスとしてＴ２のソースに接続される。線
７４上の電圧は線７６上の電圧より比較的一定量だけ高
く、電圧レベルのシフトを生じ、ＦＧＴ１がオンかオフ
かに応じてＡＳ２にかかる電圧を正または負にする。Ｆ
ＧＴ１がオフの場合、ＡＳ２にかかる電圧は正であり、
ＦＧＴ１がオンの場合はＡＳ２にかかる電圧は負であ
る。
【００１９】段６３はセル６０−１の第２段または出力
段であり、ＡＳ１、ＦＧＴ１、Ｔ１、Ｔ２、およびＴ３
と同等の、ＡＳ２、ＦＧＴ２、Ｔ４、Ｔ５、およびＴ６
を含み、線７６は段への入力線として働き、ＡＳ２は線
７０のＣＬＯＣＫ−Ｂ信号によって制御される。線８０
は段６３およびレジスタ・セル１からのデータ出力線を
形成する。線８０はまた次のレジスタ・セル６０−２の
データ入力線でもあり、線８０によって送られる信号を
ＤＡＴＡ ＯＵＴ／ＩＮ信号と称する。
段であり、ＡＳ１、ＦＧＴ１、Ｔ１、Ｔ２、およびＴ３
と同等の、ＡＳ２、ＦＧＴ２、Ｔ４、Ｔ５、およびＴ６
を含み、線７６は段への入力線として働き、ＡＳ２は線
７０のＣＬＯＣＫ−Ｂ信号によって制御される。線８０
は段６３およびレジスタ・セル１からのデータ出力線を
形成する。線８０はまた次のレジスタ・セル６０−２の
データ入力線でもあり、線８０によって送られる信号を
ＤＡＴＡ ＯＵＴ／ＩＮ信号と称する。
【００２０】図４を参照して、第１ビットが「０」で負
のＤＡＴＡ−ＩＮ信号で定義され、第２ビットが「１」
で正のＤＡＴＡ−ＩＮ信号で定義される２ビットのデー
タをレジスタにシフトする例を用いて、レジスタ・セル
１のその後の動作を説明する。このような入力では、Ｄ
ＡＴＡ−ＩＮ信号はポート３６によって第１クロック周
期ＣＰ１の間は負に、第２クロック周期ＣＰ２の間は正
に駆動され、データ信号は各周期中にＣＬＯＣＫ−ＩＮ
信号が正になるとき安定である。各クロック周期は１ミ
リ秒であり、これによってデータがその間に書き込まれ
シフトされる書き込みサイクルが定義される。
のＤＡＴＡ−ＩＮ信号で定義され、第２ビットが「１」
で正のＤＡＴＡ−ＩＮ信号で定義される２ビットのデー
タをレジスタにシフトする例を用いて、レジスタ・セル
１のその後の動作を説明する。このような入力では、Ｄ
ＡＴＡ−ＩＮ信号はポート３６によって第１クロック周
期ＣＰ１の間は負に、第２クロック周期ＣＰ２の間は正
に駆動され、データ信号は各周期中にＣＬＯＣＫ−ＩＮ
信号が正になるとき安定である。各クロック周期は１ミ
リ秒であり、これによってデータがその間に書き込まれ
シフトされる書き込みサイクルが定義される。
【００２１】時間ｔ０でＣＬＯＣＫ−ＩＮ信号が負にな
るのに応答してトランジスタＴ１１は信号を反転し、時
間ｔ１でＣＬＯＣＫ−Ａ信号を正（矢印１００で示す）
にする。時間ｔ１でＣＬＯＣＫ−Ａが正になるのに応答
してスイッチＡＳ１が導通状態（矢印１０１）になり、
そのため第１ビットがセル６０−１の第１段６１に入力
され、その段の出力線７６がｔ２でそのビットを示す電
圧信号を生ずる（矢印１０２で示す）。この動作中、Ｆ
ＧＴ１の制御ゲートは「０」ビットを表す負のＤＡＴＡ
−ＩＮ信号を受け取り、その結果、ＦＧＴ１は非導通状
態になり、線７４は高に引き上げられ、そのため線７６
が時間ｔ２で正になる。すなわち、ＤＡＴＡ−ＩＮ信号
は入力データ線から線７６に送られ反転される。ｔ３で
ＣＬＯＣＫ−ＩＮが高になり、その結果（矢印１０３）
ＣＬＯＣＫ−Ａはｔ４で低になり、そのためＡＳ１が開
き、ＦＧＴＩの制御ゲートがＤＡＴＡ−ＩＮ信号から減
結合または切断される。こうして「０」データ・ビット
が周期ＣＰ１の残りの間ＦＧＴＩに書き込まれまたは記
憶され、線７６上の信号は、高で「０」ビットを表す出
力信号を段６１から提供する。
るのに応答してトランジスタＴ１１は信号を反転し、時
間ｔ１でＣＬＯＣＫ−Ａ信号を正（矢印１００で示す）
にする。時間ｔ１でＣＬＯＣＫ−Ａが正になるのに応答
してスイッチＡＳ１が導通状態（矢印１０１）になり、
そのため第１ビットがセル６０−１の第１段６１に入力
され、その段の出力線７６がｔ２でそのビットを示す電
圧信号を生ずる（矢印１０２で示す）。この動作中、Ｆ
ＧＴ１の制御ゲートは「０」ビットを表す負のＤＡＴＡ
−ＩＮ信号を受け取り、その結果、ＦＧＴ１は非導通状
態になり、線７４は高に引き上げられ、そのため線７６
が時間ｔ２で正になる。すなわち、ＤＡＴＡ−ＩＮ信号
は入力データ線から線７６に送られ反転される。ｔ３で
ＣＬＯＣＫ−ＩＮが高になり、その結果（矢印１０３）
ＣＬＯＣＫ−Ａはｔ４で低になり、そのためＡＳ１が開
き、ＦＧＴＩの制御ゲートがＤＡＴＡ−ＩＮ信号から減
結合または切断される。こうして「０」データ・ビット
が周期ＣＰ１の残りの間ＦＧＴＩに書き込まれまたは記
憶され、線７６上の信号は、高で「０」ビットを表す出
力信号を段６１から提供する。
【００２２】この時点でＡ−ＳｉアモルファスＦＧＴの
動作の理論をもう少し議論しておくことは本発明のより
よい理解に役立つであろう。先に図２に関して示したよ
うに、ＦＧＴ３０は制御ゲート３１とフローティング・
ゲート３２の間、ソース１４とフローティング・ゲート
３２の間、およびドレイン１６とフローティング・ゲー
ト３２の間の静電結合によって形成される３個のコンデ
ンサを有する。フローティング・ゲートは３個のコンデ
ンサの全てに共通である。フローティング・ゲート３２
とソース１４との間の電圧による電界効果によって、チ
ャンネル２４が導通状態であるかどうかが決まる。しか
し、２個のコンデンサ（制御ゲート／フローティング・
ゲート、およびフローティング・ゲート／ソース）は直
列であり、分圧器として働く。フローティング・ゲート
はソースより制御ゲートに近いので、制御ゲート／フロ
ーティング・ゲート・コンデンサの方が容量がより大き
く、その両端間の電圧低下がより少ない。したがって、
制御ゲートとフローティング・ゲートとの間に起こる電
圧低下は失われ、あるいは直接の導通制御には使えない
ので、フローティング・ゲートとソースとの間に導通制
御に必要な電圧を発生させるために比較的高い電圧（＋
／−３０ボルト）をかける必要がある。制御ゲート３１
に印加されるデータ信号は電流を生じコンデンサを充電
させる。抵抗率が全方向で高く、かつ低インピーダンス
漏洩経路がないため、ＡＳ１が開いたときコンデンサは
充電されたままとなる。結晶半導体材料で形成されたフ
ローティング・ゲートと異なり、本発明に用いられるＡ
−Ｓｉ ＦＧＴは静電電荷の移動によって動作し、フロ
ーティング・ゲートの周囲の絶縁体の降伏電圧および電
子なだれ降伏を利用しない。
動作の理論をもう少し議論しておくことは本発明のより
よい理解に役立つであろう。先に図２に関して示したよ
うに、ＦＧＴ３０は制御ゲート３１とフローティング・
ゲート３２の間、ソース１４とフローティング・ゲート
３２の間、およびドレイン１６とフローティング・ゲー
ト３２の間の静電結合によって形成される３個のコンデ
ンサを有する。フローティング・ゲートは３個のコンデ
ンサの全てに共通である。フローティング・ゲート３２
とソース１４との間の電圧による電界効果によって、チ
ャンネル２４が導通状態であるかどうかが決まる。しか
し、２個のコンデンサ（制御ゲート／フローティング・
ゲート、およびフローティング・ゲート／ソース）は直
列であり、分圧器として働く。フローティング・ゲート
はソースより制御ゲートに近いので、制御ゲート／フロ
ーティング・ゲート・コンデンサの方が容量がより大き
く、その両端間の電圧低下がより少ない。したがって、
制御ゲートとフローティング・ゲートとの間に起こる電
圧低下は失われ、あるいは直接の導通制御には使えない
ので、フローティング・ゲートとソースとの間に導通制
御に必要な電圧を発生させるために比較的高い電圧（＋
／−３０ボルト）をかける必要がある。制御ゲート３１
に印加されるデータ信号は電流を生じコンデンサを充電
させる。抵抗率が全方向で高く、かつ低インピーダンス
漏洩経路がないため、ＡＳ１が開いたときコンデンサは
充電されたままとなる。結晶半導体材料で形成されたフ
ローティング・ゲートと異なり、本発明に用いられるＡ
−Ｓｉ ＦＧＴは静電電荷の移動によって動作し、フロ
ーティング・ゲートの周囲の絶縁体の降伏電圧および電
子なだれ降伏を利用しない。
【００２３】ｔ４でＡＳ１がこうしてオフになると、Ａ
Ｓ２がオフになる。ｔ４でＣＬＯＣＫ−Ａが低になるの
に応答して、次にＣＬＯＣＫ−Ｂがｔ５で高になり（矢
印１０４）、その信号がＡＳ２をオンにし（矢印１０
５）、入力段６１からの第１ビットをセル６０−１の出
力段６３に送る（矢印１０６）。転送中、線７６上の正
の信号がＦＧＴ２の制御ゲートを正にし、そのためＦＧ
Ｔ２がオンになり、その結果線７８は低になり、線８０
を負にする。この負の信号は段６３およびセル６０−１
の出力において「０」ビットを表す。
Ｓ２がオフになる。ｔ４でＣＬＯＣＫ−Ａが低になるの
に応答して、次にＣＬＯＣＫ−Ｂがｔ５で高になり（矢
印１０４）、その信号がＡＳ２をオンにし（矢印１０
５）、入力段６１からの第１ビットをセル６０−１の出
力段６３に送る（矢印１０６）。転送中、線７６上の正
の信号がＦＧＴ２の制御ゲートを正にし、そのためＦＧ
Ｔ２がオンになり、その結果線７８は低になり、線８０
を負にする。この負の信号は段６３およびセル６０−１
の出力において「０」ビットを表す。
【００２４】周期ＣＰ２の始めにＣＬＯＣＫ−ＩＮはｔ
６で低になり、その結果（矢印１０７）ＣＬＯＣＫ−Ａ
がｔ７で高になる。ＣＬＯＣＫ−Ａ信号およびＣＬＯＣ
Ｋ−Ｂ信号はレジスタの各セルに送られ、ＣＬＯＣＫ−
Ａ信号が矢印１０８で示すようにセル６０−２のＡＳ３
をオンにすることを思い出されたい。ＡＳ３は、ＦＧＴ
３を、Ｔ２２およびＴ２３によって反転されレベル・シ
フトされた線８０からの入力データ信号に結合し、ｔ９
で線８４を高にする。この高の信号は段７７の出力およ
び段７９への入力に現れるとき、第１ビット「０」を表
す。次にこの第１ビットは、段６３を経たのと同様に段
７９を経て、またレジスタ３４の残りのセルを経て伝播
され、転送される。「ｎ」クロック周期の終わりに、第
１ビットがデータレジスタの出力線４２から送られる。
６で低になり、その結果（矢印１０７）ＣＬＯＣＫ−Ａ
がｔ７で高になる。ＣＬＯＣＫ−Ａ信号およびＣＬＯＣ
Ｋ−Ｂ信号はレジスタの各セルに送られ、ＣＬＯＣＫ−
Ａ信号が矢印１０８で示すようにセル６０−２のＡＳ３
をオンにすることを思い出されたい。ＡＳ３は、ＦＧＴ
３を、Ｔ２２およびＴ２３によって反転されレベル・シ
フトされた線８０からの入力データ信号に結合し、ｔ９
で線８４を高にする。この高の信号は段７７の出力およ
び段７９への入力に現れるとき、第１ビット「０」を表
す。次にこの第１ビットは、段６３を経たのと同様に段
７９を経て、またレジスタ３４の残りのセルを経て伝播
され、転送される。「ｎ」クロック周期の終わりに、第
１ビットがデータレジスタの出力線４２から送られる。
【００２５】第１ビットがセル６０−２に入力されるの
と同時に、正のＣＬＯＣＫ−Ａパルスがまたｔ７にＡＳ
１を閉じ（矢印１１０）、それによって正のＤＡＴＡ−
ＩＮ信号をＦＧＴ１に結合し、そのため線７６は負にな
って第２ビットを表す。第２ビットは次に第１ビットと
同様に残りのレジスタ中をシフトされる。一連のデータ
・ビットが同様にレジスタ中をシフトされることは明ら
かであろう。電力がいずれかの時点で失われた場合、電
力が回復しなくても、ＦＧＴに記憶されたデータ・ビッ
トは何カ月も残る。電力が回復したとき、レジスタ３４
内のデータは、クロック４４を「ｎ」クロック周期の間
動作させて、レジスタからのデータをポート４０中をシ
フトさせるだけで回復することができる。
と同時に、正のＣＬＯＣＫ−Ａパルスがまたｔ７にＡＳ
１を閉じ（矢印１１０）、それによって正のＤＡＴＡ−
ＩＮ信号をＦＧＴ１に結合し、そのため線７６は負にな
って第２ビットを表す。第２ビットは次に第１ビットと
同様に残りのレジスタ中をシフトされる。一連のデータ
・ビットが同様にレジスタ中をシフトされることは明ら
かであろう。電力がいずれかの時点で失われた場合、電
力が回復しなくても、ＦＧＴに記憶されたデータ・ビッ
トは何カ月も残る。電力が回復したとき、レジスタ３４
内のデータは、クロック４４を「ｎ」クロック周期の間
動作させて、レジスタからのデータをポート４０中をシ
フトさせるだけで回復することができる。
【００２６】レジスタ・セル６０−２は、段６１および
６３と同等の２つの段７７および７９を含む。段７７は
ＡＳ３、ＦＧＴ３、Ｔ２１、Ｔ２２、およびＴ２３を含
み、段７７の出力線８４が段７９の入力（ＡＳ４のドレ
イン）に接続される。段７９はＡＳ４、ＦＧＴ４、Ｔ２
４、Ｔ２５、Ｔ２６、および出力線８８を含む。残りの
セル６０−３ないし６０−ｎはセル６０−１および６０
−２と同様に構成され動作する。
６３と同等の２つの段７７および７９を含む。段７７は
ＡＳ３、ＦＧＴ３、Ｔ２１、Ｔ２２、およびＴ２３を含
み、段７７の出力線８４が段７９の入力（ＡＳ４のドレ
イン）に接続される。段７９はＡＳ４、ＦＧＴ４、Ｔ２
４、Ｔ２５、Ｔ２６、および出力線８８を含む。残りの
セル６０−３ないし６０−ｎはセル６０−１および６０
−２と同様に構成され動作する。
【００２７】「ｎ」個のレジスタ・セル６０では、レジ
スタに「ｎ」個の直列ビットを書き込むために「ｎ」個
のクロック・パルスと、レジスタからそれらのビットを
読み出すためにさらに「ｎ」個のクロック・パルスが必
要であることは明らかであろう。ＣＬＯＣＫ−Ａパルス
に応答してデータ入力線３８上のデータ・ビットがセル
６０−１の第１段に書き込まれ、セル６０−１ないし６
０−（ｎ−１）の第２段のデータ出力線上のデータ・ビ
ットは次のセル６０−２ないし６０−ｎの第１段に書き
込まれる。電力が切られ、また失われ、後で回復した場
合、レジスタに記憶された「ｎ」個のデータ・ビットは
「ｎ」個のクロック・パルスに応答して読み取ることが
できる。
スタに「ｎ」個の直列ビットを書き込むために「ｎ」個
のクロック・パルスと、レジスタからそれらのビットを
読み出すためにさらに「ｎ」個のクロック・パルスが必
要であることは明らかであろう。ＣＬＯＣＫ−Ａパルス
に応答してデータ入力線３８上のデータ・ビットがセル
６０−１の第１段に書き込まれ、セル６０−１ないし６
０−（ｎ−１）の第２段のデータ出力線上のデータ・ビ
ットは次のセル６０−２ないし６０−ｎの第１段に書き
込まれる。電力が切られ、また失われ、後で回復した場
合、レジスタに記憶された「ｎ」個のデータ・ビットは
「ｎ」個のクロック・パルスに応答して読み取ることが
できる。
【００２８】頭記の特許請求の範囲において定義される
本発明の範囲を逸脱することなくステップおよび部品の
詳細および配置に多くの変更が可能であることは当業者
には明らかであろう。
本発明の範囲を逸脱することなくステップおよび部品の
詳細および配置に多くの変更が可能であることは当業者
には明らかであろう。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）データ・ビット信号を供給するデー
タ・ソースと、上記データ・ソースに接続され、そこか
らデータを受け取るためのレジスタと、上記レジスタに
接続され、そこからデータを受け取るためのデータ・シ
ンクと、オンのときに上記レジスタに電力を供給するた
めの選択的に操作される電源とを備え、上記レジスタが
複数のレジスタ・セルを有し、上記レジスタ・セルの各
々が第１および第２の段を含み、各上記段が、制御ゲー
トと、ドレインと、ソースと、上記ドレインと上記ソー
スとの間に延び、上記制御ゲートと上記ソースの間に第
１の極性の電圧信号が印加されたときに導電性になり、
上記制御ゲートと上記ソースの間に第１の極性と逆の極
性の電圧信号が印加されたときに非導電性になるチャン
ネルと、上記制御ゲートと上記チャンネルとの間の絶縁
体と、上記絶縁体に埋込まれたフローティング・ゲート
とを含む、薄膜アモルファス・フローティング・ゲート
・トランジスタ（ＦＧＴ）と、データ入力線と、データ
出力線と、印加されたスイッチ信号に応答して開閉する
ためのゲートと、上記データ入力線と上記制御ゲートと
の間に接続され、オンのときに上記データ入力線上のデ
ータ・ビット信号を上記制御ゲートに結合し、それによ
り、そのようなデータ・ビットを表すように上記フロー
ティング・ゲートを静電的に充電するためのドレインお
よびソースとを有する薄膜アモルファス・トランジスタ
を含むアナログ・スイッチ（ＡＳ）とを備え、各上記レ
ジスタ・セルの第１段のデータ出力線が、上記第２段の
データ入力線に結合され、さらに、各上記レジスタ・セ
ルの上記ＡＳに接続され、第１のスイッチング・パルス
を全ての上記第１段の上記ＡＳに供給してデータ・ビッ
トを上記第１段に書き込み、第２のスイッチング・パル
スを全ての上記第２段の上記ＡＳに供給して上記第１段
の各々内のデータ・ビットを上記第２段の各々に転送す
るための、スイッチング・パルス発生器を含み、上記レ
ジスタ・セルの上記ＦＧＴが、上記電源が上記レジスタ
への電力の供給を停止したときに、データ・ビットを不
揮発的に記憶するように動作することを特徴とする、レ
ジスタ・システム。 （２）前のセルの第２段からの各データ出力線が、次の
セルの第１段のデータ入力線に接続され、上記レジスタ
・セルが、それにより上記第１のタイミング・パルスが
レジスタ・セル間でデータ・ビットをシフトするよう
に、直列に接続されることを特徴とする、上記（１）に
記載のレジスタ・システム。 （３）一連のクロック・パルスを発生させるためのクロ
ックを備え、上記データ・ソースが、上記クロック・パ
ルスと同期して一連のデータ・ビット信号を供給するよ
うに動作し、上記スイッチング・パルス発生器が、上記
データ・ビット信号と同期して第１および第２のスイッ
チング信号を発生させるように動作し、それにより上記
レジスタを直列入出力シフト・レジスタとして動作させ
ることを特徴とする、上記（２）に記載のレジスタ・シ
ステム。 （４）上記電源に接続され、逆の極性を有する第１およ
び第２の電圧を供給するための第１および第２の電圧供
給線を含み、各段がさらに、その段における上記第１電
圧供給線と上記ＦＧＴの間に接続され、上記ＦＧＴが導
電性であるときにＦＧＴ内の電流を制限するための負荷
デバイスと、上記ＦＧＴおよび上記データ出力線に結合
されたソース・ホロワと、ソース・ホロワと上記第２電
圧供給線の間に接続され、上記ソース・ホロワ中の電流
を制限するための第２の負荷デバイスとを含むことを特
徴とする、上記（２）に記載のレジスタ・システム。 （５）上記電源に接続され、逆の極性を有する第１およ
び第２の電圧を供給するための第１および第２電圧供給
線を含み、各段がさらに、その段における上記第１電圧
供給線と上記ＦＧＴのドレインの間に接続され、上記Ｆ
ＧＴが導電性であるときにＦＧＴ内の電流を制限するた
めの負荷デバイスと、上記ＦＧＴのドレインに結合され
たゲートと、上記第１電圧供給線に結合されたドレイン
と、上記データ出力線と結合されたソースとを有するソ
ース・ホロワと、ソース・ホロワの上記ソースと上記第
２電圧供給線との間に接続され、上記ソース・ホロワ中
の電流を制限するための第２の負荷デバイスとを含み、
上記ソース・ホロワが、その段の上記データ入力線上の
データ・ビット信号の極性と逆の極性を有するデータ信
号を上記データ出力線上に発生するように動作すること
を特徴とする、上記（２）に記載のレジスタ・システ
ム。 （６）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタにｎ個の
データ・ビットを書き込むためのｎ個のクロック・パル
スを発生することを特徴とする、上記（３）に記載のレ
ジスタ・システム。 （７）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタからｎ個
のデータ・ビットを読み取るためのｎ個のクロック・パ
ルスを発生することを特徴とする、上記（３）に記載の
レジスタ・システム。 （８）正および負の電圧を供給するための選択的に操作
される電源と、一連のクロック・パルスを発生するため
のクロックと、上記クロック・パルスと同期して一連の
データ・ビット信号を供給するためのデータ・ソース
と、データを受け取るためのデータ・シンクと、上記デ
ータ・ソースに結合された上記データ・ビット信号を受
信するための入力線と、上記データ・シンクに結合され
た出力線とを有し、上記電源に結合され、さらに、上記
電源から正の電圧を受け取るための第１母線と上記電源
から負の電圧を受け取るための第２母線を備え、さら
に、複数のレジスタ・セルとクロック発生器とを備え
る、シフト・レジスタとを含み、上記レジスタ・セルの
各々が、第１および第２の段を含み、各上記段が、制御
ゲートと、ドレインと、ソースと、上記ドレインと上記
ソースとの間に延び、上記制御ゲートと上記ソースの間
に正の電圧信号が印加されたときに導電性になり、上記
制御ゲートと上記ソースの間に負の電圧信号が印加され
たときに非導電性になるＮ型チャンネルと、上記制御ゲ
ートと上記Ｎ型チャンネルの間の絶縁体と、上記絶縁体
中に埋め込まれたフローティング・ゲートとを含む、薄
膜アモルファス・シリコン（Ａ−Ｓｉ）フローティング
・ゲート・トランジスタ（ＦＧＴ）と、データ入力線
と、データ出力線と、上記データ入力線と上記制御ゲー
トの間に結合され、印加されたスイッチ信号に応答して
開閉するためのゲートと、オンのときに上記データ入力
線上のデータ・ビット信号を上記制御ゲートに結合し、
それによりそのようなデータ・ビットを表すように上記
フローティング・ゲートを静電的に充電するための、ド
レインおよびソースとを有するＮ型薄膜アモルファス・
シリコン・トランジスタを含むアナログ・スイッチ（Ａ
Ｓ）と、その段における上記の第１の母線と上記ＦＧＴ
の上記ドレーンとの間に接続され、そのＦＧＴが導電性
であるときに上記ＦＧＴ中の電流を制限するための第１
の負荷デバイスと、上記ＦＧＴの上記ドレーンに結合さ
れたゲートと、上記の第１の母線に結合されたドレイン
と、上記データ出力線に結合されたソースとを有し、そ
の段の上記データ入力線上のデータ・ビット信号の極性
と逆の極性を有するデータ信号を上記出力線上に発生す
るように動作する、ソース・ホロワと、上記ソース・ホ
ロワの上記ソースと上記の第２の母線との間に接続さ
れ、上記ソース・ホロワを通る電流を制限するための第
２の負荷デバイスとを備え、上記ソース・ホロワが、そ
の段のデータ入力線のデータ・ビットと逆極性のデータ
・ビット信号をその段のデータ出力線に発生させるよう
に動作し、各レジスタ・セルの第１段のデータ出力線が
その第２段のデータ入力線に結合され、先行する各レジ
スタ・セルの、第２段のデータ出力線が、次のレジスタ
・セルの第１段のデータ入力線に結合され、上記クロッ
ク発生器が、各レジスタ・セルの各ＡＳに接続され、第
１のスイッチング・パルスを全ての上記第１段の上記Ａ
Ｓに供給してデータ・ビットを上記第１段に書き込み、
第２のスイッチング・パルスを全ての上記第２段の上記
ＡＳに供給して上記各第１段の各々内のデータ・ビット
を上記第２段の各々に転送するようになっており、上記
レジスタ・セルの上記ＦＧＴが、上記電源が上記レジス
タへの電力の供給を停止したときに、データ・ビットを
不揮発的に記憶するように動作することを特徴とする、
レジスタ・システム。 （９）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタにｎ個の
データ・ビットを書き込むためのｎ個のクロック・パル
スを発生することを特徴とする、上記（８）に記載のレ
ジスタ・システム。 （１０）上記シフト・レジスタがｎ個のレジスタ・セル
を有し、上記クロックが、上記シフト・レジスタからｎ
個のデータ・ビットを読み取るためのｎ個のクロック・
パルスを発生することを特徴とする、上記（８）に記載
のレジスタ・システム。
タ・ソースと、上記データ・ソースに接続され、そこか
らデータを受け取るためのレジスタと、上記レジスタに
接続され、そこからデータを受け取るためのデータ・シ
ンクと、オンのときに上記レジスタに電力を供給するた
めの選択的に操作される電源とを備え、上記レジスタが
複数のレジスタ・セルを有し、上記レジスタ・セルの各
々が第１および第２の段を含み、各上記段が、制御ゲー
トと、ドレインと、ソースと、上記ドレインと上記ソー
スとの間に延び、上記制御ゲートと上記ソースの間に第
１の極性の電圧信号が印加されたときに導電性になり、
上記制御ゲートと上記ソースの間に第１の極性と逆の極
性の電圧信号が印加されたときに非導電性になるチャン
ネルと、上記制御ゲートと上記チャンネルとの間の絶縁
体と、上記絶縁体に埋込まれたフローティング・ゲート
とを含む、薄膜アモルファス・フローティング・ゲート
・トランジスタ（ＦＧＴ）と、データ入力線と、データ
出力線と、印加されたスイッチ信号に応答して開閉する
ためのゲートと、上記データ入力線と上記制御ゲートと
の間に接続され、オンのときに上記データ入力線上のデ
ータ・ビット信号を上記制御ゲートに結合し、それによ
り、そのようなデータ・ビットを表すように上記フロー
ティング・ゲートを静電的に充電するためのドレインお
よびソースとを有する薄膜アモルファス・トランジスタ
を含むアナログ・スイッチ（ＡＳ）とを備え、各上記レ
ジスタ・セルの第１段のデータ出力線が、上記第２段の
データ入力線に結合され、さらに、各上記レジスタ・セ
ルの上記ＡＳに接続され、第１のスイッチング・パルス
を全ての上記第１段の上記ＡＳに供給してデータ・ビッ
トを上記第１段に書き込み、第２のスイッチング・パル
スを全ての上記第２段の上記ＡＳに供給して上記第１段
の各々内のデータ・ビットを上記第２段の各々に転送す
るための、スイッチング・パルス発生器を含み、上記レ
ジスタ・セルの上記ＦＧＴが、上記電源が上記レジスタ
への電力の供給を停止したときに、データ・ビットを不
揮発的に記憶するように動作することを特徴とする、レ
ジスタ・システム。 （２）前のセルの第２段からの各データ出力線が、次の
セルの第１段のデータ入力線に接続され、上記レジスタ
・セルが、それにより上記第１のタイミング・パルスが
レジスタ・セル間でデータ・ビットをシフトするよう
に、直列に接続されることを特徴とする、上記（１）に
記載のレジスタ・システム。 （３）一連のクロック・パルスを発生させるためのクロ
ックを備え、上記データ・ソースが、上記クロック・パ
ルスと同期して一連のデータ・ビット信号を供給するよ
うに動作し、上記スイッチング・パルス発生器が、上記
データ・ビット信号と同期して第１および第２のスイッ
チング信号を発生させるように動作し、それにより上記
レジスタを直列入出力シフト・レジスタとして動作させ
ることを特徴とする、上記（２）に記載のレジスタ・シ
ステム。 （４）上記電源に接続され、逆の極性を有する第１およ
び第２の電圧を供給するための第１および第２の電圧供
給線を含み、各段がさらに、その段における上記第１電
圧供給線と上記ＦＧＴの間に接続され、上記ＦＧＴが導
電性であるときにＦＧＴ内の電流を制限するための負荷
デバイスと、上記ＦＧＴおよび上記データ出力線に結合
されたソース・ホロワと、ソース・ホロワと上記第２電
圧供給線の間に接続され、上記ソース・ホロワ中の電流
を制限するための第２の負荷デバイスとを含むことを特
徴とする、上記（２）に記載のレジスタ・システム。 （５）上記電源に接続され、逆の極性を有する第１およ
び第２の電圧を供給するための第１および第２電圧供給
線を含み、各段がさらに、その段における上記第１電圧
供給線と上記ＦＧＴのドレインの間に接続され、上記Ｆ
ＧＴが導電性であるときにＦＧＴ内の電流を制限するた
めの負荷デバイスと、上記ＦＧＴのドレインに結合され
たゲートと、上記第１電圧供給線に結合されたドレイン
と、上記データ出力線と結合されたソースとを有するソ
ース・ホロワと、ソース・ホロワの上記ソースと上記第
２電圧供給線との間に接続され、上記ソース・ホロワ中
の電流を制限するための第２の負荷デバイスとを含み、
上記ソース・ホロワが、その段の上記データ入力線上の
データ・ビット信号の極性と逆の極性を有するデータ信
号を上記データ出力線上に発生するように動作すること
を特徴とする、上記（２）に記載のレジスタ・システ
ム。 （６）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタにｎ個の
データ・ビットを書き込むためのｎ個のクロック・パル
スを発生することを特徴とする、上記（３）に記載のレ
ジスタ・システム。 （７）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタからｎ個
のデータ・ビットを読み取るためのｎ個のクロック・パ
ルスを発生することを特徴とする、上記（３）に記載の
レジスタ・システム。 （８）正および負の電圧を供給するための選択的に操作
される電源と、一連のクロック・パルスを発生するため
のクロックと、上記クロック・パルスと同期して一連の
データ・ビット信号を供給するためのデータ・ソース
と、データを受け取るためのデータ・シンクと、上記デ
ータ・ソースに結合された上記データ・ビット信号を受
信するための入力線と、上記データ・シンクに結合され
た出力線とを有し、上記電源に結合され、さらに、上記
電源から正の電圧を受け取るための第１母線と上記電源
から負の電圧を受け取るための第２母線を備え、さら
に、複数のレジスタ・セルとクロック発生器とを備え
る、シフト・レジスタとを含み、上記レジスタ・セルの
各々が、第１および第２の段を含み、各上記段が、制御
ゲートと、ドレインと、ソースと、上記ドレインと上記
ソースとの間に延び、上記制御ゲートと上記ソースの間
に正の電圧信号が印加されたときに導電性になり、上記
制御ゲートと上記ソースの間に負の電圧信号が印加され
たときに非導電性になるＮ型チャンネルと、上記制御ゲ
ートと上記Ｎ型チャンネルの間の絶縁体と、上記絶縁体
中に埋め込まれたフローティング・ゲートとを含む、薄
膜アモルファス・シリコン（Ａ−Ｓｉ）フローティング
・ゲート・トランジスタ（ＦＧＴ）と、データ入力線
と、データ出力線と、上記データ入力線と上記制御ゲー
トの間に結合され、印加されたスイッチ信号に応答して
開閉するためのゲートと、オンのときに上記データ入力
線上のデータ・ビット信号を上記制御ゲートに結合し、
それによりそのようなデータ・ビットを表すように上記
フローティング・ゲートを静電的に充電するための、ド
レインおよびソースとを有するＮ型薄膜アモルファス・
シリコン・トランジスタを含むアナログ・スイッチ（Ａ
Ｓ）と、その段における上記の第１の母線と上記ＦＧＴ
の上記ドレーンとの間に接続され、そのＦＧＴが導電性
であるときに上記ＦＧＴ中の電流を制限するための第１
の負荷デバイスと、上記ＦＧＴの上記ドレーンに結合さ
れたゲートと、上記の第１の母線に結合されたドレイン
と、上記データ出力線に結合されたソースとを有し、そ
の段の上記データ入力線上のデータ・ビット信号の極性
と逆の極性を有するデータ信号を上記出力線上に発生す
るように動作する、ソース・ホロワと、上記ソース・ホ
ロワの上記ソースと上記の第２の母線との間に接続さ
れ、上記ソース・ホロワを通る電流を制限するための第
２の負荷デバイスとを備え、上記ソース・ホロワが、そ
の段のデータ入力線のデータ・ビットと逆極性のデータ
・ビット信号をその段のデータ出力線に発生させるよう
に動作し、各レジスタ・セルの第１段のデータ出力線が
その第２段のデータ入力線に結合され、先行する各レジ
スタ・セルの、第２段のデータ出力線が、次のレジスタ
・セルの第１段のデータ入力線に結合され、上記クロッ
ク発生器が、各レジスタ・セルの各ＡＳに接続され、第
１のスイッチング・パルスを全ての上記第１段の上記Ａ
Ｓに供給してデータ・ビットを上記第１段に書き込み、
第２のスイッチング・パルスを全ての上記第２段の上記
ＡＳに供給して上記各第１段の各々内のデータ・ビット
を上記第２段の各々に転送するようになっており、上記
レジスタ・セルの上記ＦＧＴが、上記電源が上記レジス
タへの電力の供給を停止したときに、データ・ビットを
不揮発的に記憶するように動作することを特徴とする、
レジスタ・システム。 （９）上記シフト・レジスタがｎ個のレジスタ・セルを
有し、上記クロックが、上記シフト・レジスタにｎ個の
データ・ビットを書き込むためのｎ個のクロック・パル
スを発生することを特徴とする、上記（８）に記載のレ
ジスタ・システム。 （１０）上記シフト・レジスタがｎ個のレジスタ・セル
を有し、上記クロックが、上記シフト・レジスタからｎ
個のデータ・ビットを読み取るためのｎ個のクロック・
パルスを発生することを特徴とする、上記（８）に記載
のレジスタ・システム。
【図１】本発明に用いられるアモルファス・シリコン薄
膜トランジスタの概略図である。
膜トランジスタの概略図である。
【図２】本発明に用いられるアモルファス・シリコン薄
膜フローティング・ゲート・トランジスタの概略図であ
る。
膜フローティング・ゲート・トランジスタの概略図であ
る。
【図３】本発明を実施するデータ処理システム部分のブ
ロック・ダイアグラムである。
ロック・ダイアグラムである。
【図４】本発明の動作の過程において発生される種々の
信号の時系列図である。
信号の時系列図である。
【図５】参照線Ａ−Ａで図６と接続する、図４に示した
シフト・レジスタの回路を示す概略図である。
シフト・レジスタの回路を示す概略図である。
【図６】参照線Ａ−Ａで図５と接続する、図４に示した
シフト・レジスタの回路を示す概略図である。
シフト・レジスタの回路を示す概略図である。
【図７】図５および図６に用いられる、異なるトランジ
スタを表す種々の記号を示す図である。
スタを表す種々の記号を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０３Ｋ 3/356 Ｈ０３Ｋ 3/356 Ｂ
Claims (10)
- 【請求項１】データ・ビット信号を供給するデータ・ソ
ースと、 上記データ・ソースに接続され、そこからデータを受け
取るためのレジスタと、 上記レジスタに接続され、そこからデータを受け取るた
めのデータ・シンクと、 オンのときに上記レジスタに電力を供給するための選択
的に操作される電源とを備え、 上記レジスタが複数のレジスタ・セルを有し、上記レジ
スタ・セルの各々が第１および第２の段を含み、 各上記段が、制御ゲートと、ドレインと、ソースと、上
記ドレインと上記ソースとの間に延び、上記制御ゲート
と上記ソースの間に第１の極性の電圧信号が印加された
ときに導電性になり、上記制御ゲートと上記ソースの間
に第１の極性と逆の極性の電圧信号が印加されたときに
非導電性になるチャンネルと、上記制御ゲートと上記チ
ャンネルとの間の絶縁体と、上記絶縁体に埋込まれたフ
ローティング・ゲートとを含む、薄膜アモルファス・フ
ローティング・ゲート・トランジスタ（ＦＧＴ）と、 データ入力線と、 データ出力線と、 印加されたスイッチ信号に応答して開閉するためのゲー
トと、上記データ入力線と上記制御ゲートとの間に接続
され、オンのときに上記データ入力線上のデータ・ビッ
ト信号を上記制御ゲートに結合し、それにより、そのよ
うなデータ・ビットを表すように上記フローティング・
ゲートを静電的に充電するためのドレインおよびソース
とを有する薄膜アモルファス・トランジスタを含むアナ
ログ・スイッチ（ＡＳ）とを備え、 各上記レジスタ・セルの第１段のデータ出力線が、上記
第２段のデータ入力線に結合され、 さらに、各上記レジスタ・セルの上記ＡＳに接続され、
第１のスイッチング・パルスを全ての上記第１段の上記
ＡＳに供給してデータ・ビットを上記第１段に書き込
み、第２のスイッチング・パルスを全ての上記第２段の
上記ＡＳに供給して上記第１段の各々内のデータ・ビッ
トを上記第２段の各々に転送するための、スイッチング
・パルス発生器を含み、 上記レジスタ・セルの上記ＦＧＴが、上記電源が上記レ
ジスタへの電力の供給を停止したときに、データ・ビッ
トを不揮発的に記憶するように動作することを特徴とす
る、レジスタ・システム。 - 【請求項２】前のセルの第２段からの各データ出力線
が、次のセルの第１段のデータ入力線に接続され、上記
レジスタ・セルが、それにより上記第１のタイミング・
パルスがレジスタ・セル間でデータ・ビットをシフトす
るように、直列に接続されることを特徴とする、請求項
１に記載のレジスタ・システム。 - 【請求項３】一連のクロック・パルスを発生させるため
のクロックを備え、 上記データ・ソースが、上記クロック・パルスと同期し
て一連のデータ・ビット信号を供給するように動作し、 上記スイッチング・パルス発生器が、上記データ・ビッ
ト信号と同期して第１および第２のスイッチング信号を
発生させるように動作し、それにより上記レジスタを直
列入出力シフト・レジスタとして動作させることを特徴
とする、請求項２に記載のレジスタ・システム。 - 【請求項４】上記電源に接続され、逆の極性を有する第
１および第２の電圧を供給するための第１および第２の
電圧供給線を含み、 各段がさらに、 その段における上記第１電圧供給線と上記ＦＧＴの間に
接続され、上記ＦＧＴが導電性であるときにＦＧＴ内の
電流を制限するための負荷デバイスと、 上記ＦＧＴおよび上記データ出力線に結合されたソース
・ホロワと、 ソース・ホロワと上記第２電圧供給線の間に接続され、
上記ソース・ホロワ中の電流を制限するための第２の負
荷デバイスとを含むことを特徴とする、請求項２に記載
のレジスタ・システム。 - 【請求項５】上記電源に接続され、逆の極性を有する第
１および第２の電圧を供給するための第１および第２電
圧供給線を含み、 各段がさらに、 その段における上記第１電圧供給線と上記ＦＧＴのドレ
インの間に接続され、上記ＦＧＴが導電性であるときに
ＦＧＴ内の電流を制限するための負荷デバイスと、 上記ＦＧＴのドレインに結合されたゲートと、上記第１
電圧供給線に結合されたドレインと、上記データ出力線
と結合されたソースとを有するソース・ホロワと、 ソース・ホロワの上記ソースと上記第２電圧供給線との
間に接続され、上記ソース・ホロワ中の電流を制限する
ための第２の負荷デバイスとを含み、 上記ソース・ホロワが、その段の上記データ入力線上の
データ・ビット信号の極性と逆の極性を有するデータ信
号を上記データ出力線上に発生するように動作すること
を特徴とする、請求項２に記載のレジスタ・システム。 - 【請求項６】上記シフト・レジスタがｎ個のレジスタ・
セルを有し、 上記クロックが、上記シフト・レジスタにｎ個のデータ
・ビットを書き込むためのｎ個のクロック・パルスを発
生することを特徴とする、請求項３に記載のレジスタ・
システム。 - 【請求項７】上記シフト・レジスタがｎ個のレジスタ・
セルを有し、 上記クロックが、上記シフト・レジスタからｎ個のデー
タ・ビットを読み取るためのｎ個のクロック・パルスを
発生することを特徴とする、請求項３に記載のレジスタ
・システム。 - 【請求項８】正および負の電圧を供給するための選択的
に操作される電源と、 一連のクロック・パルスを発生するためのクロックと、 上記クロック・パルスと同期して一連のデータ・ビット
信号を供給するためのデータ・ソースと、 データを受け取るためのデータ・シンクと、 上記データ・ソースに結合された上記データ・ビット信
号を受信するための入力線と、上記データ・シンクに結
合された出力線とを有し、上記電源に結合され、さら
に、上記電源から正の電圧を受け取るための第１母線と
上記電源から負の電圧を受け取るための第２母線を備
え、さらに、複数のレジスタ・セルとクロック発生器と
を備える、シフト・レジスタとを含み、 上記レジスタ・セルの各々が、第１および第２の段を含
み、 各上記段が、制御ゲートと、ドレインと、ソースと、上
記ドレインと上記ソースとの間に延び、上記制御ゲート
と上記ソースの間に正の電圧信号が印加されたときに導
電性になり、上記制御ゲートと上記ソースの間に負の電
圧信号が印加されたときに非導電性になるＮ型チャンネ
ルと、上記制御ゲートと上記Ｎ型チャンネルの間の絶縁
体と、上記絶縁体中に埋め込まれたフローティング・ゲ
ートとを含む、薄膜アモルファス・シリコン（Ａ−Ｓ
ｉ）フローティング・ゲート・トランジスタ（ＦＧＴ）
と、 データ入力線と、 データ出力線と、 上記データ入力線と上記制御ゲートの間に結合され、印
加されたスイッチ信号に応答して開閉するためのゲート
と、オンのときに上記データ入力線上のデータ・ビット
信号を上記制御ゲートに結合し、それによりそのような
データ・ビットを表すように上記フローティング・ゲー
トを静電的に充電するための、ドレインおよびソースと
を有するＮ型薄膜アモルファス・シリコン・トランジス
タを含むアナログ・スイッチ（ＡＳ）と、 その段における上記の第１の母線と上記ＦＧＴの上記ド
レーンとの間に接続され、そのＦＧＴが導電性であると
きに上記ＦＧＴ中の電流を制限するための第１の負荷デ
バイスと、 上記ＦＧＴの上記ドレーンに結合されたゲートと、上記
の第１の母線に結合されたドレインと、上記データ出力
線に結合されたソースとを有し、その段の上記データ入
力線上のデータ・ビット信号の極性と逆の極性を有する
データ信号を上記出力線上に発生するように動作する、
ソース・ホロワと、 上記ソース・ホロワの上記ソースと上記の第２の母線と
の間に接続され、上記ソース・ホロワを通る電流を制限
するための第２の負荷デバイスとを備え、 上記ソース・ホロワが、その段のデータ入力線のデータ
・ビットと逆極性のデータ・ビット信号をその段のデー
タ出力線に発生させるように動作し、 各レジスタ・セルの第１段のデータ出力線がその第２段
のデータ入力線に結合され、 先行する各レジスタ・セルの、第２段のデータ出力線
が、次のレジスタ・セルの第１段のデータ入力線に結合
され、 上記クロック発生器が、各レジスタ・セルの各ＡＳに接
続され、第１のスイッチング・パルスを全ての上記第１
段の上記ＡＳに供給してデータ・ビットを上記第１段に
書き込み、第２のスイッチング・パルスを全ての上記第
２段の上記ＡＳに供給して上記各第１段の各々内のデー
タ・ビットを上記第２段の各々に転送するようになって
おり、 上記レジスタ・セルの上記ＦＧＴが、上記電源が上記レ
ジスタへの電力の供給を停止したときに、データ・ビッ
トを不揮発的に記憶するように動作することを特徴とす
る、レジスタ・システム。 - 【請求項９】上記シフト・レジスタがｎ個のレジスタ・
セルを有し、 上記クロックが、上記シフト・レジスタにｎ個のデータ
・ビットを書き込むためのｎ個のクロック・パルスを発
生することを特徴とする、請求項８に記載のレジスタ・
システム。 - 【請求項１０】上記シフト・レジスタがｎ個のレジスタ
・セルを有し、 上記クロックが、上記シフト・レジスタからｎ個のデー
タ・ビットを読み取るためのｎ個のクロック・パルスを
発生することを特徴とする、請求項８に記載のレジスタ
・システム。
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