JPH087646Y2 - 静電誘導型トランジスタ - Google Patents
静電誘導型トランジスタInfo
- Publication number
- JPH087646Y2 JPH087646Y2 JP1989096701U JP9670189U JPH087646Y2 JP H087646 Y2 JPH087646 Y2 JP H087646Y2 JP 1989096701 U JP1989096701 U JP 1989096701U JP 9670189 U JP9670189 U JP 9670189U JP H087646 Y2 JPH087646 Y2 JP H087646Y2
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- JP
- Japan
- Prior art keywords
- source
- gate
- buried gate
- sources
- induction transistor
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- Junction Field-Effect Transistors (AREA)
- Thyristors (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案は静電誘導型トランジスタ（以下，「SIT」と
略称する）に関するものであり，特に周波数特性の改良
の為，ソースが分割された構造のSITに関するものであ
る。
略称する）に関するものであり，特に周波数特性の改良
の為，ソースが分割された構造のSITに関するものであ
る。
［従来の技術］ 従来，周波数特性を向上させる為，ソース領域をゲー
トの長さ方向に細分割化することで、ゲート抵抗rgを低
減させている。
トの長さ方向に細分割化することで、ゲート抵抗rgを低
減させている。
第３図は従来の周波数特性改善タイプのソース分割型
埋込ゲートSITを示す。これは周波数特性を向上させる
為，埋込みゲート２の長さ方向でソースを細分化し，ゲ
ート長さがLGである様な８個のソース電極（以下、単に
ソースと呼ぶ）１（S1〜S8）で構成されている。第４図
は第３図（ａ）の破線丸印領域Ｙを拡大した図にある。
図中２′はゲート電極,3はドレイン領域,4はチャンネル
すなわち電流通路である。
埋込ゲートSITを示す。これは周波数特性を向上させる
為，埋込みゲート２の長さ方向でソースを細分化し，ゲ
ート長さがLGである様な８個のソース電極（以下、単に
ソースと呼ぶ）１（S1〜S8）で構成されている。第４図
は第３図（ａ）の破線丸印領域Ｙを拡大した図にある。
図中２′はゲート電極,3はドレイン領域,4はチャンネル
すなわち電流通路である。
［考案が解決しようとする課題］ しかし，その場合，製造工程中での中間検査すなわち
電気的特性のチェックは，細分化された個々のソースに
関して行なわねばならないため，周波数特性をより向上
させようとしてソースの微細化を進めれば進める程，そ
のチェックが極めて困難になっている。
電気的特性のチェックは，細分化された個々のソースに
関して行なわねばならないため，周波数特性をより向上
させようとしてソースの微細化を進めれば進める程，そ
のチェックが極めて困難になっている。
詳しく説明すると，従来型高周波向SITに於ては，ソ
ースが細分化されている為,1個の素子の特性をチェック
するのに，各ソース毎にプローブを置いて測定しなけれ
ばならず，極めて非能率的であるだけでなく，プローブ
の置き換え回数が多い為，素子の段部を破壊し，耐圧不
良を発生させる確率が高くなる等の不都合があった。以
上の様な不都合は，高周波化のレベルを上げようとし
て，細分化を進めれば進めるほど，大きな問題となって
くる。
ースが細分化されている為,1個の素子の特性をチェック
するのに，各ソース毎にプローブを置いて測定しなけれ
ばならず，極めて非能率的であるだけでなく，プローブ
の置き換え回数が多い為，素子の段部を破壊し，耐圧不
良を発生させる確率が高くなる等の不都合があった。以
上の様な不都合は，高周波化のレベルを上げようとし
て，細分化を進めれば進めるほど，大きな問題となって
くる。
更に，最終的に細分化されたソース領域を束ねて所定
容量の素子として完成する場合，細分化されたソースの
１個１個からリードワイヤーを例えばボンディング等に
よって引出さねばならなかったり，あるいは，細分化さ
れたソースをロウ付けによって一体化する等の余分な工
程を付加しなければならなかった。又、その場合ロウ材
の下に埋没されたゲート電極とロウ材との絶縁に充分な
注意を払わなければ短絡不良につながるという不具合も
あった。
容量の素子として完成する場合，細分化されたソースの
１個１個からリードワイヤーを例えばボンディング等に
よって引出さねばならなかったり，あるいは，細分化さ
れたソースをロウ付けによって一体化する等の余分な工
程を付加しなければならなかった。又、その場合ロウ材
の下に埋没されたゲート電極とロウ材との絶縁に充分な
注意を払わなければ短絡不良につながるという不具合も
あった。
それ故に本考案の課題は，単純な構造を採り，歩留及
び信頼性が高く，それでいて周波数特性も損なわないで
済むSITを提供することにある。
び信頼性が高く，それでいて周波数特性も損なわないで
済むSITを提供することにある。
［課題を解決するための手段］ 本考案は、所定方向で互いに間隔をもつ複数の矩形状
ソース電極と、前記複数のソース電極の各々の下で前記
所定方向にのびた埋込みゲートと、前記埋込みゲートに
隣接したチャンネルとを有している静電誘導型トランジ
スタにおいて、前記複数のソース電極のうち隣接したも
のを互いに接続させた接続用小ソース電極を備え、前記
接続用小ソース電極の下に、前記埋込みゲートと長くと
も同等の長さをもって前記所定方向にのびた別の埋込み
ゲートと、前記別の埋込みゲートに隣接した別のチャン
ネルとを設けたことを特徴とするものである。
ソース電極と、前記複数のソース電極の各々の下で前記
所定方向にのびた埋込みゲートと、前記埋込みゲートに
隣接したチャンネルとを有している静電誘導型トランジ
スタにおいて、前記複数のソース電極のうち隣接したも
のを互いに接続させた接続用小ソース電極を備え、前記
接続用小ソース電極の下に、前記埋込みゲートと長くと
も同等の長さをもって前記所定方向にのびた別の埋込み
ゲートと、前記別の埋込みゲートに隣接した別のチャン
ネルとを設けたことを特徴とするものである。
［実施例］ 以下図面を参照しながら本考案の実施例について詳述
する。
する。
第１図は本考案を適用した埋込ゲート型SITを示す。
第１図及び第２図に示す構造では、細分化されたソー
ス電極（以下、単にソースと呼ぶ）１（S1〜S8）の右側
端部を小ソース５で互いに連結している。ここで，ソー
スS7及びS8の埋込みゲート２の長さLG1と連結用の小ソ
ース５の埋込ゲート２の長さLG2の関係をLG1≧LG2に設
定している。何故ならば素子全体の周波数特性は，素子
内の最も悪い部分で決まるからである。すなわち，ソー
ス連結用の小ソース５に，細分化されたソースS1〜S8と
同等の周波数特性を持たせる為に，ゲート長さを同等以
下にして，ゲート抵抗rgを同等以下にしている。
ス電極（以下、単にソースと呼ぶ）１（S1〜S8）の右側
端部を小ソース５で互いに連結している。ここで，ソー
スS7及びS8の埋込みゲート２の長さLG1と連結用の小ソ
ース５の埋込ゲート２の長さLG2の関係をLG1≧LG2に設
定している。何故ならば素子全体の周波数特性は，素子
内の最も悪い部分で決まるからである。すなわち，ソー
ス連結用の小ソース５に，細分化されたソースS1〜S8と
同等の周波数特性を持たせる為に，ゲート長さを同等以
下にして，ゲート抵抗rgを同等以下にしている。
又，細分化されたソースを連結するのに，単なるPN接
合平板で行なった場合，余計な静電容量が増えることと
なり，周波数特性を悪くすることになる。従って連結部
分，即ち，小ソース５もソース領域と同様の構造を持っ
た能動領域としている。
合平板で行なった場合，余計な静電容量が増えることと
なり，周波数特性を悪くすることになる。従って連結部
分，即ち，小ソース５もソース領域と同様の構造を持っ
た能動領域としている。
さらに素子全体の電流容量の点から，第１図のソース
S1〜S8及び７個の小ソース５の面積の総和を，第３図の
ソースS1〜S8の面積の総和と同じ値に選んでいる。これ
によれば許容損失PTがそろえられる。
S1〜S8及び７個の小ソース５の面積の総和を，第３図の
ソースS1〜S8の面積の総和と同じ値に選んでいる。これ
によれば許容損失PTがそろえられる。
次に具体的な数値を用いて説明する。素子寸法3mm
角，ソース分割数を5,LGが0.3mmの埋込ゲート型ノーマ
リオフタイプSITに本考案を適用した場合の結果を表１
に示す。
角，ソース分割数を5,LGが0.3mmの埋込ゲート型ノーマ
リオフタイプSITに本考案を適用した場合の結果を表１
に示す。
本考案の素子では小ソース（面積＝0.03mm2×４ケ＝
0.12mm2）で各細分化ソースを連結しているが，電気的
特性，特に周波数特性に直結する，スイッチングタイム
（オン時間ton′オフ時間toff）の値が同等である。
0.12mm2）で各細分化ソースを連結しているが，電気的
特性，特に周波数特性に直結する，スイッチングタイム
（オン時間ton′オフ時間toff）の値が同等である。
尚，本考案が,SITのみならず埋込みゲート構造を有す
る他の静電誘導型デバイス，例えばSIサイリスタ等への
応用も可能であることは言うまでもない。又小ソースの
配置を変えたり，小ソースの面積を換えたりするアレン
ジも当然のことながら本考案の範囲に属するものであ
る。
る他の静電誘導型デバイス，例えばSIサイリスタ等への
応用も可能であることは言うまでもない。又小ソースの
配置を変えたり，小ソースの面積を換えたりするアレン
ジも当然のことながら本考案の範囲に属するものであ
る。
「考案の効果」 以上の様に本考案によれば、高周波特性の向上のため
に細分化されたソースが高周波特性を損なうことなく束
ねられ、そして製造プロセス中の特性検査時に、どこか
１箇所に電極プローブを置くだけでソース全体を評価す
ることができるため、製造工程を単純に出来，歩留の向
上も出来る用になる。本考案の適用は，高周波化の為ソ
ース領域を微細分割した場合，極めて有効なものとな
る。
に細分化されたソースが高周波特性を損なうことなく束
ねられ、そして製造プロセス中の特性検査時に、どこか
１箇所に電極プローブを置くだけでソース全体を評価す
ることができるため、製造工程を単純に出来，歩留の向
上も出来る用になる。本考案の適用は，高周波化の為ソ
ース領域を微細分割した場合，極めて有効なものとな
る。
第１図は本考案の一実施例による埋込ゲート型SITを概
略的に示し，（ａ）は平面図，（ｂ）は（ａ）に於るＢ
−Ｂ′断面図，（ｃ）は（ａ）に於るＣ−Ｃ′断面図で
ある。第２図は第１図（ａ）に於る破線丸内領域Ｘの要
部のみの拡大図である。第３図は従来の高周波向け埋込
みゲート型SITを示し，（ａ）は平面図，（ｂ）は
（ａ）に於るＢ−Ｂ′断面図，（ｃ）は（ａ）に於るＣ
−Ｃ′断面図である。第４図は第３図（ａ）に於る破線
丸内領域Ｙの要部のみの拡大図である。 １……ソース領域（S1〜S8）,2……埋込みゲート,2′…
…ゲート電極,3……ドレイン領域,4……チャンネル。
略的に示し，（ａ）は平面図，（ｂ）は（ａ）に於るＢ
−Ｂ′断面図，（ｃ）は（ａ）に於るＣ−Ｃ′断面図で
ある。第２図は第１図（ａ）に於る破線丸内領域Ｘの要
部のみの拡大図である。第３図は従来の高周波向け埋込
みゲート型SITを示し，（ａ）は平面図，（ｂ）は
（ａ）に於るＢ−Ｂ′断面図，（ｃ）は（ａ）に於るＣ
−Ｃ′断面図である。第４図は第３図（ａ）に於る破線
丸内領域Ｙの要部のみの拡大図である。 １……ソース領域（S1〜S8）,2……埋込みゲート,2′…
…ゲート電極,3……ドレイン領域,4……チャンネル。
Claims (1)
- 【請求項１】所定方向で互いに間隔をもつ複数の矩形状
ソース電極と、前記複数のソース電極の各々の下で前記
所定方向にのびた埋込みゲートと、前記埋込みゲートに
隣接したチャンネルとを有している静電誘導型トランジ
スタにおいて、前記複数のソース電極のうち隣接したも
のを互いに接続させた接続用小ソース電極を備え、前記
接続用小ソース電極の下に、前記埋込みゲートと長くと
も同等の長さをもって前記所定方向にのびた別の埋込み
ゲートと、前記別の埋込みゲートに隣接した別のチャン
ネルとを設けたことを特徴とする静電誘導型トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989096701U JPH087646Y2 (ja) | 1989-08-21 | 1989-08-21 | 静電誘導型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989096701U JPH087646Y2 (ja) | 1989-08-21 | 1989-08-21 | 静電誘導型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336154U JPH0336154U (ja) | 1991-04-09 |
| JPH087646Y2 true JPH087646Y2 (ja) | 1996-03-04 |
Family
ID=31645888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989096701U Expired - Fee Related JPH087646Y2 (ja) | 1989-08-21 | 1989-08-21 | 静電誘導型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087646Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2651678B2 (ja) * | 1987-10-02 | 1997-09-10 | 財団法人半導体研究振興会 | 高耐圧半導体素子及びその製造方法 |
-
1989
- 1989-08-21 JP JP1989096701U patent/JPH087646Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336154U (ja) | 1991-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |