JPH0877031A - マイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサが異常命令を検出した場
合に、プログラムの実行を停止させたままとすること無
く再実行させる。 【構成】 マイクロプロセッサ１はイニシャライズ処理
においてＲＯＭ１１に格納されているシステムプログラ
ムをＲＡＭ１２に転送する。その後の実行中において、
マイクロプロセッサ１がＲＡＭ１２よりフェッチした命
令を異常命令であると判断してその割込み処理が行われ
た場合、スタックに積まれたアドレスからその異常と判
断された命令が格納されているＲＯＭ１１のアドレスを
計算し、ＲＯＭ１１からその命令を読出してＲＡＭ１２
の異常命令が検出されたアドレス上に書込む。そして、
そのＲＡＭ１２の異常命令が検出されたアドレスからプ
ログラムの実行を再開する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサが
プログラム実行時においてデコードできない異常命令を
検出した場合に、その異常命令を本来の正しい命令に置
換することによって、プログラムの実行を正常に行わし
めるマイクロプロセッサシステムに関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサを用いたシ
ステムにおいては、マイクロプロセッサがプログラムの
実行中にフェッチした命令をデコードした結果、その命
令がマイクロプロセッサの命令としては未定義であると
判断された場合、マイクロプロセッサの内部において異
常命令検出の内部的な割込み処理が発生する。従来は、
この異常命令が検出された場合は、システムに何等かの
異常が発生しており、それ以降のプログラムの正常な実
行は保証されないとみなされ、前記割込み処理において
はその時のプログラムカウンタ、ステータスレジスタ、
命令レジスタなどの情報をスタックに積んだ後、その時
点でプログラムの実行は停止するように処理されてい
た。

【０００３】

【発明が解決しようとする課題】従って、このような従
来の構成では、異常命令検出の原因にかかわらずその検
出の度にプログラムの実行は停止されたままになるとい
う不具合があった。本発明は上記問題を解決するもの
で、その目的は、異常命令検出によるプログラムの実行
停止を低減させることにより、システムの信頼性を向上
させるマイクロプロセッサシステムを提供するにある。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のマイクロプロセッサシステムは、マ
イクロプロセッサと、プログラムが格納されたプログラ
ム格納用記憶手段と、イニシャライズ処理においてプロ
グラム格納用記憶手段からプログラムが転送された後
に、マイクロプロセッサによってそのプログラムが実行
されるプログラム実行用記憶手段とを具備し、マイクロ
プロセッサは、プログラム実行時に異常命令を検出した
ときは、異常命令が検出されたアドレスに対応する命令
をプログラム格納用記憶手段から読出して、プログラム
実行用記憶手段の異常命令が検出されたアドレスに書き
込んだ後、再びプログラム実行用記憶手段の異常命令が
検出されたアドレスからプログラムを実行させるプログ
ラムの復帰動作を行うように構成されていることを特徴
とするものである。

【０００５】請求項２記載のマイクロプロセッサシステ
ムは、複数のプログラム格納用記憶手段を備え、マイク
ロプロセッサは、プログラム実行時に異常命令を検出し
たときは、その実行の基礎となったプログラム格納用記
憶手段から異常命令が検出されたアドレスに対応する命
令を読出して前記プログラムの復帰動作を行い、更に異
常命令が検出される場合には、次のプログラム格納用記
憶手段から異常命令が検出されたアドレスに対応する命
令を読出してプログラムの復帰動作を行うように構成さ
れていることを特徴とするものである。

【０００６】請求項３記載のマイクロプロセッサシステ
ムは、不揮発性の記憶手段を備え、マイクロプロセッサ
は、プログラムの復帰動作を行った場合に異常命令が検
出されたプログラム格納用記憶手段の情報をその不揮発
性の記憶手段に記憶させ、次回電源投入時またはリセッ
ト解除後にはその情報を参照することにより、前記プロ
グラム格納用記憶手段からのプログラム実行用記憶手段
に対するプログラムの転送を禁止するように構成されて
いることを特徴とするものである。

【０００７】請求項４記載のマイクロプロセッサシステ
ムは、マイクロプロセッサは、異常命令を検出したとき
には、異常命令が検出されたアドレスに対応する命令を
一度または二度以上プログラム実行用記憶手段から読出
して、尚異常命令が検出される場合、前記プログラムの
復帰動作を行うように構成されていることを特徴とする
ものである。

【０００８】請求項５記載のマイクロプロセッサのシス
テムは、異常命令検出時に、マイクロプロセッサが前記
プログラムの復帰動作を再実行する回数を、プログラム
において予め設定可能に構成されていることを特徴とす
るものである。

【０００９】

【作用】請求項１記載のマイクロプロセッサシステムに
よれば、マイクロプロセッサは、プログラム実行時に異
常命令を検出したときは、異常命令が検出されたアドレ
スに対応する命令をプログラム格納用記憶手段から読出
してプログラム実行用記憶手段の異常命令が検出された
アドレスに書き込んだ後、再びプログラム実行用記憶手
段の異常命令が検出されたアドレスからプログラムを実
行させるプログラムの復帰動作を行うように構成されて
いるので、プログラム実行用記憶手段の記憶内容が一時
的に書き変わったことにより異常命令が検出された場合
には、プログラムの実行を停止させたままとすること無
く再実行させることができる。

【００１０】請求項２記載のマイクロプロセッサシステ
ムによれば、複数のプログラム格納用記憶手段を備え、
マイクロプロセッサは、プログラム実行時に異常命令を
検出したときは、その実行の基礎となったプログラム格
納用記憶手段から異常命令が検出されたアドレスに対応
する命令を読出して前記プログラムの復帰動作を行い、
更に異常命令が検出される場合には、次のプログラム格
納用記憶手段から異常命令が検出されたアドレスに対応
する命令を読出してプログラムの復帰動作を行うように
構成されているので、復帰動作を行った場合に複数のプ
ログラム格納用記憶手段の内の一つが故障した場合で
も、プログラムを再実行できる。

【００１１】請求項３記載のマイクロプロセッサシステ
ムによれば、マイクロプロセッサは、プログラムの復帰
動作を行った場合に異常命令が検出されたプログラム格
納用記憶手段の情報を不揮発性の記憶手段に記憶させ、
次回電源投入時またはリセット解除後にはその情報を参
照することにより、そのプログラム格納用記憶手段から
のプログラム実行用記憶手段に対するプログラムの転送
を禁止するように構成されているので、次回にシステム
のイニシャライズ処理を行う場合に、既に不具合が判明
しているプログラム格納用記憶手段からプログラムの転
送を行うことを回避できる。

【００１２】請求項４記載のマイクロプロセッサシステ
ムによれば、マイクロプロセッサは、異常命令が検出さ
れたアドレスに対応する命令を一度または二度以上プロ
グラム実行用記憶手段から読出して、尚異常命令が検出
される場合に前記プログラムの復帰動作を行うように構
成されているので、アドレスバスまたはデータバス上に
外来ノイズが載ることなどによって一時的に異常命令が
読み込まれた場合には、プログラムの復帰動作を行わず
ともプログラムの再実行を行うことができる。

【００１３】請求項５記載のマイクロプロセッサシステ
ムによれば、異常命令検出時に、マイクロプロセッサが
前記プログラムの復帰動作を再実行する回数を、プログ
ラムにおいて予め設定可能に構成されているので、シス
テムにハードウエア上の故障が発生したために、前記プ
ログラムの復帰動作を繰り返してもプログラムの実行が
回復不能な状況にあるときは、その復帰動作を中止する
ことができる。

【００１４】

【実施例】以下本発明の第１実施例について、図１を参
照して説明する。マイクロプロセッサ１の内部において
は、外部バスを制御するバス制御部２によって命令のフ
ェッチやデータの読出し，書込みなどが行われる。フェ
ッチされた命令は、異常命令検出部としての命令デコー
ド部３においてデコードされた後、演算制御部４に送ら
れて実行される。

【００１５】また、プログラムカウンタ５は、次に読み
出すべきプログラムのアドレスを示すものであり、その
アドレスに従ってマイクロプロセッサ１は順次プログラ
ムの読出しを行う。割込み制御部６は、プログラムの実
行中に命令デコード部３から割込み情報が発生した場合
に、そのプログラムの実行を一時中断して割込み処理を
行うように演算制御部４を制御する。スタックポインタ
７には、サブルーチンコールや割込み処理が発生した場
合に、戻り番地（アドレス）や必要なレジスタの内容を
スタックに保存するためのスタック領域のアドレス値が
登録される。

【００１６】マイクロプロセッサ１のアドレスバスライ
ン８，データバスライン９及びバス制御信号ライン１０
は、プログラム格納用記憶手段であるＲＯＭ１１及びプ
ログラム実行用記憶手段であるＲＡＭ１２に接続されて
いる。また、アドレスバスライン８は、アドレスデコー
ダ１３にも接続されており、アドレスデコーダ１３のデ
コード出力信号であるＲＯＭ１１及びＲＡＭ１２のチッ
プセレクト信号を出力する端子は、それぞれＲＯＭ１１
及びＲＡＭ１２のチップセレクト信号端子に接続されて
いる。そして、マイクロプロセッサ１，ＲＯＭ１１，Ｒ
ＡＭ１２及びアドレスデコーダ１３は、マイクロプロセ
ッサシステム１４を構成している。

【００１７】ＲＯＭ１１及びＲＡＭ１２内に示すアドレ
スマップにおいて、ＲＯＭ１１の領域内には、先頭アド
レスからイニシャライズ処理プログラム領域１５，ベク
タテーブル領域１６，システムプログラム領域１７及び
異常命令処理プログラム領域１８を有する。続くＲＡＭ
１２の領域内には、イニシャライズ処理においてＲＯＭ
１１の領域より転送される内容を記憶するベクタテーブ
ル領域１９及びシステムプログラム領域２０を有し、且
つ、システムプログラム実行時に使用するデータ領域２
１とスタック領域２２を有する。ベクタテーブル領域１
９には、外部割込み入力端子に入力される信号による外
部割込み、または、マイクロプロセッサ１の内部処理に
おいて発生する内部割込みを処理するため、割り込み発
生時に各処理プログラムの先頭アドレスへ分岐するため
の分岐命令が格納されている。

【００１８】次に、本実施例の作用について説明する。
マイクロプロセッサ１のリセットが解除されると、マイ
クロプロセッサ１はＲＯＭ１１の先頭アドレスを読みに
いき、イニシャライズ処理を行う。このイニシャライズ
処理において各種の初期化が行われると共に、ＲＯＭ１
１内のベクタテーブル領域１６及びシステムプログラム
領域１７の内容は、ＲＡＭ１２内のベクタテーブル領域
１９及びシステムプログラム領域２０へ転送される。こ
のイニシャライズ処理終了後、マイクロプロセッサ１は
ＲＡＭ１２のシステムプログラム領域２０の先頭アドレ
スにジャンプして、システムプログラムの実行を開始す
る。すると、マイクロプロセッサシステム１４は稼働を
始める。

【００１９】通常状態において、マイクロプロセッサ１
は、システムプログラムを全てＲＡＭ１２から読み出し
て実行する。また、システムプログラムの実行中におけ
る各種データの処理に必要な作業は、ＲＡＭ１２に設け
てあるデータ領域２１を使用して行われる。

【００２０】システムプログラムの実行中において、命
令デコード部３がデコードできない命令（登録されてい
ない命令）を検出した場合、その情報は割込み制御部６
に伝えられ、割込み制御部６は演算制御部４に対して異
常命令検出による内部割込み処理を実行するように指示
する。すると、マイクロプロセッサ１はスタックポイン
タ７を参照し、その時のプログラムカウンタ５の値，ア
クセスしていたアドレス，ステータスレジスタ及び命令
レジスタなどの値をＲＡＭ１２のスタック領域２２に積
んだ後、ベクタテーブル領域１９において示される異常
命令検出時の割込みベクタが示すアドレス、即ち、ＲＯ
Ｍ１１の異常命令処理プログラム領域１８の先頭アドレ
スへと飛ぶ。

【００２１】異常命令処理プログラムにおいては、ま
ず、スタック領域２２に記憶された異常命令検出時にア
クセスしていたアドレスから、その異常命令に対応する
ＲＯＭ１１のシステムプログラム領域１７内の命令が格
納されているアドレスを計算する。そして、その命令を
ＲＯＭ１１のシステムプログラム領域１７より読出し
て、ＲＡＭ１２のシステムプログラム領域２０内の、異
常命令が検出されたアドレスに上書きする。

【００２２】次に、スタック領域２２に積まれたプログ
ラムカウンタ５のアドレス値を異常命令として読み込ん
だアドレスに戻すために減算を行う。スタック領域２２
に積んだ各種レジスタの情報は、割込み処理を終了する
直前にそれぞれのレジスタに復帰される。

【００２３】そして、割込み処理から復帰すると、マイ
クロプロセッサ１は異常命令をフェッチしたアドレスを
示しているプログラムカウンタ５を参照してそこから処
理を再開するので、ＲＯＭ１１からＲＡＭ１２にコピー
された命令をもう一度フェッチすることにより、プログ
ラムの復帰動作が行われる。

【００２４】以上のように本実施例によれば、マイクロ
プロセッサ１がプログラム実行時に異常命令を検出した
ときは、異常命令が検出されたアドレスに対応する命令
をＲＯＭ１１から読出してＲＡＭ１２の異常命令が検出
されたアドレスに書き込んだ後、再びＲＡＭ１２の異常
命令が検出されたアドレスからプログラムを再実行させ
るプログラムの復帰動作を行うようにしたので、ＲＡＭ
１２の記憶内容が一時的に書き変わったことによって異
常命令が検出された場合には、プログラムの実行を停止
させたままとすること無く再実行させることができ、異
常命令の検出によってプログラムの実行停止が起こる頻
度を少なくすることができる。

【００２５】図２は本発明の第２実施例を示し、図１と
同一部分には同一符号を付して説明を省略し、以下異な
る部分のみ説明する。第１実施例におけるプログラム格
納用記憶手段であるＲＯＭ１１は、第１のプログラム格
納用記憶手段とする。そして、第２のプログラム格納用
記憶手段であるＲＯＭ２３，第３のプログラム格納用記
憶手段であるＲＯＭ２４及び不揮発性の記憶手段である
ＥＥＰＲＯＭ２５は、ＲＯＭ１１と同様にアドレスバス
ライン８，データバスライン９及びバス制御信号ライン
１０に接続されている。ＲＯＭ２３及びＲＯＭ２４に
は、ＲＯＭ１１に格納されているシステムプログラムと
同内容のものが格納されている。また、アドレスデコー
ダ１３のデコード出力信号を出力する端子は、ＲＯＭ２
３，ＲＯＭ２４及びＥＥＰＲＯＭ２５の各チップセレク
ト信号端子にも接続されている。そして、マイクロプロ
セッサ１，ＲＯＭ１１，ＲＡＭ１２，アドレスデコーダ
１３，ＲＯＭ２３，ＲＯＭ２４及びＥＥＰＲＯＭ２５
は、マイクロプロセッサシステム２６を構成する。

【００２６】次に第２実施例の作用について説明する。
第１実施例と同様にプログラムの実行中に異常命令が検
出され、異常命令をフェッチしたＲＡＭ１２のアドレス
に対応する命令をＲＯＭ１１より読出してプログラムの
復帰動作を行ったときに、更に同じアドレスにおいて異
常命令が検出されたとする。その場合は原因の一つとし
て、ＲＯＭ１１の記憶内容が何等かの理由によって損な
われてしまったためと想定できる。よって、次にＲＯＭ
２３よりそのアドレスに対応する命令を読出してプログ
ラムの復帰動作を行う。

【００２７】その際に、異常命令の検出による内部割込
み処理において、異常命令が検出されたＲＯＭ１１のア
ドレスを、ＥＥＰＲＯＭ２５に記憶させる。そうするこ
とによって、次回のシステムのイニシャライズ処理にお
いてＥＥＰＲＯＭ２５の記憶内容を参照することによ
り、記憶内容に異常があると見なされるＲＯＭ１１から
はＲＡＭ１２に対してシステムプログラムの転送は行わ
ずに、ＲＯＭ２３から転送を行うことができる。

【００２８】また、上記のＲＯＭ２３からのプログラム
の復帰動作を行った結果、それでも尚異常命令が検出さ
れる場合は、同様にＲＯＭ２４よりそのアドレスに対応
する命令を読出してプログラムの復帰動作を行うように
し、ＥＥＰＲＯＭ２５に対しては異常命令が検出された
ＲＯＭ２３のアドレスも記憶させ、次回のシステムのイ
ニシャライズ処理においては、ＲＯＭ１１及びＲＯＭ２
３からではなくＲＯＭ２４からシステムプログラムの転
送を行うようにする。

【００２９】更に、ＲＯＭ２４からプログラムの復帰動
作を行った結果、それでも尚異常命令が検出される場合
は、システム異常と判断して、プログラムの実行を停止
させる。

【００３０】以上のように第２実施例によれば、複数の
プログラム格納記憶手段としてＲＯＭ１１に加えてＲＯ
Ｍ２３とＲＯＭ２４を備えて、異常命令が検出された場
合に、最初のイニシャライズ処理においてプログラムの
転送元となったＲＯＭ１１からプログラムの復帰動作を
行って、それでも異常命令が検出された場合には他のＲ
ＯＭより復帰動作を行うことができ、また、不揮発性の
記憶手段であるＥＥＰＲＯＭ２５を具備し、それに異常
が発生したＲＯＭのアドレスを書込んで、次回のシステ
ムのイニシャライズ処理においてＥＥＰＲＯＭ２５の内
容を参照することにより、異常のあるＲＯＭからＲＡＭ
１２に対してシステムプログラムの転送を行うことを回
避することができる。

【００３１】尚、本発明は上記し且つ図面に示す実施例
にのみ限定されるものではなく、次のような変形が可能
である。プログラムの復帰動作は、異常命令が検出され
る度に行うようにしたが、復帰動作において同じＲＯＭ
の同じアドレスから命令の転送を行い、その度に連続し
て異常命令が検出された場合の復帰動作の試行回数につ
いては、予めプログラムによって何回まで繰返すかを設
定しておき、その回数を超えて同じアドレスから異常命
令が検出されたときは、プログラムの実行を停止するよ
うにしても良い。

【００３２】また、プログラムの復帰動作は、異常命令
を検出すると直ちにＲＯＭ１１，ＲＯＭ２３又はＲＯＭ
２４から読出した命令をＲＡＭ１２にコピーするように
したが、異常命令を検出した原因が、ＲＡＭ１２の記憶
内容は正常であるが、その記憶内容の読出し時にアドレ
スバスライン又はデータバスライン上に一時的に載った
ノイズの影響によって異常命令として読み出されたとも
考えられるので、異常命令を検出した場合はＲＡＭ１２
から同じアドレスの命令を１度又は２度以上読出して尚
異常命令が検出された時に、復帰動作を行うように構成
しても良い。

【００３３】また、第２実施例において、複数のプログ
ラム格納用記憶手段としてＲＯＭ１１とＲＯＭ２３及び
ＲＯＭ２４を備えたが、４個以上のＲＯＭを備えても良
く、この場合に、各ＲＯＭには全く同一の記憶内容を有
するようにしても良い。更に、不揮発性の記憶手段とし
てＥＥＰＲＯＭ２５を使用したが、バッテリーバックア
ップされたＳＲＡＭでも良い。

【００３４】

【発明の効果】以上の説明から明らかなように、請求項
１記載のマイクロプロセッサシステムによれば、マイク
ロプロセッサは、プログラム実行時に異常命令を検出し
たときは、異常命令が検出されたアドレスに対応する命
令をプログラム格納用記憶手段から読出してプログラム
実行用記憶手段の異常命令が検出されたアドレスに書き
込んだ後、再びプログラム実行用記憶手段の異常命令が
検出されたアドレスからプログラムを実行させるプログ
ラムの復帰動作を行うように構成されているので、プロ
グラム実行用記憶手段の記憶内容が一時的に書き変わっ
たことにより異常命令が検出された場合には、プログラ
ムの実行を停止させたままとすること無く再実行させる
ことができる。

【００３５】請求項２記載のマイクロプロセッサシステ
ムによれば、複数のプログラム格納用記憶手段を備え、
マイクロプロセッサは、プログラム実行時に異常命令を
検出したときは、その実行の基礎となったプログラム格
納用記憶手段から異常命令が検出されたアドレスに対応
する命令を読出して前記プログラムの復帰動作を行い、
更に異常命令が検出される場合には、次のプログラム格
納用記憶手段から異常命令が検出されたアドレスに対応
する命令を読出してプログラムの復帰動作を行うように
構成されているので、復帰動作を行った場合に複数のプ
ログラム格納用記憶手段の内の一つが故障した場合で
も、プログラムを再実行できる。

【００３６】請求項３記載のマイクロプロセッサシステ
ムによれば、マイクロプロセッサは、プログラムの復帰
動作を行った場合に異常命令が検出されたプログラム格
納用記憶手段の情報を不揮発性の記憶手段に記憶させ、
次回電源投入時またはリセット解除後にはその情報を参
照することにより、そのプログラム格納用記憶手段から
のプログラム実行用記憶手段に対するプログラムの転送
を禁止するように構成されているので、次回にシステム
のイニシャライズ処理を行う場合に、既に不具合が判明
しているプログラム格納用記憶手段からプログラムの転
送を行うことを回避できる。

【００３７】請求項４記載のマイクロプロセッサシステ
ムによれば、マイクロプロセッサは、異常命令が検出さ
れたアドレスに対応する命令を一度または二度以上プロ
グラム実行用記憶手段から読出して、尚異常命令が検出
される場合に前記プログラムの復帰動作を行うように構
成されているので、アドレスバスまたはデータバス上に
外来ノイズが載ることなどによって一時的に異常命令が
読み込まれた場合には、プログラムの復帰動作を行わず
ともプログラムの再実行を行うことができる。

【００３８】請求項５記載のマイクロプロセッサシステ
ムによれば、異常命令検出時に、マイクロプロセッサが
前記プログラムの復帰動作を再実行する回数を、プログ
ラムにおいて予め設定可能に構成されているので、シス
テムにハードウエア上の故障が発生したために、前記プ
ログラムの復帰動作を繰り返してもプログラムの実行が
回復不能な状況にあるときは、その復帰動作を中止する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の電気的構成を示すブロッ
ク図

【図２】本発明の第２実施例の電気的構成を示すブロッ
ク図

【符号の説明】

１はマイクロプロセッサ、１１はＲＯＭ（プログラム格
納用記憶手段）、１２はＲＡＭ（プログラム実行用記憶
手段）、１４はマイクロプロセッサシステム、２３はＲ
ＯＭ（プログラム格納用記憶手段）、２４はＲＯＭ（プ
ログラム格納用記憶手段）、２５はＥＥＰＲＯＭ（不揮
発性の記憶手段）、２６はマイクロプロセッサシステム
を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサと、 プログラムが格納されたプログラム格納用記憶手段と、 イニシャライズ処理においてプログラム格納用記憶手段
   からプログラムが転送された後に、マイクロプロセッサ
   によってそのプログラムが実行されるプログラム実行用
   記憶手段とを具備し、 前記マイクロプロセッサは、プログラム実行時に異常命
   令を検出したときは、異常命令が検出されたアドレスに
   対応する命令をプログラム格納用記憶手段から読出し
   て、プログラム実行用記憶手段の異常命令が検出された
   アドレスに書き込んだ後、再びプログラム実行用記憶手
   段の異常命令が検出されたアドレスからプログラムを実
   行させるプログラムの復帰動作を行うように構成されて
   いることを特徴とするマイクロプロセッサシステム。
2. 【請求項２】 複数のプログラム格納用記憶手段を備
   え、マイクロプロセッサは、プログラム実行時に異常命
   令を検出したときは、その実行の基礎となったプログラ
   ム格納用記憶手段から異常命令が検出されたアドレスに
   対応する命令を読出して前記プログラムの復帰動作を行
   い、更に異常命令が検出される場合には、次のプログラ
   ム格納用記憶手段から異常命令が検出されたアドレスに
   対応する命令を読出してプログラムの復帰動作を行うよ
   うに構成されていることを特徴とする請求項１記載のマ
   イクロプロセッサシステム。
3. 【請求項３】 不揮発性の記憶手段を備え、マイクロプ
   ロセッサは、復帰動作を行った場合に異常命令が検出さ
   れたプログラム格納用記憶手段の情報をその不揮発性の
   記憶手段に記憶させ、次回電源投入時またはリセット解
   除後にはその情報を参照することにより、前記プログラ
   ム格納用記憶手段からのプログラム実行用記憶手段に対
   するプログラムの転送を禁止するように構成されている
   ことを特徴とする請求項２記載のマイクロプロセッサシ
   ステム。
4. 【請求項４】 マイクロプロセッサは、異常命令を検出
   したときには、異常命令が検出されたアドレスに対応す
   る命令を一度または二度以上プログラム実行用記憶手段
   から読出して尚異常命令が検出される場合、前記プログ
   ラムの復帰動作を行うように構成されていることを特徴
   とする請求項１乃至３の何れかに記載のマイクロプロセ
   ッサシステム。
5. 【請求項５】 異常命令検出時に、マイクロプロセッサ
   が前記プログラムの復帰動作を再実行する回数を、プロ
   グラムにおいて予め設定可能に構成されていることを特
   徴とする請求項１乃至４の何れかに記載のマイクロプロ
   セッサシステム。