JPH0797326B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0797326B2 JPH0797326B2 JP63297037A JP29703788A JPH0797326B2 JP H0797326 B2 JPH0797326 B2 JP H0797326B2 JP 63297037 A JP63297037 A JP 63297037A JP 29703788 A JP29703788 A JP 29703788A JP H0797326 B2 JPH0797326 B2 JP H0797326B2
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- JP
- Japan
- Prior art keywords
- error
- control
- microprogram
- microinstruction
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010365 information processing Effects 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に複数のマイクロプロ
グラム制御回路によって並列に動作する情報処理装置に
関する。
グラム制御回路によって並列に動作する情報処理装置に
関する。
従来技術 従来、エラー訂正機能を備えたマイクロプログラム制御
装置においては、制御記憶装置から読出されたマイクロ
命令語にエラーが検出されると、マイクロ命令語に含ま
れているエラー訂正コードに基づいてマイクロ命令語の
エラーを訂正し、制御を遂行する。
装置においては、制御記憶装置から読出されたマイクロ
命令語にエラーが検出されると、マイクロ命令語に含ま
れているエラー訂正コードに基づいてマイクロ命令語の
エラーを訂正し、制御を遂行する。
実際には、エラーが検出されたときにマイクロプログラ
ム制御回路をホールド（HOLD）状態にし、この状態でエ
ラーが検出されたマイクロ命令語をエラー訂正コードに
基づいて訂正する。その後、ホールド状態を解除して再
実行することによりエラーを回復する。
ム制御回路をホールド（HOLD）状態にし、この状態でエ
ラーが検出されたマイクロ命令語をエラー訂正コードに
基づいて訂正する。その後、ホールド状態を解除して再
実行することによりエラーを回復する。
マイクロプログラム制御回路においては、複数のマイク
ロプログラムで制御することによりマイクロ命令語数を
減少させたり、制御範囲を減少させて制御を簡単にする
ことができる。
ロプログラムで制御することによりマイクロ命令語数を
減少させたり、制御範囲を減少させて制御を簡単にする
ことができる。
このような場合には、一方のマイクロプログラムでエラ
ーが検出されたときに、そのマイクロプログラムを実行
中のマイクロプログラム制御回路単独でエラー訂正を行
えばよいが、該マイクロプログラム制御回路がエラー訂
正を行うためにホールド状態となるため、他のマイクロ
プログラム制御回路との間に時間のズレが発生する。
ーが検出されたときに、そのマイクロプログラムを実行
中のマイクロプログラム制御回路単独でエラー訂正を行
えばよいが、該マイクロプログラム制御回路がエラー訂
正を行うためにホールド状態となるため、他のマイクロ
プログラム制御回路との間に時間のズレが発生する。
複数のマイクロプログラム制御回路間で同期して動作し
なければならないようなケースがある装置においては、
上述の時間のズレを防ぐために同期回路などを備えてい
る場合もあるが、多くの装置では回路が複雑となるのを
防ぐために、複数のマイクロプログラム制御回路が完全
同期して動作する場合が多い。この場合にはあるマイク
ロプログラムでエラーが検出されると、全てのマイクロ
プログラム制御回路をホールド状態とし、これら複数の
マイクロプログラム制御回路間の完全同期を保障しなけ
ればならない。
なければならないようなケースがある装置においては、
上述の時間のズレを防ぐために同期回路などを備えてい
る場合もあるが、多くの装置では回路が複雑となるのを
防ぐために、複数のマイクロプログラム制御回路が完全
同期して動作する場合が多い。この場合にはあるマイク
ロプログラムでエラーが検出されると、全てのマイクロ
プログラム制御回路をホールド状態とし、これら複数の
マイクロプログラム制御回路間の完全同期を保障しなけ
ればならない。
このような従来の情報処理装置では、複数のマイクロプ
ログラム制御回路を完全同期して動作させている場合
に、マイクロ命令が実行されていないアイドル状態であ
るマイクロプログラム制御回路でエラーが検出されたと
きでもエラー訂正を行うため、このエラー訂正によりマ
イクロ命令が実行中で正常な他のマイクロプログラム制
御回路をホールド状態としてしまい、性能の低下を招く
という欠点がある。
ログラム制御回路を完全同期して動作させている場合
に、マイクロ命令が実行されていないアイドル状態であ
るマイクロプログラム制御回路でエラーが検出されたと
きでもエラー訂正を行うため、このエラー訂正によりマ
イクロ命令が実行中で正常な他のマイクロプログラム制
御回路をホールド状態としてしまい、性能の低下を招く
という欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、アイドル状態のマイクロプログラム制御
回路でエラーが検出されても、マイクロ命令実行中の他
の正常なマイクロプログラム制御回路をホールド状態と
することなく、そのままマイクロ命令を実行させること
ができ、性能の向上を計ることができる情報処理装置の
提供を目的とする。
されたもので、アイドル状態のマイクロプログラム制御
回路でエラーが検出されても、マイクロ命令実行中の他
の正常なマイクロプログラム制御回路をホールド状態と
することなく、そのままマイクロ命令を実行させること
ができ、性能の向上を計ることができる情報処理装置の
提供を目的とする。
発明の構成 本発明による情報処理装置は、マイクロ命令が格納され
た制御記憶を夫々有する複数のマイクロプログラム制御
回路によって並列にかつ完全同期して動作する情報処理
装置であって、前記複数のマイクロプログラム制御回路
各々に、前記マイクロ命令を実行していることを示すフ
ラグと、前記制御記憶から読出された前記マイクロ命令
にエラーが検出されたときに前記フラグがマイクロ命令
を実行していることを示す場合にのみ前記複数のマイク
ロプログラム制御回路各々をホールドして前記エラーの
訂正を行うエラー訂正手段とを有することを特徴とす
る。
た制御記憶を夫々有する複数のマイクロプログラム制御
回路によって並列にかつ完全同期して動作する情報処理
装置であって、前記複数のマイクロプログラム制御回路
各々に、前記マイクロ命令を実行していることを示すフ
ラグと、前記制御記憶から読出された前記マイクロ命令
にエラーが検出されたときに前記フラグがマイクロ命令
を実行していることを示す場合にのみ前記複数のマイク
ロプログラム制御回路各々をホールドして前記エラーの
訂正を行うエラー訂正手段とを有することを特徴とす
る。
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、制御記憶装置1,2には図示せぬ演算装
置A,Bを制御するためのマイクロ命令が格納されてお
り、これら制御記憶装置1,2を起動させるためのオペコ
ードが命令レジスタ３に格納される。
る。図において、制御記憶装置1,2には図示せぬ演算装
置A,Bを制御するためのマイクロ命令が格納されてお
り、これら制御記憶装置1,2を起動させるためのオペコ
ードが命令レジスタ３に格納される。
この命令レジスタ３に格納されたオペコードは、マイク
ロプログラム起動装置４でデコードされ、各マイクロプ
ログラム制御装置（図示せず）への各命令毎のスタート
アドレスとして与えられる。これとともに、マイクロプ
ログラム起動装置４のデコード結果により起動フラグ7,
8がセットされる。
ロプログラム起動装置４でデコードされ、各マイクロプ
ログラム制御装置（図示せず）への各命令毎のスタート
アドレスとして与えられる。これとともに、マイクロプ
ログラム起動装置４のデコード結果により起動フラグ7,
8がセットされる。
アドレスレジスタ5,6にはマイクロプログラム起動装置
４からのアドレス、または制御記憶装置1,2からのアド
レスが格納され、このアドレスを制御記憶装置1,2に供
給する。
４からのアドレス、または制御記憶装置1,2からのアド
レスが格納され、このアドレスを制御記憶装置1,2に供
給する。
エラーチェック回路9,10はアドレスレジスタ5,6から供
給されたアドレスによって制御記憶装置1,2から読出さ
れたマイクロ命令語のエラー検出を行い、エラーが検出
されたときには起動フラグ7,8がセット状態の場合にの
みエラー検出フラグ11,12をセットする。
給されたアドレスによって制御記憶装置1,2から読出さ
れたマイクロ命令語のエラー検出を行い、エラーが検出
されたときには起動フラグ7,8がセット状態の場合にの
みエラー検出フラグ11,12をセットする。
制御データレジスタ13,14にはアドレスレジスタ5,6から
供給されたアドレスによって制御記憶装置1,2から読出
されたマイクロ命令語、またはエラー訂正回路15,16で
訂正されたマイクロ命令語が格納される。
供給されたアドレスによって制御記憶装置1,2から読出
されたマイクロ命令語、またはエラー訂正回路15,16で
訂正されたマイクロ命令語が格納される。
エラー訂正回路15,16はエラー検出フラグ11,12がセット
状態のときに、マイクロプログラム制御装置をホールド
状態にして、制御データレジスタ13,14からのマイクロ
命令語のエラー訂正を行う。このエラー訂正が終了する
と、エラー訂正回路15,16はエラー検出フラグ11,12をリ
セットするとともに、マイクロプログラム制御装置を再
実行させる。
状態のときに、マイクロプログラム制御装置をホールド
状態にして、制御データレジスタ13,14からのマイクロ
命令語のエラー訂正を行う。このエラー訂正が終了する
と、エラー訂正回路15,16はエラー検出フラグ11,12をリ
セットするとともに、マイクロプログラム制御装置を再
実行させる。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
たとえば、命令レジスタ３に格納されたオペコードがマ
イクロプログラム起動装置４でデコードされた結果、演
算装置Ａを用いて演算する命令であると判定されると、
その命令に対応したスタートアドレスがアドレスレジス
タ５に格納される。同時に、起動フラグ７がセットされ
ることによって制御記憶装置１が起動され、制御記憶装
置２がアイドル状態となる特定のスタートアドレスがア
ドレスレジスタ６に格納される。
イクロプログラム起動装置４でデコードされた結果、演
算装置Ａを用いて演算する命令であると判定されると、
その命令に対応したスタートアドレスがアドレスレジス
タ５に格納される。同時に、起動フラグ７がセットされ
ることによって制御記憶装置１が起動され、制御記憶装
置２がアイドル状態となる特定のスタートアドレスがア
ドレスレジスタ６に格納される。
アドレスレジスタ5,6に夫々格納されたアドレスによっ
て指示されるマイクロ命令語が制御記憶装置1,2各々か
ら読出され、この読出されたマイクロ命令語が制御デー
タレジスタ13,14に格納される。
て指示されるマイクロ命令語が制御記憶装置1,2各々か
ら読出され、この読出されたマイクロ命令語が制御デー
タレジスタ13,14に格納される。
この制御データレジスタ13,14に格納されたマイクロ命
令語のエラー検出がエラーチェック回路9,10によって行
われる。
令語のエラー検出がエラーチェック回路9,10によって行
われる。
このとき、エラーチェック回路９によって制御データレ
ジスタ13に格納されたマイクロ命令語にエラーが検出さ
れると、エラーチェック回路９は起動フラグ７がセット
されているので、エラー検出フラグ11をセットし、同時
にマイクロプログラム制御装置の各レジスタ（図示せ
ず）にホールド信号を出力してマイクロプログラム制御
装置をホールド状態とする。
ジスタ13に格納されたマイクロ命令語にエラーが検出さ
れると、エラーチェック回路９は起動フラグ７がセット
されているので、エラー検出フラグ11をセットし、同時
にマイクロプログラム制御装置の各レジスタ（図示せ
ず）にホールド信号を出力してマイクロプログラム制御
装置をホールド状態とする。
エラー検出フラグ11がセットされることにより、エラー
訂正回路15は制御データレジスタ13に格納されたマイク
ロ命令語のエラー訂正を行い、エラー訂正されたマイク
ロ命令語を制御データレジスタ13に出力して格納する。
このとき同時に、エラー訂正回路15はエラー検出フラグ
11をリセットし、マイクロプログラム制御装置を再実行
させる。
訂正回路15は制御データレジスタ13に格納されたマイク
ロ命令語のエラー訂正を行い、エラー訂正されたマイク
ロ命令語を制御データレジスタ13に出力して格納する。
このとき同時に、エラー訂正回路15はエラー検出フラグ
11をリセットし、マイクロプログラム制御装置を再実行
させる。
しかしながら、エラーチェック回路10によって制御デー
タレジスタ14に格納されたマイクロ命令語にエラーが検
出されても、起動フラグ８がセットされていないので、
エラー検出フラグ12はセットされず、エラー訂正回路16
によるエラー訂正は行われない。
タレジスタ14に格納されたマイクロ命令語にエラーが検
出されても、起動フラグ８がセットされていないので、
エラー検出フラグ12はセットされず、エラー訂正回路16
によるエラー訂正は行われない。
よって、このときエラーチェック回路９によって制御デ
ータレジスタ13に格納されたマイクロ命令語にエラーが
検出されなければ、マイクロプログラム制御装置はその
まま実行され続ける。
ータレジスタ13に格納されたマイクロ命令語にエラーが
検出されなければ、マイクロプログラム制御装置はその
まま実行され続ける。
このように、エラーチェック回路9,10においてエラーが
検出されたとき、マイクロプログラム制御装置が起動さ
れていることを示す起動フラグ7,8がセットされている
場合にのみエラー検出フラグ11,12をセットし、このエ
ラー検出フラグ11,12の内容に応じてエラー訂正回路15,
16でエラー訂正を行わせるようにすることによって、ア
イドル状態のマイクロプログラム制御装置でエラーが検
出されても、マイクロ命令実行中の他の正常なマイクロ
プログラム制御装置をホールド状態とすることなく、そ
のままマイクロ命令を実行させることができ、性能の向
上を計ることができる。
検出されたとき、マイクロプログラム制御装置が起動さ
れていることを示す起動フラグ7,8がセットされている
場合にのみエラー検出フラグ11,12をセットし、このエ
ラー検出フラグ11,12の内容に応じてエラー訂正回路15,
16でエラー訂正を行わせるようにすることによって、ア
イドル状態のマイクロプログラム制御装置でエラーが検
出されても、マイクロ命令実行中の他の正常なマイクロ
プログラム制御装置をホールド状態とすることなく、そ
のままマイクロ命令を実行させることができ、性能の向
上を計ることができる。
尚、本発明の一実施例ではエラーチェック回路9,10でエ
ラーが検出されたときに起動フラグ7,8の内容に応じて
エラー検出フラグ11,12をセットするようにしている
が、エラーが検出されたときに起動フラグ7,8の内容に
応じてエラー訂正回路15,16でエラー訂正を行うように
してもよく、これに限定されない。
ラーが検出されたときに起動フラグ7,8の内容に応じて
エラー検出フラグ11,12をセットするようにしている
が、エラーが検出されたときに起動フラグ7,8の内容に
応じてエラー訂正回路15,16でエラー訂正を行うように
してもよく、これに限定されない。
発明の効果 以上説明したように本発明は、制御記憶から読出された
マイクロ命令にエラーが検出されたときに、マイクロプ
ログラム制御回路でマイクロ命令を実行していることを
示すフラグの内容に応じて該エラーの訂正を行うように
することによって、アイドル状態のマイクロプログラム
制御回路でエラーが検出されても、マイクロ命令実行中
の他の正常なマイクロプログラム制御回路をホールド状
態とすることなく、そのままマイクロ命令を実行させる
ことができ、性能の向上を計ることができるという効果
がある。
マイクロ命令にエラーが検出されたときに、マイクロプ
ログラム制御回路でマイクロ命令を実行していることを
示すフラグの内容に応じて該エラーの訂正を行うように
することによって、アイドル状態のマイクロプログラム
制御回路でエラーが検出されても、マイクロ命令実行中
の他の正常なマイクロプログラム制御回路をホールド状
態とすることなく、そのままマイクロ命令を実行させる
ことができ、性能の向上を計ることができるという効果
がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 1,2……制御記憶装置 7,8……起動フラグ 9,10……エラーチェック回路 11,12……エラー検出フラグ 15,16……エラー訂正回路
る。 主要部分の符号の説明 1,2……制御記憶装置 7,8……起動フラグ 9,10……エラーチェック回路 11,12……エラー検出フラグ 15,16……エラー訂正回路
フロントページの続き (56)参考文献 特開 昭62−93734（ＪＰ，Ａ) 特開 昭59−121540（ＪＰ，Ａ) 特開 昭55−39972（ＪＰ，Ａ) 特開 昭54−146548（ＪＰ，Ａ)
Claims (1)
- 【請求項１】マイクロ命令が格納された制御記憶を夫々
有する複数のマイクロプログラム制御回路によって並列
にかつ完全同期して動作する情報処理装置であって、前
記複数のマイクロプログラム制御回路各々に、前記マイ
クロ命令を実行していることを示すフラグと、前記制御
記憶から読出された前記マイクロ命令にエラーが検出さ
れたときに前記フラグがマイクロ命令を実行しているこ
とを示す場合にのみ前記複数のマイクロプログラム制御
回路各々をホールドして前記エラーの訂正を行うエラー
訂正手段とを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297037A JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297037A JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02141833A JPH02141833A (ja) | 1990-05-31 |
| JPH0797326B2 true JPH0797326B2 (ja) | 1995-10-18 |
Family
ID=17841403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297037A Expired - Lifetime JPH0797326B2 (ja) | 1988-11-24 | 1988-11-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797326B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3055999B2 (ja) * | 1992-03-16 | 2000-06-26 | 日本電気株式会社 | マイクロプログラム制御装置群 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0623953B2 (ja) * | 1982-12-28 | 1994-03-30 | 富士通株式会社 | 演算制御方式 |
| JPS6293734A (ja) * | 1985-10-18 | 1987-04-30 | Nec Corp | 情報処理装置 |
-
1988
- 1988-11-24 JP JP63297037A patent/JPH0797326B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02141833A (ja) | 1990-05-31 |
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