JPH0877032A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】 【目的】本発明はソフトウェア試験を行うためのロジッ
クアナライザに関し，バッファのような変動するエリア
の動作をトレースすることを目的とする。 【構成】ＭＰＵ及びプログラムとデータが格納されるメ
モリとを備えた被試験部のＭＰＵとメモリ間のデータ信
号及びアドレス信号を取り出してロジックアナライザへ
供給する信号探索部を設ける。被試験部のメモリ内のバ
ッファ位置が設定されるポインタ格納部のアドレスを第
１レジスタに設定し，信号探索部からのアドレス信号と
第１レジスタを第１比較手段で比較し，その一致検出に
よりその時のデータ信号を第２レジスタに格納し，第２
レジスタの内容とアドレス信号を第２比較手段で比較し
て，第２比較手段の一致検出信号をトリガとしてソフト
ウェアをトレースするよう構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソフトウェア試験を行う
ためのロジックアナライザに関する。近年の電子製品の
高機能化に伴い，機能をソフトウェアに分担させること
が要求されている。そのためにＭＰＵ（Micro Processo
r Unit) を用いマイクロプログラムによるソフトウェア
が開発されている。ソフトウェアは正常に動作すること
を確認するために試験を行う必要があり，そのためにロ
ジックアナライザが使用される。

【０００２】

【従来の技術】図５は従来例の説明図である。図５にお
いて，５０〜５３は被試験部を構成し，５０はＭＰＵ，
５１は試験対象となるソフトウェア（プログラム及びデ
ータ）が格納されたメモリ，５２はアドレス信号，５３
はデータ信号，５４は各信号を端子から取り出すプロー
ブ（または信号探索部），５５はロジックアナライザ，
５６はレジスタ，５７は比較部，５８はトレース部であ
る。

【０００３】図５による試験動作を説明すると，ＭＰＵ
５０とメモリ５１の間を接続するアドレス信号５２，デ
ータ信号５３はプローブ５４により取り出されて，ロジ
ックアナライザ５５へ取り込まれる。ロジックアナライ
ザ５５には予め，試験を行いたいアドレスをレジスタ５
６に設定しておく。

【０００４】ＭＰＵ５０を動作させると，メモリ５１と
の間でアドレス信号５２，データ信号５３が順次発生す
る。ロジックアナライザ５５の比較部５７はレジスタ５
６に設定されたアドレスとアドレス信号５２とを比較し
て一致すると，この一致出力をトリガとしてトレース部
５８が駆動される。トレース部５８が駆動されると，そ
の時のアドレス信号５２，データ信号５３を取り込んで
記憶する。このトレース動作は，その後の予め決められ
た個数のデータまたは，一定の条件を満たすまで実行さ
せることができる。

【０００５】

【発明が解決しようとする課題】上記の従来のロジック
アナライザではトリガとなるアドレスを直接指定してい
るため，固定したエリアをトレースすることはできる
が，バッファのようにトレースすべきエリアの先頭アド
レスが変動する場合には，トリガとなるアドレスを指定
できないという問題があった。

【０００６】本発明はバッファのような変動するエリア
の動作をトレースすることができるソフトウェア試験を
行うためのロジックアナライザを提供することを目的と
する。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１はロジックアナライザ，１
０はポインタ格納位置を格納する第１レジスタ，１１は
第１比較手段，１２は第２レジスタ，１３は第２比較手
段，１４は第３レジスタ，２はデータ信号線２ａ，アド
レス信号線２ｂ，リード・ライト信号線２ｃで構成する
信号線，３は被試験部，４はＭＰＵ，５は試験対象のソ
フトウェアが格納されたメモリ，５ａはソフトウェアに
より使用するバッファの先頭アドレスが設定されるメモ
リ５内に設けられたポインタ格納部，５ｂはバッファで
ある。６はＭＰＵ４とメモリ５間のデータ信号線６ａ，
アドレス信号線６ｂ，リード・ライト信号線６ｃで構成
する信号線，７はＭＰＵ４とメモリ５間の信号線６を取
り出して，ロジックアナライザ１の各信号線２へ入力す
るプローブ等の信号探索部である。

【０００８】本発明はソフトウェアにおいてバッファの
ような変動エリアのポインタを格納する位置を監視し
て，該ポインタにアクセスした時にそこに設定されたア
ドレスを抽出して，以後そのアドレスへのアクセスが発
生するとトレースを行うことによりバッファエリアの試
験を行う。

【０００９】

【作用】図１において，被試験部３のＭＰＵ４は信号線
６を介してメモリ５にアクセスし，ソフトウェアにより
変動するエリアであるバッファ５ｂを使用する場合，そ
の先頭アドレスがポインタ格納部５ａに設定される。一
方，ロジックアナライザ１の第１レジスタ１０にメモリ
５のポインタ格納部５ａの位置を示すアドレスを設定す
る。この状態で被試験部３のＭＰＵ４によりメモリ５の
ソフトウェアを実行させると，ＭＰＵ４とメモリ５の間
の信号線６の各信号が信号探索部７から信号線２へ入力
される。

【００１０】信号線２のアドレス信号線２ｂは第１比較
手段１１において第１レジスタ１０内のアドレスと比較
され，一致がとれるとＭＰＵ４がポインタ格納部５ａを
アクセスしたことが分かり，その時データ信号線２ａ上
にはメモリ５からポインタ格納部５ａに格納されたバッ
ファ５ｂの位置を表すポインタが出力されるので，第１
比較手段１１の比較一致出力によりポインタを表すデー
タをデータ信号線２ａから取り込んで第２レジスタ１２
に設定する。この後，第２比較手段１３により，第２レ
ジスタ１２に設定されたポインタとＭＰＵ４から発生し
たアドレスをアドレス信号線２ｂから入力して比較を行
う。

【００１１】第２比較手段１３で一致出力が発生する
と，その時ＭＰＵ４がメモリ５のバッファ５ｂにアクセ
スしたことが分かり，この一致出力によりトレースを開
始させる。トレースは図示されないトレース部によりデ
ータ信号線２ａ，アドレス信号線２ｂの各信号を取り込
んで表示したり，記録する。

【００１２】また，予め第３レジスタ１４にトレースす
べきリード動作，またはライト動作の種別を指定する
と，第２比較手段１３において，アドレスの比較だけで
なく，第３レジスタ１４に設定された種別とリード・ラ
イト信号線２ｃを比較して，アドレスの一致と，動作の
種別の一致がとれた時にトレースを開始させることがで
きる。また，別のレジスタを設けてそこにトレースすべ
きデータの長さ（一致がとれた後に，何個のデータをト
レースするか）を設定して，その個数になるとトレース
を終了させるように構成することができる。

【００１３】

【実施例】図２は実施例１の構成図である。図２におい
て，１はロジックアナライザ，１ａは各部を制御する情
報処理部，１ｂ〜１ｅは上記図１の１０〜１３に対応
し，１ｂは第１レジスタ，１ｃは第１比較回路，１ｄは
第２レジスタ，１ｅは第２比較回路，１ｆはトレース
部，１ｇは表示部，２はデータ信号線２ａとアドレス信
号線２ｂを含む信号線である。また，被試験部３の構成
は上記図１と同様であり，４はＭＰＵ，５はＭＰＵ４に
より動作するソフトウェアが格納されたＲＡＭやＲＯＭ
等で構成されるメモリ，６はデータ信号線６ａとアドレ
ス信号線６ｂとで構成する信号線，７は被試験部のデー
タ信号線６ａとアドレス信号線６ｂを取り出して，ロジ
ックアナライザ１の対応する各信号線２ａ，２ｂへ入力
する信号探索部であり，７ａはデータ信号探索部，７ｂ
はアドレス信号探索部である。

【００１４】実施例１の動作を説明すると，予め情報処
理部１ａから第１レジスタ１ｂに対して，メモリ５に格
納されたソフトウェアで使用するバッファの位置を示す
ポインタの格納位置を表すアドレス（上記図１参照）を
設定する。

【００１５】この状態で被試験部３のＭＰＵ４によりメ
モリ５のソフトウェアを実行させると，第１比較回路１
ｃにおいて，信号探索部７により取り出したアドレス信
号線２ｂのアドレスを取り込んで第１レジスタ１ｂの設
定アドレスと比較され，一致を検出するとその検出出力
により，第２レジスタ１ｄに対しその時のデータ信号線
２ａのデータ（バッファエリアの先頭位置を指示するポ
インタ）を格納する制御を行う。この後，ソフトウェア
の実行によりバッファにアクセスすると，第２比較回路
１ｅにより第２レジスタ１ｄに格納されたアドレスとア
ドレス信号線２ｂのアドレスが一致し，その一致検出出
力によりトレース部１ｆが駆動される。

【００１６】これにより，トレース部１ｆはソフトウェ
ア（データ信号線２ａ及びアドレス信号線２ｂのデー
タ）のトレースを開始し，それらのトレースデータを表
示部１ｇに表示させる。なお，情報処理部１ａはトレー
ス部１ｆ及び表示部１ｇの動作を制御する。

【００１７】図３は実施例２の構成図である。上記図２
に示す実施例１の場合，ＭＰＵ４がメモリ５にアクセス
（リード，ライトに関係なく）して，そのアドレスが第
２レジスタ１ｄの内容と一致するとトレースを開始して
いるが，この実施例２では予めトレースを開始する条件
としてリードかライトかを指定しておき，指定された動
作を行う時だけトレース部をトリガさせるようにしたも
のである。

【００１８】図３において，ロジックアナライザ１内の
１ａ〜１ｇは上記図２の各符号と同じ装置または回路で
あり，１ｈは情報処理部１ａからのリード・ライトの何
れかの種別を表す指定信号とリード・ライト信号線２ｃ
の信号の一致を検出するリード・ライト信号検出部，１
ｉはアンド（ＡＮＤ）回路である。また，被試験部３に
おいて，４〜７は上記図２の各符号と同じ装置または回
路であるが，６ｃはリード・ライト信号線，７ｃはリー
ド・ライト信号探索部である。

【００１９】図３の実施例２の動作は，最初に情報処理
部１ａから第１レジスタ１ｂに，メモリ５に格納された
ソフトウェアで使用するバッファの位置を示すポインタ
の格納位置を表すアドレスを設定すると同時に，リード
・ライト信号検出部１ｈにトレースを開始する条件とし
てリードまたはライトの何れかを指定する信号を供給す
る。

【００２０】この状態で，被試験部３のＭＰＵ４により
メモリ５のソフトウェアを実行させると，上記実施例１
（図２）と同様の動作が行われ，第１比較回路１ｃでア
ドレス信号線２ｂのアドレスと第１レジスタ１ｂの設定
アドレスを比較して，一致が検出されると第２レジスタ
１ｄにデータ信号線２ａのデータを格納する。この後，
更にソフトウェアが実行されて第２比較回路１ｅにより
第２レジスタ１ｄに格納されたアドレスとアドレス信号
線２ｂのアドレスが比較されて，ＭＰＵ４がバッファに
アクセスすると，一致出力が発生する。

【００２１】この一致出力はアンド回路１ｉに出力され
る。この時，リード・ライト信号検出部１ｈは，指定さ
れた種別（リードまたはライト）の信号がリード・ライ
ト信号線２ｃに発生したか判別して，発生した場合は検
出信号をアンド回路１ｉに出力する。アンド回路１ｉは
第２比較回路１ｅの一致出力とリード・ライト信号検出
部１ｈの検出出力が共に発生するとトレース部１ｆをト
リガイネーブル状態にする。この実施例２により，バッ
ファエリアへの書き込み，バッファエリアからの読み出
しをトリガとしてトレースを開始させることができる。

【００２２】図４は実施例３の構成図である。上記図２
の実施例１及び図３の実施例２の場合，ＭＰＵ４がメモ
リ５にアクセスして，そのアドレスが第２レジスタ１ｄ
の内容と一致するか，アドレスの一致とアクセスの種別
が指定された種別と一致していると，それ以降のソフト
ウェアの動きをトレースしているが，この実施例３では
一致が検出されたアドレスから連続するエリアを設定さ
れた長さのデータ分だけトレースするようにしたもので
ある。

【００２３】図４において，ロジックアナライザ１内の
１ａ〜１ｇは上記図２の各符号と同じ装置または回路で
あり，１ｊは情報処理部１ａから指定されたデータ長
（Ｌとする）を受け取ると共に第２レジスタ１ｄのアド
レスが発生するとそのアドレスとデータ長を加算したア
ドレスを発生する機能を備えるトレースデータ長格納レ
ジスタ，１ｋは第３比較回路，１ｍは論理回路である。
また，被試験部３の４〜７は上記図２の各符号と同じ装
置または回路である。

【００２４】図４の実施例３の動作は，上記実施例１と
同様に最初に情報処理部１ａから第１レジスタ１ｂに，
メモリ５に格納されたソフトウェアで使用するバッファ
の位置を示すポインタの格納位置を表すアドレスを設定
する。また，この実施例３により情報処理部１ａからト
レースデータ長格納レジスタ１ｊにトレースすべきデー
タ長（Ｌとする）が指定される。

【００２５】この状態で被試験部３のＭＰＵ４によりメ
モリ５のソフトウェアを実行させる。第１比較回路１ｃ
は，信号探索部７により取り出したアドレス信号線２ｂ
のアドレスを取り込んで第１レジスタ１ｂの設定アドレ
スと比較し，一致を検出するとその検出出力により，第
２レジスタ１ｄに対しその時のデータ信号線２ａ上のデ
ータ（バッファの先頭位置を示すポインタを表し，アド
レスＰとする）を格納させる。このアドレスはトレース
データ長格納レジスタ１ｊへ供給されると，情報処理部
１ａから指定されたデータ長ＬとアドレスＰとが加算さ
れてアドレス（Ｐ＋Ｌ）を発生する。

【００２６】この後，さらにソフトウェアが実行されて
バッファにアクセスすると，第２比較回路１ｅにより第
２レジスタ１ｄに格納されたアドレスとアドレス信号線
２ｂのアドレスが一致する。この一致検出出力は論理回
路１ｍへ供給される。論理回路１ｍは，第２比較回路１
ｅの出力が発生すると，トレース部１ｆに対しトレース
動作を実行する指示を発生する。また，第２比較回路１
ｅの一致出力により第３比較回路１ｋが能動状態とな
る。この後，トレース部１ｆはソフトウェアのトレース
を実行する。

【００２７】この後，アドレス信号線２ｂのアドレスが
増加して，トレースデータ長格納レジスタ１ｊのアドレ
ス（Ｐ＋Ｌ）と一致すると第３比較回路１ｋから一致出
力が発生する。この一致出力が論理回路１ｍへ供給され
ると，論理回路１ｍはこれに応じてトレース部１ｆへの
トレース動作の実行の指示を停止する。従って，トレー
ス部１ｆは第２比較回路１ｅで一致検出の出力を発生
（バッファエリアにアクセスした時）してから第３比較
回路１ｋで一致検出の出力が発生するまでのソフトウェ
ア（データ及びアドレス）のトレース動作を実行するこ
とになる。

【００２８】この実施例３により，希望するアドレスか
ら連続するアドレスのエリアを設定された長さ分だけト
レースすることができる。上記の各実施例１〜実施例３
では，トレースしたデータを表示部１ｇに表示させてい
るが，表示部をＲＡＭや外部記憶装置（フレキシブルデ
ィスク装置等）に置き換えて，そこにトレースデータを
保存するように構成することができる。

【００２９】また上記の各実施例１〜実施例３では，ロ
ジックアナライザ１を被試験部３と別の装置として構成
しているが，ロジックアナライザ１と被試験部３とを一
つの装置として組み込むようにしてもよい。

【００３０】

【発明の効果】本発明によれば，バッファのような変動
するエリアのトレースが可能となり，ＭＰＵ上で動作す
るソフトウェアにおいてバッファエリアの動作がリアル
タイムで確認することができ，ロジックアナライザの機
能向上を実現することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】実施例１の構成図である。

【図３】実施例２の構成図である。

【図４】実施例３の構成図である。

【図５】従来例の説明図である。

【符号の説明】

１ ロジックアナライザ １０ 第１レジスタ １１ 第１比較手段 １２ 第２レジスタ １３ 第２比較手段 １４ 第３レジスタ ２ 信号線 ３ 被試験部 ４ ＭＰＵ ５ メモリ ５ａ ポインタ格納部 ５ｂ バッファ ６ 信号線 ７ 信号探索部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ソフトウェア試験を行うためのロジック
   アナライザにおいて，ＭＰＵ及びプログラムとデータが
   格納されるメモリとを備えた被試験部のＭＰＵとメモリ
   間のデータ信号及びアドレス信号を取り出してロジック
   アナライザへ供給する信号探索部を設け，ロジックアナ
   ライザに，前記被試験部のメモリ内のバッファ位置が設
   定されるポインタ格納部のアドレスが設定される第１レ
   ジスタと，前記信号探索部からのアドレス信号と前記第
   １レジスタを比較する第１比較手段と，前記第１比較手
   段の一致検出によりその時の前記データ信号を格納する
   第２レジスタと，前記第２レジスタの内容と前記アドレ
   ス信号の一致を検出する第２比較手段とを設け，前記第
   ２比較手段の一致検出信号をトリガとしてソフトウェア
   をトレースすることを特徴とするロジックアナライザ。
2. 【請求項２】 請求項１において，前記信号探索部にリ
   ード・ライト信号を取り出すリード・ライト信号探索部
   を設け，ロジックアナライザは，予めトレース開始条件
   としてリードまたはライトを設定する第３レジスタを備
   え，前記第２レジスタの内容と前記アドレス信号の一致
   検出と共に前記リード・ライト信号探索部からのリード
   ・ライト信号と前記第３レジスタとの一致検出をトリガ
   としてソフトウェアをトレースすることを特徴とするロ
   ジックアナライザ。
3. 【請求項３】 請求項１または２において，ロジックア
   ナライザは，トレースすべきデータ長に対応するデータ
   を格納するトレースデータ長格納レジスタと，前記トレ
   ースデータ長格納レジスタの内容と前記アドレス信号の
   一致を検出する第３比較手段を備え，トレース部は前記
   第２比較手段の一致出力によりトレースを開始し，前記
   第３比較手段の一致出力によりトレースを終了すること
   を特徴とするロジックアナライザ。
4. 【請求項４】 請求項１乃至３において，前記トレース
   部に入力したデータを表示部またはメモリへ出力して，
   トレース内容を表示または記録することを特徴とするロ
   ジックアナライザ。