JPH0877069A - キャッシュテスト方法 - Google Patents
キャッシュテスト方法Info
- Publication number
- JPH0877069A JPH0877069A JP6230441A JP23044194A JPH0877069A JP H0877069 A JPH0877069 A JP H0877069A JP 6230441 A JP6230441 A JP 6230441A JP 23044194 A JP23044194 A JP 23044194A JP H0877069 A JPH0877069 A JP H0877069A
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- JP
- Japan
- Prior art keywords
- cache
- cache memory
- diagnostic program
- data processor
- data
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】製品検査に要する時間を短縮する。
【構成】データプロセッサ３と共に半導体マイクロプロ
セッサチップ内に形成されたキャッシュメモリ４の一部
にキャッシュ診断プログラムを設定するステップと、キ
ャッシュメモリ４に格納された診断プログラムをデータ
プロセッサ３に実行させるステップと、キャッシュ機能
の不良が診断プログラムの実行により検出されたときに
データプロセッサ３から得られる不良検出信号を監視す
るステップとを設ける。
セッサチップ内に形成されたキャッシュメモリ４の一部
にキャッシュ診断プログラムを設定するステップと、キ
ャッシュメモリ４に格納された診断プログラムをデータ
プロセッサ３に実行させるステップと、キャッシュ機能
の不良が診断プログラムの実行により検出されたときに
データプロセッサ３から得られる不良検出信号を監視す
るステップとを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリがデ
ータプロセッサと共に組み込まれた半導体チップの製品
検査においてキャッシュ機能を確認するキャッシュテス
ト方法に関する。
ータプロセッサと共に組み込まれた半導体チップの製品
検査においてキャッシュ機能を確認するキャッシュテス
ト方法に関する。
【０００２】
【従来の技術】最近のコンピュータシステムはキャッシ
ュメモリを用いて処理速度の向上を図っている。このキ
ャッシュメモリはメインメモリよりもアクセス時間の短
いＳＲＡＭのような不揮発性メモリであり、例えばＣＰ
Ｕのようなデータプロセッサと共に同一半導体チップ上
に形成される。データプロセッサは所定数毎に処理命令
をメインメモリからキャッシュメモリに一括転送し、こ
のキャッシュメモリから処理命令を順次フェッチし実行
する。処理命令の一括転送は極めて高速であり、処理命
令をメインメモリから直接フェッチする場合よりも全処
理時間に占める命令フェッチ時間の割合を低減できる。
ュメモリを用いて処理速度の向上を図っている。このキ
ャッシュメモリはメインメモリよりもアクセス時間の短
いＳＲＡＭのような不揮発性メモリであり、例えばＣＰ
Ｕのようなデータプロセッサと共に同一半導体チップ上
に形成される。データプロセッサは所定数毎に処理命令
をメインメモリからキャッシュメモリに一括転送し、こ
のキャッシュメモリから処理命令を順次フェッチし実行
する。処理命令の一括転送は極めて高速であり、処理命
令をメインメモリから直接フェッチする場合よりも全処
理時間に占める命令フェッチ時間の割合を低減できる。
【０００３】上述した半導体チップの製品検査では、外
部テスト装置がキャッシュ機能を確認するテストを行な
うために半導体チップに接続される。外部テスト装置は
様々なデータパターンをデータプロセッサを経由してキ
ャッシュメモリに書き込み、これをキャッシュメモリか
らデータプロセッサを経由して読出し、さらに書込デー
タパターンと読出データパターンとを比較することによ
り機能不良があるかどうかを調べる。
部テスト装置がキャッシュ機能を確認するテストを行な
うために半導体チップに接続される。外部テスト装置は
様々なデータパターンをデータプロセッサを経由してキ
ャッシュメモリに書き込み、これをキャッシュメモリか
らデータプロセッサを経由して読出し、さらに書込デー
タパターンと読出データパターンとを比較することによ
り機能不良があるかどうかを調べる。
【０００４】
【発明が解決しようとする課題】しかし、このテスト方
法では、外部テスト装置が各データパターンの書込みお
よび読出しにおいてキャッシュメモリの全アドレスにつ
いて順次アクセス命令をデータプロセッサに供給しなく
てはならない。さらに、データはキャッシュメモリとデ
ータプロセッサとの間において高速に転送されても、デ
ータプロセッサと外部テスト装置との間において高速に
転送することが難しい。従って、キャッシュメモリの不
良検出の遅れから製品検査に多くの時間を要している。
法では、外部テスト装置が各データパターンの書込みお
よび読出しにおいてキャッシュメモリの全アドレスにつ
いて順次アクセス命令をデータプロセッサに供給しなく
てはならない。さらに、データはキャッシュメモリとデ
ータプロセッサとの間において高速に転送されても、デ
ータプロセッサと外部テスト装置との間において高速に
転送することが難しい。従って、キャッシュメモリの不
良検出の遅れから製品検査に多くの時間を要している。
【０００５】本発明の目的は製品検査に要する時間を短
縮できるキャッシュテスト方法を提供することにある。
縮できるキャッシュテスト方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明によれば、データ
プロセッサと共に半導体チップ内に形成されたキャッシ
ュメモリの一部にキャッシュ診断プログラムを設定する
ステップと、キャッシュメモリに格納された診断プログ
ラムをデータプロセッサに実行させるステップと、キャ
ッシュ機能の不良が診断プログラムの実行により検出さ
れたときにデータプロセッサから得られる不良検出信号
を監視するステップとを備えるキャッシュテスト方法が
提供される。
プロセッサと共に半導体チップ内に形成されたキャッシ
ュメモリの一部にキャッシュ診断プログラムを設定する
ステップと、キャッシュメモリに格納された診断プログ
ラムをデータプロセッサに実行させるステップと、キャ
ッシュ機能の不良が診断プログラムの実行により検出さ
れたときにデータプロセッサから得られる不良検出信号
を監視するステップとを備えるキャッシュテスト方法が
提供される。
【０００７】
【作用】このキャッシュテスト方法では、診断プログラ
ムを一括してキャッシュメモリに設定することにより、
キャッシュメモリの全アドレスについて順次アクセス命
令をデータプロセッサに供給することなくデータ書込み
およびデータ読出しを行なうことが可能となる。さら
に、診断プログラムの実行中、不良検出信号以外のデー
タはデータプロセッサと外部テスト装置との間で転送す
る必要がない。従って、製品検査に要する時間を大幅に
短縮することができる。
ムを一括してキャッシュメモリに設定することにより、
キャッシュメモリの全アドレスについて順次アクセス命
令をデータプロセッサに供給することなくデータ書込み
およびデータ読出しを行なうことが可能となる。さら
に、診断プログラムの実行中、不良検出信号以外のデー
タはデータプロセッサと外部テスト装置との間で転送す
る必要がない。従って、製品検査に要する時間を大幅に
短縮することができる。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例に係
るキャッシュテスト方法を説明する。
るキャッシュテスト方法を説明する。
【０００９】図１はこのキャッシュテスト方法が適用さ
れる半導体マイクロプロセッサチップ１の構造を概略的
に示す。このマイクロプロセッサチップ１は出荷前に行
われる製品検査において図１に示す外部テスト装置に接
続される。マイクロプロセッサチップ１はデータプロセ
ッサ３およびキャッシュメモリ４を内蔵する。プロセッ
サ３は制御バス、アドレスバス、データバス、タグバリ
ッドライン等によりキャッシュメモリ４に接続され、こ
のキャッシュメモリ４に格納された処理命令を順次フェ
ッチし実行する。このデータプロセッサ３には、ｎ個の
内部レジスタが設けられる。キャッシュメモリ４は複数
のスタティックメモリセルがマトリクス状に配列された
不揮発性メモリであり、所定数のメモリセル毎にアドレ
スが割り当てられる。各アドレスにおいて、所定数のメ
モリセルは処理命令等のデータを格納する複数のデータ
ビット、インデックスを表す複数のタグビット、および
書換属性を表すバリッドビットを構成する。
れる半導体マイクロプロセッサチップ１の構造を概略的
に示す。このマイクロプロセッサチップ１は出荷前に行
われる製品検査において図１に示す外部テスト装置に接
続される。マイクロプロセッサチップ１はデータプロセ
ッサ３およびキャッシュメモリ４を内蔵する。プロセッ
サ３は制御バス、アドレスバス、データバス、タグバリ
ッドライン等によりキャッシュメモリ４に接続され、こ
のキャッシュメモリ４に格納された処理命令を順次フェ
ッチし実行する。このデータプロセッサ３には、ｎ個の
内部レジスタが設けられる。キャッシュメモリ４は複数
のスタティックメモリセルがマトリクス状に配列された
不揮発性メモリであり、所定数のメモリセル毎にアドレ
スが割り当てられる。各アドレスにおいて、所定数のメ
モリセルは処理命令等のデータを格納する複数のデータ
ビット、インデックスを表す複数のタグビット、および
書換属性を表すバリッドビットを構成する。
【００１０】次に外部テスト装置２を用いてキャッシュ
機能を確認するテスト処理を説明する。図２はこのテス
ト処理のフローチャートである。このテスト処理が開始
されると、外部テスト装置２がステップＳ１で診断プロ
グラムをキャッシュメモリ４に設定する。この診断プロ
グラムは外部テスト装置２からプロセッサ３に供給さ
れ、キャッシュメモリ４の一部で構成される診断プログ
ラムエリア４Ａにプロセッサ３を経由して転送される。
ステップＳ２では、外部テスト装置２が診断プログラム
エリア４Ａに格納された診断プログラムをプロセッサ３
に実行させる。さらにステップＳ３では、外部テスト装
置２がキャッシュ機能の不良が検出されたときにプロセ
ッサ３から得られる不良検出信号を監視する。
機能を確認するテスト処理を説明する。図２はこのテス
ト処理のフローチャートである。このテスト処理が開始
されると、外部テスト装置２がステップＳ１で診断プロ
グラムをキャッシュメモリ４に設定する。この診断プロ
グラムは外部テスト装置２からプロセッサ３に供給さ
れ、キャッシュメモリ４の一部で構成される診断プログ
ラムエリア４Ａにプロセッサ３を経由して転送される。
ステップＳ２では、外部テスト装置２が診断プログラム
エリア４Ａに格納された診断プログラムをプロセッサ３
に実行させる。さらにステップＳ３では、外部テスト装
置２がキャッシュ機能の不良が検出されたときにプロセ
ッサ３から得られる不良検出信号を監視する。
【００１１】データプロセッサ３は診断プログラムを実
行することにより図３に示すキャッシュ診断処理を行な
う。このキャッシュ診断処理が開始されると、書込デー
タがステップＳ１０でプロセッサ３の第１レジスタに格
納され、テスト開始アドレスがステップＳＴ１１でプロ
セッサ３の第２レジスタに格納される。ステップＳ１２
では、第１レジスタの内容が第２レジスタで指定される
キャッシュメモリ４のアドレスに対して書き込まれる。
この後、プロセッサ３は次の書込アドレスを指定するた
めステップＳ１３で第２レジスタをインクリメントし、
ステップＳ１４で第２レジスタの内容が最終アドレスを
越えたかどうかチェックする。もし、最終アドレスを越
えていなければ、ステップＳ１２−１４が繰り返され
る。これにより、第１レジスタの内容が診断プログラム
エリア４Ａを除いた例えば全アドレス範囲においてキャ
ッシュレジスタ３に書き込まれる。この後、テスト開始
アドレスがステップＳＴ１５で再び第２レジスタに格納
され、ステップＳ１６でデータが第２レジスタで指定さ
れたアドレスから読出されプロセッサ３の第３レジスタ
に格納される。この第３レジスタの内容はステップＳ１
７で第１レジスタの内容と一致するかチェックされる。
もし、一致しなければ、プロセッサ３は第４レジスタに
所定のエラーデータを格納し、診断処理を終了する。エ
ラーデータは不良検出信号として第４レジスタから外部
テスト装置２に供給される。
行することにより図３に示すキャッシュ診断処理を行な
う。このキャッシュ診断処理が開始されると、書込デー
タがステップＳ１０でプロセッサ３の第１レジスタに格
納され、テスト開始アドレスがステップＳＴ１１でプロ
セッサ３の第２レジスタに格納される。ステップＳ１２
では、第１レジスタの内容が第２レジスタで指定される
キャッシュメモリ４のアドレスに対して書き込まれる。
この後、プロセッサ３は次の書込アドレスを指定するた
めステップＳ１３で第２レジスタをインクリメントし、
ステップＳ１４で第２レジスタの内容が最終アドレスを
越えたかどうかチェックする。もし、最終アドレスを越
えていなければ、ステップＳ１２−１４が繰り返され
る。これにより、第１レジスタの内容が診断プログラム
エリア４Ａを除いた例えば全アドレス範囲においてキャ
ッシュレジスタ３に書き込まれる。この後、テスト開始
アドレスがステップＳＴ１５で再び第２レジスタに格納
され、ステップＳ１６でデータが第２レジスタで指定さ
れたアドレスから読出されプロセッサ３の第３レジスタ
に格納される。この第３レジスタの内容はステップＳ１
７で第１レジスタの内容と一致するかチェックされる。
もし、一致しなければ、プロセッサ３は第４レジスタに
所定のエラーデータを格納し、診断処理を終了する。エ
ラーデータは不良検出信号として第４レジスタから外部
テスト装置２に供給される。
【００１２】他方、ステップＳ１７で一致が検出された
場合、第２レジスタが次の読出アドレスを指定するため
ステップＳ１９でインクリメントされる。ステップＳ１
４では、第２レジスタの内容が最終アドレスを越えたか
どうかチェックされる。もし、最終アドレスを越えてい
なければ、ステップＳ１６−２０が繰り返される。これ
により、第１レジスタの内容が診断プログラムエリア４
Ａを除いた例えば全アドレス範囲においてキャッシュレ
ジスタ３から読出された読出データと順次比較される。
第２レジスタの内容が最終アドレスを越えると、診断処
理が終了する。
場合、第２レジスタが次の読出アドレスを指定するため
ステップＳ１９でインクリメントされる。ステップＳ１
４では、第２レジスタの内容が最終アドレスを越えたか
どうかチェックされる。もし、最終アドレスを越えてい
なければ、ステップＳ１６−２０が繰り返される。これ
により、第１レジスタの内容が診断プログラムエリア４
Ａを除いた例えば全アドレス範囲においてキャッシュレ
ジスタ３から読出された読出データと順次比較される。
第２レジスタの内容が最終アドレスを越えると、診断処
理が終了する。
【００１３】上述の実施例によれば、診断プログラムを
一括してキャッシュメモリ４に設定することにより、キ
ャッシュメモリ４のアクセス命令をデータプロセッサに
繰り返し供給することなくデータ書込みおよびデータ読
出しを行なうことが可能となる。さらに、診断プログラ
ムの実行中、不良検出信号以外のデータはデータプロセ
ッサ３と外部テスト装置２との間で転送する必要がな
い。従って、製品検査に要する時間を大幅に短縮するこ
とができる。
一括してキャッシュメモリ４に設定することにより、キ
ャッシュメモリ４のアクセス命令をデータプロセッサに
繰り返し供給することなくデータ書込みおよびデータ読
出しを行なうことが可能となる。さらに、診断プログラ
ムの実行中、不良検出信号以外のデータはデータプロセ
ッサ３と外部テスト装置２との間で転送する必要がな
い。従って、製品検査に要する時間を大幅に短縮するこ
とができる。
【００１４】尚、この実施例では診断プログラムエリア
４Ａについての診断を省略したが、診断プログラムエリ
ア４Ａは残りのエリアに対して僅かであるため、キャッ
シュ機能の不良がある場合には、診断プログラムエリア
４Ａ以外の領域を診断したときにほぼ検出できる。も
し、キャッシュメモリ４の全アドレスについて診断を行
なうのであれば、診断プログラムエリア４Ａをキャッシ
ュメモリ４の他の部分に変更することで実現できる。
４Ａについての診断を省略したが、診断プログラムエリ
ア４Ａは残りのエリアに対して僅かであるため、キャッ
シュ機能の不良がある場合には、診断プログラムエリア
４Ａ以外の領域を診断したときにほぼ検出できる。も
し、キャッシュメモリ４の全アドレスについて診断を行
なうのであれば、診断プログラムエリア４Ａをキャッシ
ュメモリ４の他の部分に変更することで実現できる。
【００１５】尚、本発明は上述の実施例に限定されず、
その要旨を逸脱しない範囲において様々に変更すること
ができる。
その要旨を逸脱しない範囲において様々に変更すること
ができる。
【００１６】
【発明の効果】本発明によれば、より短い時間で製品検
査を完了することができる。
査を完了することができる。
【図１】本発明の一実施例に係るキャッシュテスト方法
が適用される半導体マイクロプロセッサチップの構造を
概略的に示す図である。
が適用される半導体マイクロプロセッサチップの構造を
概略的に示す図である。
【図２】図１に示す外部テスト装置において行われるテ
スト処理のフローチャートである。
スト処理のフローチャートである。
【図３】図１に示すプロセッサにおいてキャッシュ診断
処理のフローチャートである。
処理のフローチャートである。
１…半導体マイクロプロセッサチップ、２…外部テスト
装置、３…データプロセッサ、４…キャッシュメモリ、
４Ａ…診断プログラムエリア。
装置、３…データプロセッサ、４…キャッシュメモリ、
４Ａ…診断プログラムエリア。
Claims (1)
- 【請求項１】 データプロセッサと共に半導体チップ内
に形成されたキャッシュメモリの一部にキャッシュ診断
プログラムを設定するステップと、前記キャッシュメモ
リに格納された診断プログラムを前記データプロセッサ
に実行させるステップと、キャッシュ機能の不良が前記
診断プログラムの実行により検出されたときに前記デー
タプロセッサから得られる不良検出信号を監視するステ
ップとを備えることを特徴とするキャッシュテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230441A JPH0877069A (ja) | 1994-08-31 | 1994-08-31 | キャッシュテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6230441A JPH0877069A (ja) | 1994-08-31 | 1994-08-31 | キャッシュテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877069A true JPH0877069A (ja) | 1996-03-22 |
Family
ID=16907956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6230441A Pending JPH0877069A (ja) | 1994-08-31 | 1994-08-31 | キャッシュテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702956B2 (en) | 2006-02-08 | 2010-04-20 | Samsung Electronics Co., Ltd. | Circuit for transferring test flag signals among multiple processors, the test flag signals being used by a test controller to generate test signals |
-
1994
- 1994-08-31 JP JP6230441A patent/JPH0877069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7702956B2 (en) | 2006-02-08 | 2010-04-20 | Samsung Electronics Co., Ltd. | Circuit for transferring test flag signals among multiple processors, the test flag signals being used by a test controller to generate test signals |
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