JPH0877113A - マルチプロセッサシステム及びそのスタート方法 - Google Patents

Abstract

(57)【要約】 【目的】 それぞれがマイクロプロセッサを有する複数
の制御装置（制御カード）間での処理の実行内容および
実行タイミングをソフトウェアによって関連付けるとと
もに同期させる方式の提供を目的とする。 【構成】 それぞれがプロセッサ４、８を搭載する複数
の装置（制御カード）１、３により構成されたマルチプ
ロセッサ制御装置において、初期化処理の際に各プロセ
ッサ４、８の実行フェーズ（状態）を２ポートＲＡＭ１
３経由のフラグ送受信により相互に監視する機能と、Ｓ
／Ｗ処理のタイミングとを同期させる。即ちメインルー
プ処理実行中に制御カード搭載のＨ／Ｗカウンタ値を定
周期割り込み２ポートＲＡＭ１３へセットし、それと同
一周期割り込みにおいて他方の制御カードから上記カウ
ンタ値をリードしカンタデータの変化量の妥当性をチェ
ックすることでＨ／Ｗ異常またはＳ／Ｗ異常を監視す
る。又、そのカウンタ値を用いて制御カード間で割り込
みの発生回数の認識を一致させることで割り込み処理の
フェーズを同期させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
を搭載する複数の装置からなるディジタル制御装置にお
いて、Ｓ／Ｗにより各装置間の同期をとって処理を開始
する方式の改良に関するものである。

【０００２】

【従来の技術】それぞれがマイクロプロセッサを有する
複数の装置から構成された１つのディジタル制御装置を
リセットして起動する場合、それぞれの装置の起動に要
する時間が異なるために、ある１つの装置の起動が完了
しても、直ちに他の装置とのデータの送受が行えるとは
かぎらないので、起動直後の動作には特別の配慮を要す
ることは公知である。

【０００３】このような配慮を行った起動方法の例とし
て、例えば特開平２−１９４４６３号公報に示された例
を図５、図６に示す。図５は従来のマルチプロセッサシ
ステムのハードウエア構成を示し、２つのプロセッサ
１、２及び、データ授受手段としてのデュアルポートＲ
ＡＭ３を備え、プロセッサ１、２間のデータ授受をデュ
アルポートＲＡＭ３を介して行うものである。

【０００４】図６は図５のシステムが起動するときの手
順を示すフローチャートである。これは、第６図に示す
フローチャート手順に従い、２つのプロセッサ１、２を
同期スタートさせるものである。その制御内容を説明す
る。例えば、電源オンなどによりリセット信号ＲＥＳＥ
Ｔが入力されると、第６図（ａ）（ｂ）に示すようにプ
ロセッサ１、２の各々のイニシャライズルーチンがスタ
ートする。ここに、プロセッサ１、２が全く同一のプロ
セッサであってもイニシャライズ時の処理内容は各々異
なるため、そのイニシャライズ処理時間にも差が出る。
よって、第６図中のＡ点、Ａ’点に到達する時間が異な
り、一方が先にイニシャライズを完了することになる。

【０００５】まず、プロセッサ１の方のイニシャライズ
が先に完了した場合を考える。イニシャライズを完了し
たプロセッサ１はＤＰ ＲＡＭ３に１回目のスタートデ
ータとして１ｓｔ．コードを書込み（Ｂ点で示す処
理）、ＤＰ ＲＡＭ３の内容が２回目のスタートデータ
としての２ｎｄ．コードになるまでルーピングする（Ｅ
点で示す処理）。一方、プロセッサ２側はＤＰ ＲＡＭ
３の内容が１ｓｔ．コードになるまでルーピングする
（Ｃ点で示す処理）。そして、ＤＰ ＲＡＭ３の内容が
１ｓｔ．コードになれば、プロセッサ２はＤＰ ＲＡＭ
３に２ｎｄ．コードを書込み（Ｄ点で示す処理）、ＤＰ
ＲＡＭ３の内容が３回目のスタートデータとしての３
ｒｄ．コードになるまでルーピングする（Ｇ点で示す処
理）。

【０００６】そして、今度はプロセッサ１側ではＤＰ
ＲＡＭ３の内容が２ｎｄ．コードになれば、ＤＰ ＲＡ
Ｍ３に３ｒｄ．コードを書込み（Ｆ点で示す処理）、立
上り完了となる。プロセッサ２側ではこのようにして
ＤＰ ＲＡＭ３の内容が３ｒｄ．コードになれば、その
まま、立上り完了となる。

【０００７】一方、プロセッサ２の方のイニシャライズ
が先に完了した場合を考える。プロセッサ２はＤＰ Ｒ
ＡＭ３の内容が１ｓｔ．コードとなるまでルーピングす
る（Ｃ点で示す処理）。また、プロセッサ１側ではその
イニシャライズが完了したらＤＰ ＲＡＭ３に１ｓｔ．
コードを書込み（Ｂ点で示す処理）、ＤＰ ＲＡＭ３の
内容が２ｎｄ．コードになるまでルーピングする（Ｅ点
で示す処理）。そして、プロセッサ２では、ＤＰ ＲＡ
Ｍ３の内容が１ｓｔ．コードとなると、ＤＰＲＡＭ３に
２ｎｄ．コードを書込み（Ｄ点で示す処理）、ＤＰ Ｒ
ＡＭ３の内容が３ｒｄ．コードになるまでルーピングす
る（Ｇ点で示す処理）。そして、プロセッサ１側ではＤ
Ｐ ＲＡＭ３の内容が２ｎｄ．コードになれば、ＤＰ
ＲＡＭ３に３ｒｄ．コードを書込み（Ｆ点で示す処
理）、立上り完了となる。これに呼応してプロセッサ２
側はＤＰ ＲＡＭ３の内容が３ｒｄ．コードになれば、
立上り完了となる。

【０００８】又、プロセッサ１、２の各々において、互
に関連のあるスタート作業（あるいはスタートプログラ
ム処理、仮にｍ及び＄と言う）を行う場合、プロセッサ
１における処理ｍと、プロセッサ２における処理＄と
は、互に時間的同期をとることなく実行されている。

【０００９】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサを搭載する複数の装置からなるディジタル制御装置
においては、電源投入によるリセットスタート後は各装
置のＳ／Ｗは、相手の装置の正常動作を確認してから先
のステップへ進むので、相手装置に異常が発生しても暴
走することはない。しかしながら相手装置に異常が生じ
た場合、異常が生じたことを認識することはかならずし
もできず、まして、複数の装置のどれに異常が生じたか
を知ることもできない。と言う問題があった。

【００１０】又、互に関連のある複数のスタート作業
（スタートプログラム）を、複数のプロセッサが順序よ
く実行する場合には、最も効率よくスタート作業を進め
ることができるが、互に何の同期もとり合うことなく、
バラバラに実行するとスタート処理作業が極度に遅くな
る場合があると言う問題があった。

【００１１】この発明は、上記のような課題を解消する
ためになされたものでマイクロプロセッサを含む装置間
での相互監視を伴うＳ／Ｗによる処理開始の同期方式に
おいて、どれかの装置に異常が生じたことを認識し表示
できるシステムを提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明の装置間のＳ／
Ｗ同期方式は、各装置間のデータ授受を行う為の２ポー
トＲＡＭにより制御装置間でのフラグデータのやりとり
をＳ／Ｗにて実現する際にあらかじめ定めた一定時間内
にフラグデータの読取りができない場合、相手装置を異
常と認識する異常認識手順を有するものである。又、各
装置の初期リセットが完了した後に周辺装置のリセット
を行い、これらリセットのたび毎に上記異常認識手順を
用いる２段階リセット手順を有するものである。又、フ
ラグデータのカウント値を確認して、各ＣＰＵがあらか
じめ定めたプログラムを実行するものである。

【００１３】

【作用】この発明の装置間のＳ／Ｗ同期方式における異
常認識手順は、システムの立上げ時に異常装置を認識し
表示することができる。又、２段階リセット手順はマイ
クロプロセッサを含む装置と周辺装置とのリセットのタ
イミングをずらせることで異常がマイコン装置か、ある
いは周辺装置かの識別を可能とする。

【００１４】

【実施例】

実施例１．以下、この発明の一実施例を説明する。第１
図は、装置間のＳ／Ｗ同期方式を実現するための構成図
であり、以下各装置は制御カードと表現して説明を行な
う。マスター側制御カード１と、これにバス２によりつ
ながれたスレーブ側制御カード３から構成されておりマ
スター側制御カード１ではＣＰＵ（プロセッサ）４を中
心として、ＲＯＭ５、ＲＡＭ６、および表示器７がバス
２により接続されており、スレーブ側制御カード３では
ＣＰＵ（プロセッサ）８を中心として、ＲＯＭ９、ＲＡ
Ｍ１０、７ＳＥＧＬＥＤ１１、ハードウェアカウンタ１
２と２ポートＲＡＭ（以下ＤＰＭと記述する）１３がバ
ス１４により接続されている。また、ＤＰＭ１３はバス
２を介してマスター側制御カード１側のＣＰＵ（プロセ
ッサ）４とも接続されている。さらにシステム構成次第
ではスレーブ側制御カード３と同機能を有するスレーブ
側制御カード１５、１６…を接続するなどスレーブ側制
御カードを複数枚にすることも可能である。

【００１５】次に上記実施例１の動作を第２図第３図の
フローチャートに従って説明する。ここではスレーブ側
制御カードは２枚の構成として説明する。まず電源投入
によりマスター側制御カード１とスレーブ側制御カード
３及び１５のＳ／Ｗが処理の実行を始め、マスター側制
御カード１では初期化処理ｍ１を、スレーブ側制御カー
ド３及び１５では初期化処理＄１を実行するものとする
（ステップＭ１およびＳ１）。通常、この初期化処理ｍ
１および＄１ではプロセッサ内部のレジスタ設定やＲＡ
Ｍの初期化などが行われる。

【００１６】続いてスレーブ側制御カード３及び１５で
はＤＰＭ１３の初期化（零クリア）を実施する（ステッ
プＳ２）。さらにこれが完了した時点でそれぞれＤＰＭ
１３上のフラグデータにＤＰＭ１３の初期化完了をマス
ター側制御カード１へ伝えるコード（ここでは“０Ａ
ｈ”とする）をセットする（ステップＳ３）。

【００１７】マスター側制御カード１からＤＰＭ１３を
介してスレーブ側制御カード３及び１５へ初期設定用デ
ータを送る処理はＤＰＭ１３の初期化が完了した後であ
る必要があるのでマスター側制御カード１では初期処理
ｍ１終了後、初めにスレーブ側制御カード３上のＤＰＭ
１３のフラグデータを監視し“０Ａｈ”がセットされる
のを待つ（ステップＭ２）。“０Ａｈ”が制限時間ｔ１
の間にセットされない場合はマスター側制御カード１で
はスレーブ側制御カード３が初期化処理の間に何らかの
異常が生じたものと判断し（ステップＭ３）表示器７に
スレーブ側制御カード３異常のメッセージを表示する
（ステップＭ４）。

【００１８】“０Ａｈ”が制限時間ｔ１の間にセットさ
れた場合はＤＰＭ１３の初期化が完了したと判断し、今
度はスレーブ側制御カード１５上のＤＰＭ１３のフラグ
データを監視し、“０Ａｈ”がセットされるのを待つ
（ステップＭ５）。“０Ａｈ”が制限時間ｔ１の間にセ
ットされない場合はマスター側制御カード１ではスレー
ブ側制御カード１５が初期化処理の間に何らかの異常が
生じたものと判断し（ステップＭ６）表示器７にスレー
ブ側制御カード１５異常のメッセージを表示する（ステ
ップＭ７）。“０Ａｈ”が制限時間ｔ１の間にセットさ
れた場合はＤＰＭ１３の初期化が完了したものと判断し
スレーブ側制御カード３及び１５上のＤＰＭ１３へ初期
設定用データをライトし（ステップＭ８）、続けてＤＰ
Ｍ１３上のフラグデータに正常を表すコード（ここでは
“０５ｈ”とする）をセットする（ステップＭ９）。上
記の手順を異常認識手順といい、そのための手段（図
１）を異常認識手段という。

【００１９】スレーブ側制御カード３及び１５では（ス
テップＳ３）実施後、ＤＰＭ１３上のフラグデータを監
視し“０５ｈ”がセットされるのを待つ（ステップＳ
４）。“０５ｈ”が制限時間ｔ２の間にセットされない
場合はスレーブ側制御カード３及び１５ではマスター側
制御カード１が初期化処理の間に何らかの異常が生じた
ものと判断し（ステップＳ５）、７ＳＥＧＬＥＤ１１に
マスター側制御カード１異常のコードを表示する（ステ
ップＳ６）。“０５ｈ”が制御時間ｔ２の間にセットさ
れた場合はＤＰＭ１３へ初期設定用データがセットされ
たと判断しＤＰＭ１３から初期設定用データを読み込み
（ステップＳ７）、そのデータを用いて周辺機器に対す
る初期化など残りの初期化処理＄２を続行する（ステッ
プＳ８）。このような手順を２段階リセット手順とい
う。スレーブ側制御カード３及び１５では全ての初期化
処理が終了した時点でＤＰＭ１３上のフラグデータに初
期化処理完了をマスター側制御カード１へ伝えるコード
（ここでは“０Ｃｈ”とする）をセットする（ステップ
Ｓ９）。

【００２０】続いて図３により説明する。マスター側制
御カード１では（ステップＭ９）の後、周辺機器に対す
る初期化など残りの初期化処理ｍ２を実行し（ステップ
Ｍ１０）、全ての初期化処理が終了した時点でまずスレ
ーブ側制御カード３上のＤＰＭ１３のフラグデータを監
視し“０Ｃｈ”がセットされるのを待つ（ステップＭ１
１）。“０Ｃｈ”が制限時間ｔ３の間にセットされない
場合はマスター側制御カード１ではスレーブ側制御カー
ド３が（ステップＳ４）以降の初期化処理の間に何らか
の異常が生じたものと判断し（ステップＭ１２）表示器
７にスレーブ側制御カード３異常のメッセージを表示す
る（ステップＭ１３）。

【００２１】“０Ｃｈ”が制限時間ｔ３の間にセットさ
れた場合はスレーブ側制御カード３での全ての初期化処
理が終了したものと判断し、次にスレーブ側制御カード
１５上のＤＰＭ１３のフラグデータを監視し“０Ｃｈ”
がセットされるのを待つ（ステップＭ１４）。“０Ｃ
ｈ”が制限時間ｔ３の間にセットされない場合はマスタ
ー側制御カード１ではスレーブ側制御カード１５が（ス
テップＳ４）以降の初期化処理の間に何らかの異常が生
じたものと判断し（ステップＭ１５）表示器７にスレー
ブ側制御カード１５異常のメッセージを表示する（ステ
ップＭ１６）。

【００２２】“０Ｃｈ”が制限時間ｔ３の間にセットさ
れた場合はスレーブ側制御カード１５での全ての初期化
処理が終了したものと判断しスレーブ側制御カード３及
び１５上のＤＰＭ１３のフラグデータにメインループ処
理開始および割り込み処理の許可を表すコード（ここで
は“０３ｈ”とする）をセットし（ステップＭ１７）、
マスター側制御カード１自身もメインループ処理を開始
し割り込み処理を許可する（ステップＭ１８）。

【００２３】スレーブ側制御カード３及び１５では（ス
テップＳ９）実施後、ＤＰＭ１３上のフラグデータを監
視し“０３ｈ”がセットされるのを待つ（ステップＳ１
０）。“０３ｈ”が制限時間ｔ４の間にセットされない
場合はスレーブ側制御カード３及び１５ではマスター側
制御カード１が（ステップＭ１０）以降の初期化処理の
間に何らかの異常が生じたものと判断し（ステップＳ１
１）、７ＳＥＧＬＥＤ１１にマスター側制御カード１異
常のコードを表示する（ステップＳ１２）。“０３ｈ”
が制限時間ｔ４の間にセットされた場合はメインループ
処理開始および割り込み処理が許可されたと判断しメイ
ンループ処理を開始し割り込み処理を許可する（ステッ
プＳ１３）。

【００２４】実施例２．続いて割り込み処理における動
作を第４図のフローチャートに従って説明する。第４図
のマスター側制御カード１の割り込み処理と、スレーブ
側制御カード３の割り込み処理は同一のハードウェアト
リガにより起動する同一の定周期割り込みである。

【００２５】スレーブ側制御カード３では割り込み処理
開始直後に自身に搭載のハードウェアカウンタ１２のカ
ウント値をＤＰＭ１３へライトする（ステップＳ１
４）。続いて上記カウント値を分析し（ステップＳ１
５）、対応する処理を実行する。即ち第４図の様にカウ
ント値がｘならば該当処理＄３を実行し（ステップＳ１
６）、カウント値がｙならば該当処理＄４を実行し（ス
テップＳ１７）その後割り込みを終了する。

【００２６】マスター側制御カード１では割り込み処理
が開始後、まずスレーブ側制御カード３からカウント値
がＤＰＭ１３へライトされるのに十分な時間だけ待つ必
要があり、そのための待ち時間の処理を実施（ステップ
Ｍ１９）した後上記カウント値をＤＰＭ１３からリード
し（ステップＭ２０）、カウント値の前回の割り込み時
の値からの変化量の妥当性をチェックする（ステップＭ
２１）。ここでカウント値の前回値からの変化量あるい
はカウント値そのものに異常を認めた場合はスレーブ側
制御カードのハードウェア異常またはＳ／Ｗ異常と判断
し、表示器７にスレーブ側制御カード３異常のメッセー
ジを表示する（ステップＭ２２）。（ステップＭ２１）
において上記カウント値の前回値からの変化量が正常と
判断した場合はカウント値を分析し（ステップＭ２
３）、対応する処理を実行する。即ち第４図の様にカウ
ント値がｘならば該当処理ｍ３を実行し（ステップＭ２
４）カウント値がｙならば該当処理ｍ４を実行し（ステ
ップＭ２５）その後割り込みを終了する。

【００２７】ここで第４図からも明らかなようにマスタ
ー側制御カード１とスレーブ側制御カード３では同じカ
ウンタ値をカウントしたとき、あらかじめ定めた互いに
関連のあるプログラムを実行する処理を開始するので、
該当処理ｍ３と＄３あるいはｍ４と＄４はそれぞれ必ず
同じ割り込みにて同時に実行（即ち同じタイミングで実
行）される。このため該当処理ｍ３、ｍ４、＄３及び＄
４ではマスター側制御カード１とスレーブ側制御カード
３との間でのデータの授受等を伴う関連した処理が時間
の無駄なく連続して実施される。例えばマスター側制御
カード１では該当処理ｍ３において制御処理１で用いる
指令値ｒｅｆ１を算出しＤＰＭ１３へ書き込み、スレー
ブ側制御カード３では該当処理＄４において指令値ｒｅ
ｆ１をＤＰＭ１３から読み込み制御処理１を行う場合な
どがある。

【００２８】

【発明の効果】以上のようにこの発明によれば、それぞ
れがマイクロプロセッサを有する複数の装置からなるマ
ルチプロセッサシステムにおいて各装置間でフラグデー
タをやりとりする処理を設け、このフラグデータを用い
て各装置間相互での監視機能を容易に実現できる。

【００２９】又、このフラグデータを用いて、各制御装
置（各ＣＰＵ）のスタート処理実行タイミングの同期を
とることができる。これによって複数のＣＰＵを有する
システムの立上げ、及び立上げ後の処理速度を遅れのな
いようにすることができる。

【図面の簡単な説明】

【図１】 この発明の実施例のハードウエア構成を示す
構成図である。

【図２】 図１の構成の動作を説明するフローチャート
である。

【図３】 図１の構成の動作を説明するフローチャート
である。

【図４】 この発明の第２の実施例の動作を説明するフ
ローチャートである。

【図５】 従来のマルチプロセッサシステムのハードウ
エア構成を示す図である。

【図６】 図５の構成の動作を説明するフローチャート
である。

【符号の説明】

１ マスター側制御カード ３ スレーブ側制御カード １２ ハードウェアカウンタ １３ ２ポートＲＡＭ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれがプロセッサを有する複数のプ
   ロセッサ装置間をデータ授受手段を介して接続し、これ
   らのプロセッサ装置相互間のデータ授受を行うマルチプ
   ロセッサシステムのスタート時に、前記複数のプロセッ
   サ装置をリセットし、前記データ授受手段によるスター
   トデータの授受を前記プロセッサ装置間で交互に行った
   後、これらのプロセッサ装置を同期スタートさせるよう
   にしたマルチプロセッサシステムのスタート方法に於
   て、 前記スタートデータが予め定めた時間までに読み出せな
   かったとき、このスタートデータの書き込みを行うべき
   前記プロセッサ装置を異常と判断する異常認識手順を含
   むことを特徴とするマルチプロセッサシステムのスター
   ト方法。
2. 【請求項２】 それぞれがプロセッサを有する複数のプ
   ロセッサ装置間をデータ授受手段を介して接続し、これ
   らのプロセッサ装置相互間のデータ授受を行うマルチプ
   ロセッサシステムに於て、 前記複数のプロセッサ装置のそれぞれが前記データ授受
   手段を介してスタートデータの読み出しを行うさい、予
   め定めた時間までに読み出せなかったとき、このスター
   トデータの書き込みを行うべき前記プロセッサ装置を異
   常と判断する異常認識手段を含むことを特徴とするマル
   チプロセッサシステム。
3. 【請求項３】 それぞれが初期リセット操作を必要とす
   る周辺装置を接続された複数のプロセッサ装置、この複
   数のプロセッサ装置間をデータ授受手段を介して接続
   し、これらのプロセッサ装置相互間のデータ授受を行う
   マルチプロセッサシステムのスタート時に、前記複数の
   プロセッサ装置をリセットし、前記データ授受手段によ
   るスタートデータの授受を前記プロセッサ装置間で交互
   に行った後、これらのプロセッサ装置を同期スタートさ
   せるようにしたマルチプロセッサシステムのスタート方
   法に於て、 前記周辺装置のリセットを前記プロセッサ装置間の前記
   スタートデータの授受の後に行う２段階リセット手順を
   含むことを特徴とするマルチプロセッサシステムのスタ
   ート方法。
4. 【請求項４】 それぞれがプロセッサを有する複数のプ
   ロセッサ装置間をデータ授受手段を介して接続し、これ
   らのプロセッサ装置相互間のデータ授受を行うマルチプ
   ロセッサシステムに於て、 システム全体を管理するプロセッサを有するマスター装
   置に管理される各スレーブ装置は、前記マスター装置の
   発するパルスをカウントするパルスカウンタを有しこの
   パルスカウンタのカウント値に応じた処理を行うととも
   に、前記データ授受手段を通じて前記マスター装置にこ
   のカウント値を送信し、前記マスター装置はこのカウン
   ト値に応じた処理を行うことによりマスター装置の行な
   う処理動作とスレーブ装置の行なう処理動作との関連付
   けと実行時刻の同期をとることを特徴とするマルチプロ
   セッサシステム。