JPH0877782A - 不揮発性半導体メモリ装置の電気的消去方法及びその回路 - Google Patents

不揮発性半導体メモリ装置の電気的消去方法及びその回路

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JPH0877782A
JPH0877782A JP22681795A JP22681795A JPH0877782A JP H0877782 A JPH0877782 A JP H0877782A JP 22681795 A JP22681795 A JP 22681795A JP 22681795 A JP22681795 A JP 22681795A JP H0877782 A JPH0877782 A JP H0877782A
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JP22681795A
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Shakusen Ken
錫千 權
Jin-Ki Kim
鎭祺 金
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 消去対象のメモリブロックを一括消去できる
ＥＥＰＲＯＭを提供する。 【解決手段】 ＮＡＮＤセルを有してなるメモリセルア
レイを行方向に分割したメモリブロックに対し設けられ
るブロック選択回路６０は、貯蔵手段２９を備える。消
去対象のメモリブロックに対応する貯蔵手段２９は論理
１のブロック選択フラグを貯蔵し、消去対象外のメモリ
ブロックに対応する貯蔵手段２９は論理０のリセットフ
ラグを貯蔵する。この貯蔵した各フラグを利用して消去
を行う。ブロック選択フラグを貯蔵したブロック選択回
路６０により、消去対象のメモリブロックのワード線は
消去用の電圧設定とされ、リセットフラグを貯蔵したブ
ロック選択回路６０により、消去対象外のメモリブロッ
クのワード線はフローティングとされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置における電気的消去と消去検証方法及びその回
路に関する。
【０００２】
【従来の技術】電気的消去可能でプログラム可能な不揮
発性半導体メモリ装置（ＥＥＰＲＯＭ）では、その集積
度を上げるために、セル当りの選択トランジスタ数及び
ビットラインとのコンタクトホール数を減少させ得るＮ
ＡＮＤ構造のセルが開発されている。このＮＡＮＤ構造
のセル（“ＮＡＮＤセル”とする）は、第１選択トラン
ジスタと、接地された共通ソースラインにソースが接続
された第２選択トランジスタと、第１選択トランジスタ
のソースと第２選択トランジスタのドレインとの間にチ
ャネルが直列接続された複数のフローティングゲート形
メモリトランジスタと、から構成されている。
【０００３】複数のＮＡＮＤセルは行と列のマトリック
ス形態に配列され、第１選択トランジスタのドレイン
は、それぞれ列方向にある対応ビットラインと接続され
る。同じ行に配列された第１選択トランジスタのゲー
ト、メモリトランジスタの各制御ゲート、及び第２選択
トランジスタのゲートは、それぞれ第１選択ライン、各
ワードライン、及び第２選択ラインに対応接続される。
そして、同じ行のＮＡＮＤセルが、それぞれメモリブロ
ックとされる。このようにしてメモリセルアレイが形成
されており、通常、このようなメモリセルアレイはＮ形
半導体基板に形成したＰ形ウェル領域に形成される。
【０００４】このＥＥＰＲＯＭでプログラムされたデー
タを変更するには、ＥＥＰＲＯＭ内のすべてのメモリト
ランジスタのデータを一度消去した後、再プログラムを
行うことが要求される。このため、一部のデータのみを
変更する場合にも、すべてのメモリトランジスタを消去
した後に再プログラムを行う必要があり、これがＥＥＰ
ＲＯＭのメモリ容量増加につれて長時間を要し、手間隙
のかかる原因となっている。これを解決するために、変
更対象のデータが書込まれたメモリブロックのみを選択
的に消去して再プログラムを行う技術が開発されてい
る。
【０００５】このような技術としては、本願出願人によ
る米国特許出願第０８／１７１，３００号に記載された
ものがある。ここに記載されたブロック消去技術によれ
ば、Ｐ形ウェル領域に高電圧の消去電圧を印加すると共
に選択対象のメモリブロックのワードラインに検知電圧
０Ｖを印加し、そして選択対象外のメモリブロックのワ
ードラインをフローティングにする。すると、選択メモ
リブロック内のメモリトランジスタは、Ｆ−Ｎ電流（Fo
wler-Nordheim 電流）によりフローティングゲートから
電子が放出され、負のしきい値電圧−３Ｖとなる。これ
でデータ“１”の消去状態とされる。一方、選択対象外
のメモリブロック内のワードラインはフローティング状
態にあるから、Ｐ形ウェル領域に印加された消去電圧が
容量カップリングで当該各ワードラインに充電され、消
去防止が行われる。即ち、追加的回路を使用することな
く、非選択メモリブロックのセルフ消去防止が行われる
ようになっている。
【０００６】
【発明が解決しようとする課題】上記ブロック消去方式
でも、消去対象のメモリブロックを順次に１つずつ選択
して消去していかなければならず、消去に要する時間、
手間については改善の余地が残されている。即ち、消去
対象のメモリブロックを一括的に消去できれば、より短
時間、簡単ですみ、ＥＥＰＲＯＭの性能向上につなが
る。
【０００７】また、ＥＥＰＲＯＭではメモリトランジス
タの消去に関し、メモリトランジスタのトンネル酸化膜
の厚さ変化等の工程条件変化、電源電圧や温度の変化等
の動作条件変化、或いは消去回数により、メモリトラン
ジスタのしきい値電圧レベルが目標値に到達しない現象
の発生する可能性がないとはいえない。従って、ＥＥＰ
ＲＯＭの信頼性をよりいっそう向上させるのであれば、
消去したメモリトランジスタ、即ち単位メモリセルのし
きい値電圧が目標レベルに到達しているかどうか消去検
証を実行した方が好ましい。
【０００８】そこで本発明では、変更するデータの書込
まれた複数のメモリブロックを一括的に消去（マルチ消
去）することができ、また、消去検証を実施できるよう
なＥＥＰＲＯＭ、即ち不揮発性半導体メモリ装置を提供
し、このようなメモリの更なる性能向上、信頼性向上を
目指すものである。
【０００９】
【課題を解決するための手段】本発明によれば、半導体
基板の所定領域に形成した多数のセルで構成された複数
のメモリブロックを有し、各セルは、少なくとも１つの
フローティングゲート形メモリトランジスタを有して構
成され、そして、各メモリブロックに接続して設けら
れ、消去対象のメモリブロック内の各メモリトランジス
タの制御ゲートを選択して当該メモリトランジスタを消
去するためのブロック選択回路を有する不揮発性半導体
メモリ装置において、ブロック選択回路は、消去対象の
選択メモリブロックであれば該メモリブロック内の各メ
モリトランジスタの制御ゲート選択を示すブロック選択
フラグを貯蔵し、消去対象外の非選択メモリブロックで
あれば該メモリブロック内の各メモリトランジスタの制
御ゲートフローティングを示すリセットフラグを貯蔵す
る貯蔵手段を備えてなり、消去時に、前記貯蔵手段に貯
蔵したフラグを利用することで選択メモリブロックに対
し一括的消去を行う、即ちマルチブロック消去を行うよ
うになっていることを特徴とした不揮発性半導体メモリ
装置が提供される。
【００１０】或いは、少なくとも１つのフローティング
ゲート形メモリトランジスタをそれぞれもち行と列のマ
トリックス形態に配列された多数のセルを有するメモリ
セルアレイを備え、メモリセルアレイは、行方向で複数
のメモリブロックに分割されており、そして、列方向に
配列された各セルの一端に接続する複数のビットライン
を備えた不揮発性半導体メモリ装置において、各メモリ
ブロックに対応させて設けられ、各メモリブロック内の
メモリトランジスタ制御ゲートへの信号伝送を制御する
ブロック選択回路と、各ビットラインに接続され、消去
対象の選択メモリブロック内のメモリトランジスタ消去
成功を検証する消去検証回路と、を備えて消去検証を行
うようになっており、ブロック選択回路は、リセット信
号に応答してリセットフラグを貯蔵し、ブロック選択ア
ドレス信号に応答してブロック選択フラグを貯蔵する貯
蔵手段と、この貯蔵手段がブロック選択フラグを貯蔵し
ていると消去検証の際に消去検証読出信号を発生する判
断手段と、を有してなり、消去検証時に、前記消去検証
読出信号が発生するブロック選択回路に対応したメモリ
ブロックに対してのみ消去検証が行われるようになって
いることを特徴とする不揮発性半導体メモリ装置が提供
される。
【００１１】更に、この不揮発性半導体メモリ装置で、
消去検証したメモリブロック内のメモリトランジスタ消
去が成功していると、これに対応するブロック選択回路
の貯蔵手段に貯蔵されたブロック選択フラグをリセット
フラグに変更する手段を有する、また、消去検証の結
果、消去対象のメモリブロック内のメモリトランジスタ
がすべて消去成功と判断されるまで反復する制御手段を
有するようにすることを特徴とする。
【００１２】また、本発明よれば、半導体基板の所定領
域に形成した多数のセルで構成された複数のメモリブロ
ックを有し、各セルは、少なくとも１つのフローティン
グゲート形メモリトランジスタで構成され、そして、各
メモリブロック内のメモリトランジスタ制御ゲートに接
続されたワードラインと、各メモリブロックに接続して
設けられ、対応するメモリブロックのワードラインを選
択するための貯蔵手段を有するブロック選択回路と、を
備えた不揮発性半導体メモリ装置のマルチブロック消去
方法として、前記貯蔵手段にリセットフラグを貯蔵する
過程と、消去対象の選択メモリブロックに対応する前記
貯蔵手段にブロック選択フラグを貯蔵する過程と、前記
半導体基板の所定領域に消去電圧を印加すると共に、前
記貯蔵手段に貯蔵したブロック選択フラグに応答して選
択メモリブロック内のワードラインに基準電圧を提供
し、前記貯蔵手段に貯蔵したリセットフラグに応答して
消去対象外の非選択メモリブロック内のワードラインを
フローティングさせる消去過程と、少なくとも実行する
マルチブロック消去方法が提供される。
【００１３】或いは、半導体基板の所定領域に形成した
多数のセルで構成された複数のメモリブロックを有し、
各セルは、少なくとも１つのフローティングゲート形メ
モリトランジスタで構成され、そして、各メモリブロッ
ク内のメモリトランジスタ制御ゲートに接続されたワー
ドラインと、各メモリブロックに接続して設けられ、対
応するメモリブロックのワードラインを選択するための
貯蔵手段を有するブロック選択回路と、を備えた不揮発
性半導体メモリ装置のマルチブロック消去及び消去検証
方法として、前記貯蔵手段にリセットフラグを貯蔵する
過程と、消去対象の選択メモリブロックに対応する前記
貯蔵手段にブロック選択フラグを貯蔵する過程と、前記
半導体基板の所定領域に消去電圧を印加すると共に、前
記貯蔵手段に貯蔵したブロック選択フラグに応答して選
択メモリブロック内のワードラインに基準電圧を提供
し、前記貯蔵手段に貯蔵したリセットフラグに応答して
消去対象外の非選択メモリブロック内のワードラインを
フローティングさせる消去過程と、この消去過程の後に
前記貯蔵手段に貯蔵したブロック選択フラグを利用して
選択メモリブロック内メモリトランジスタの消去成功を
検証し、消去成功していれば、対応する前記貯蔵手段に
貯蔵したブロック選択フラグをリセットフラグに変更す
る消去検証過程と、を実行するマルチブロック消去及び
消去検証方法が提供される。この場合、消去成功してい
ない選択メモリブロックがあれば、消去検証過程後に消
去過程と消去検証過程を反復実行するようにしておくと
よい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
添付の図面を参照して詳細に説明する。尚、図中の同じ
部分には可能な限り同じ符号を付す。
【００１５】以下の説明で、符号ｉは第ｉ番目のメモリ
ブロックを示し、符号ｋは第ｋ番目の列ブロックを示
す。また、以下の説明では、本発明のより全般的な理解
を助けるために、メモリトランジスタ数、ＮＡＮＤセル
数、ビットライン数、電圧値、回路構成等々、多くの特
定な詳細を示している。本発明は、これら特定詳細に限
定されずとも実施し得ることは、該当技術分野における
通常の知識を有する者ならば明らかであろう。
【００１６】この例のＥＥＰＲＯＭは、１チップにＣＭ
ＯＳ製造技術を使用して作成され、−２Ｖ〜−３Ｖのし
きい値電圧を有するデプレッション形のＮチャネルＭＯ
Ｓトランジスタ（以下“Ｄ形トランジスタ”とする）、
約０．７Ｖのしきい値電圧を有するエンハンスメント形
のＮチャネルＭＯＳトランジスタ（以下“Ｎチャネルト
ランジスタ”とする）、そして、約−０．９Ｖのしきい
値電圧を有するＰチャネルＭＯＳトランジスタ（以下
“Ｐチャネルトランジスタ”とする）を主に使用してい
る。
【００１７】図１に、ＥＥＰＲＯＭの概略をブロック図
で示す。このＥＥＰＲＯＭのメモリセルアレイ１０は３
２メガビットのメモリ容量を有している。メモリセルア
レイ１０は、行と列のマトリックス形態に配列したＮＡ
ＮＤセルで構成されており、行方向で１，０２４個のメ
モリブロックＢＫ１〜ＢＫ１０２４に分けられている。
メモリブロックＢＫｉのそれぞれは、相互隣接の２行に
配列したＮＡＮＤセルで構成されている。また、メモリ
セルアレイ１０の２，０４８の列は８個の列ブロックＣ
Ｂ１〜ＣＢ８に分割され、各列ブロックＣＢｋはそれぞ
れ２５６の列を有している。これら８個の列ブロックＣ
Ｂｋは、それぞれ外部データ入出力端子Ｉ／Ｏ０，Ｉ／
Ｏ１，…，Ｉ／Ｏ７に対応させて接続してある。
【００１８】図２は、メモリセルアレイ１０における第
ｉ番目のメモリブロックＢＫｉの第ｋ番目の列ブロック
ＣＢｋについて示している。各ＮＡＮＤセルＮＣは、図
中の上下関係で表す上部ＮＡＮＤセルＮＣと下部ＮＡＮ
ＤセルＮＣとに区別して説明すると、下部（上部）第１
選択トランジスタＬＳＴ１（ＵＳＴ１）のソースと下部
（上部）第２選択トランジスタＬＳＴ２（ＵＳＴ２）の
ドレインとの間に、下部（上部）メモリトランジスタＬ
Ｍ１〜ＬＭ８（ＵＭ１〜ＵＭ８）のドレイン−ソース通
路（チャネル）を直列接続して構成されている。
【００１９】下部第１選択トランジスタＬＳＴ１及び上
部第１選択トランジスタＵＳＴ１の各ドレインは、対応
するビットラインＢＬｋ−１〜ＢＬｋ−２５６に接続さ
れる。また、下部第１選択トランジスタＬＳＴ１及び上
部第１選択トランジスタＵＳＴ１の各ゲートは、下部選
択ゲートラインＬＳＧＬｉ及び上部選択ゲートラインＵ
ＳＧＬｉへそれぞれ接続されている。下部第２選択トラ
ンジスタＬＳＴ２及び上部第２選択トランジスタＵＳＴ
２の各ソースは、共通ソースラインＣＳＬを通じて基準
電位（接地）へつながれる。また、下部第２選択トラン
ジスタＬＳＴ２及び上部第２選択トランジスタＵＳＴ２
の各ゲートは、それぞれ下部第２選択ラインＬＳＬ及び
上部第２選択ラインＵＳＬに接続される。これら下部第
２選択ラインＬＳＬ及び上部第２選択ラインＵＳＬは、
ブロック選択伝送ゲートＢＳＴｉのチャネルを通じて下
部接地選択ラインＬＧＳＬ及び上部接地選択ラインＵＧ
ＳＬにそれぞれ接続される。下部メモリトランジスタＬ
Ｍ１〜ＬＭ８の各制御ゲートに接続する下部ワードライ
ンＬＷＬ１〜ＬＷＬ８は、上部メモリトランジスタＵＭ
１〜ＵＭ８の各制御ゲートに接続した上部ワードライン
ＵＷＬ１〜ＵＭＬ８とそれぞれ共通接続されている。下
部、上部ワードラインＬＷＬ１〜ＬＷＬ８，ＵＷＬ１〜
ＵＭＬ８に分かれる前の共有ワードラインＣ１〜Ｃ８
は、ブロック選択伝送ゲートＢＳＴｉのチャネルを通じ
て制御ゲートラインＣＧＬ１〜ＣＧＬ８へ接続される。
ブロック選択伝送ゲートＢＳＴｉのゲートは、ブロック
選択制御ラインＢＳＣｉに接続される。
【００２０】このメモリセルアレイ１０は、半導体基板
に形成したＰ形ウェル領域に作成されている。図３及び
図４は、上記構成中の下部ＮＡＮＤセルＮＣの１つにつ
いて示した平面図及び断面図である。
【００２１】半導体基板７２は、＜１００＞の結晶面と
７×１０14／ｃｍ3 の不純物濃度を有するＰ形シリコン
半導体基板である。そして、約２×１０16／ｃｍ3 の不
純物濃度を有するＰ形ウェル領域７６が、半導体基板７
２の主表面７８から約４μｍの深さで形成されている。
更に、このＰ形ウェル領域７６は、深さ１０μｍで不純
物濃度が約５×１０15／ｃｍ3 のＮ形ウェル領域７４に
囲まれている。
【００２２】Ｐ形ウェル領域７６内には、Ｎ形不純物を
高濃度でドーピングしたＮ+ 領域８１〜９２が、チャネ
ル領域９４を介在して離隔するように主表面７８から形
成されている。Ｎ+ 領域８１は、コンタクトホール９６
を通じてアルミニウム等の金属材料性のビットラインＢ
Ｌと接続する接続領域であると共に、下部第１選択トラ
ンジスタＬＳＴ１のドレイン領域となる。Ｎ+ 領域８２
〜８９は、トランジスタＬＳＴ１，ＬＭ１〜ＬＭ８，Ｌ
ＳＴ２の隣接する２個のトランジスタの共通ソース、ド
レイン領域となる。Ｎ+ 領域９２は、下部第２選択トラ
ンジスタＬＳＴ２のソース領域であると共に、埋没形の
共通ソースラインＣＳＬとなる。但し、共通ソースライ
ンＣＳＬは、絶縁層１１２内に絶縁形成され、Ｎ+ 領域
９２とコンタクトホールを通じてオーミックコンタクト
する導体層としてもよい。
【００２３】下部第１選択トランジスタＬＳＴ１及び下
部第２選択トランジスタＬＳＴ２のチャネル領域９４上
には、タングステンシリサイド等の高融点金属シリサイ
ドで形成した約１５００Åの厚さを有するゲート９８，
９９が、約３００Åのゲート絶縁膜１０２を介してそれ
ぞれ形成されている。また、下部メモリトランジスタＬ
Ｍ１〜ＬＭ８のチャネル領域９４上には、多結晶シリコ
ンで形成した約１５００Åの厚さを有するフローティン
グゲート１０４が、約１００Åのゲート絶縁膜１０６を
介してそれぞれ形成されている。そして、各フローティ
ングゲート１０４上には、高融点金属シリサイドで形成
した約１５００Åの厚さを有する制御ゲート１０８が、
例えばＳｉＯ2 −Ｓｉ3 Ｎ4 −ＳｉＯ2 のＯＮＯ絶縁膜
とした厚さ約２５０Åの中間絶縁膜１１１を介してそれ
ぞれ形成されている。
【００２４】下部第１選択トランジスタＬＳＴ１及び下
部第２選択トランジスタＬＳＴ２の各ゲート９８，９９
は、これらと同材料で形成した下部選択ゲートラインＬ
ＳＧＬｉ、下部第２選択ラインＬＳＬに接続されてい
る。また、下部メモリトランジスタＬＭ１〜ＬＭ８の各
制御ゲート１０８は、これらと同材料で形成した下部ワ
ードラインＬＷＬ１〜ＬＷＬ８にそれぞれ接続されてい
る。ゲート９８，９９、制御ゲート１０８、フローティ
ングゲート１０４、下部選択ゲートラインＬＳＧＬｉ、
第２選択ラインＳＬ２、ワードラインＷＬ１〜ＷＬ８
は、ＢＰＳＧ、ＰＳＧ、又はシリコン酸化物等の絶縁物
質で形成した絶縁層１１２で相互絶縁させてある。
【００２５】コンタクトホール９６を通じてＮ+ 領域８
１（接続領域）で接続するビットラインＢＬは、絶縁層
１１２上を列方向に伸張している。また、Ｐ形ウェル領
域７６及びＮ形ウェル領域７４は、図示せぬ接続開口を
通じてウェル電極１１４に共通接続される。尚、この例
以外にも、Ｎ形半導体基板に形成したＰ形ウェル領域に
メモリセルアレイ１０を作成することも勿論可能であ
る。
【００２６】図１に戻って、メモリセルアレイ１０のビ
ットラインは、センスアンプ及びページバッファ回路３
０に接続される。そして、センスアンプ及びページバッ
ファ回路３０は、列選択回路４０、データ入出力バッフ
ァ回路５０に連絡している。代表例として、メモリセル
アレイ１０内の第ｋ番目の列ブロックＣＢｋに関連した
センスアンプ及びページバッファ回路３０、列選択回路
４０、及びデータ入出力バッファ回路５０の回路例を図
５に示してある。図中、基準部３３及びＰチャネルトラ
ンジスタ５４で構成された部分が電流ミラー形のセンス
アンプを示し、またビットラインＢＬには、ページバッ
ファＰＢｋ−１〜ＰＢｋ−２５６が接続されている。こ
のようなセンスアンプ及びページバッファ回路３０、列
選択回路４０、及びデータ入出力バッファ回路５０の構
成、回路動作は、韓国特許出願第９３−３９０号に記載
されたものを使用している。
【００２７】図１に示す行デコーダ２０は、図２の制御
ゲートラインＣＧＬ１〜ＣＧＬ８へ、各種動作モードに
対応するワードライン駆動信号を提供する。これについ
ても前記韓国特許出願第９３−３９０号に記載されてい
る。本発明に係るマルチブロック消去及び消去検証で
は、これら制御ゲートラインＣＧＬ１〜ＣＧＬ８に基準
電位（０Ｖ）が印加される。また、図２に示す下部接地
選択ラインＬＧＳＬ及び上部接地選択ラインＵＧＳＬは
図示せぬ接地ライン駆動回路に接続され、本発明に係る
マルチブロック消去及び消去検証では、約５Ｖが下部接
地選択ラインＬＧＳＬ及び上部接地選択ラインＵＧＳＬ
へ印加される。
【００２８】図１に示すブロック選択回路６０は、本発
明に係るマルチブロック選択モードで、ブロックアドレ
ス信号に応答して選択対象のメモリブロックであること
を示すブロック選択フラグを貯蔵し、マルチブロック消
去の実行で該ブロック選択フラグに応答して選択対象の
メモリブロックを一挙に消去するためのブロック選択信
号ＢＳＬをブロック選択制御ラインＢＳＣｉへ提供す
る。更に、消去検証で、ブロック選択制御信号φBSC に
応答してブロック選択可否を示すブロック選択読出信号
ＶＲＹｒｄを発生する。
【００２９】図６に、このブロック選択回路６０の回路
例を示してある。ＮＡＮＤゲートのメインデコーダ６８
は、行アドレス信号をプリデコーディング信号Ｐｍ，Ｑ
ｍ，Ｒｍとして入力する。このメインデコーダ６８の出
力は、インバータ２１を通じてＮチャネルトランジスタ
２２のゲートに印加される。Ｎチャネルトランジスタ２
２のチャネルはＮチャネルトランジスタ２３のチャネル
と直列接続されており、これらは、ノード１１と基準電
位との間に接続される。Ｎチャネルトランジスタ２３の
ゲートにはブロック選択信号ＢＳＬが入力される。
【００３０】メインデコーダ６８の出力はまた、リセッ
ト信号バーＲＳＴと共にＮＯＲゲート２５の入力とな
る。このＮＯＲゲート２５の出力はＮチャネルトランジ
スタ２７のゲートに入力されている。Ｎチャネルトラン
ジスタ２７のチャネルは、ノード１２と基準電位との間
に接続されている。そして、ノード１１とノード１２の
間にラッチ２４が設けられており、ここにブロック選択
フラグが貯蔵される。ラッチ２４の出力は、マルチブロ
ック選択信号バーＭＢＥと共にＮＯＲゲート２６の入力
となる。ＮＯＲゲート２６の出力はＮＯＲゲート２８に
入力され、メインデコーダ６８の出力とＮＯＲ演算され
る。
【００３１】ラッチ２４、Ｎチャネルトランジスタ２
２，２３、インバータ２１で構成された部分が、ブロッ
ク選択フラグを貯蔵するための貯蔵手段２９である。ま
た、Ｎチャネルトランジスタ２７、ＮＯＲゲート２５か
らなる部分は、選択メモリブロック内のメモリトランジ
スタ消去が成功したときに、貯蔵手段２９に貯蔵された
ブロック選択フラグをリセットフラグに変更する手段で
ある。
【００３２】ＮＯＲゲート２８の出力はライン６１へ送
られ、Ｎチャネルトランジスタ６２のゲートに入力され
る。このＮチャネルトランジスタ６２に直列接続したＮ
チャネルトランジスタ６３のゲートに、ブロック選択制
御信号φBSC が入力されている。Ｎチャネルトランジス
タ６２のドレインに接続されたライン６４には、ソース
に電源電圧Ｖｃｃを受けるＰチャネルトランジスタ６５
が接続されており、このＰチャネルトランジスタ６５の
ゲートにもブロック選択制御信号φBSC が入力されてい
る。ライン６４にはインバータ６６が接続されており、
該インバータ６６を通じてブロック選択読出信号ＶＲＹ
ｒｄが提供される。
【００３３】ライン６１は、Ｄ形トランジスタ１２２の
チャネルを通じてブロック選択制御ラインＢＳＣｉに接
続される。ブロック選択制御ラインＢＳＣｉに対して
は、プログラム時に高電圧のプログラム電圧を提供する
回路６７が設けられている。この回路６７は、本発明に
係るマルチブロック選択モード、マルチブロック消去、
消去検証ではディスエーブルされる回路である。
【００３４】ライン６１はまた、直列接続したトランス
ファゲート１２３とＤ形トランジスタ１２４を介して上
部選択ゲートラインＵＳＧＬｉへ、直列接続したトラン
スファゲート１２６とＤ形トランジスタ１２７を介して
下部選択ゲートラインＬＳＧＬｉへ、それぞれ接続され
る。トランスファゲート１２３及びＤ形トランジスタ１
２４と、トランスファゲート１２６及びＤ形トランジス
タ１２７とは並列接続されている。このトランスファゲ
ート１２３とＤ形トランジスタ１２４との間には基準電
位に接地したＮチャネルトランジスタ１２５が接続さ
れ、トランスファゲート１２６とＤ形トランジスタ１２
７との間には基準電位に接地したＮチャネルトランジス
タ１２８が接続されている。上記韓国特許出願第９３−
３９０号の記載を参考に、マルチブロック消去でトラン
スファゲート１２３，１２６は導通状態になり、また信
号バーＷＥｍは論理“ロウ”状態になる。このとき、Ｎ
チャネルトランジスタ１２５，１２８は非導通状態にな
る。消去検証では、選択的にトランスファゲート１２
３，１２６は導通状態になり、信号バーＷＥｍは論理
“ハイ”状態になりＤ形トランジスタ１２４，１２７が
導通状態にある。このとき、選択的にＮチャネルトラン
ジスタ１２５，１２８は非導通状態になる。
【００３５】マルチブロック選択モードの初期で、ＮＯ
Ｒゲート２５の出力は、リセット信号バーＲＳＴと、す
べて論理“ハイ”状態のプリデコーディング信号Ｐｍ，
Ｑｍ，Ｒｍとに応じてＮチャネルトランジスタ２７を導
通させ、従ってラッチ２４はリセット状態、即ち論理
“ロウ”状態を維持している。その後、リセット信号バ
ーＲＳＴが論理変化すると、メモリブロックを選択する
プリデコーディング信号Ｐｍ，Ｑｍ，Ｒｍとブロック選
択信号ＢＳＬに応答し、該当ラッチ２４は論理“ロウ”
状態から論理“ハイ”状態に変更されてブロック選択フ
ラグを貯蔵する。つまり、マルチブロック選択モード
で、外部アドレスにより指定される選択メモリブロック
に対応した貯蔵手段２９はブロック選択フラグを貯蔵
し、非選択メモリブロックに対応した貯蔵手段２９はリ
セット状態を維持する。
【００３６】次に、マルチブロック消去で、論理“ロ
ウ”状態のマルチブロック選択信号バーＭＢＥが入力さ
れると、論理“ハイ”状態のプリデコーディング信号Ｐ
ｍ，Ｑｍ，Ｒｍに応答してブロック選択フラグを貯蔵し
ているラッチ２４に対応するライン６１は論理“ハイ”
状態になり、一方、リセット状態を貯蔵しているラッチ
２４に対応するライン６１は論理“ロウ”状態になる。
その結果、選択メモリブロックに対応するブロック選択
制御ラインＢＳＣｉは論理“ハイ”状態になり、非選択
メモリブロックに対応するブロック選択制御ラインＢＳ
Ｃｉは論理“ロウ”状態になる。
【００３７】マルチブロック消去後には消去検証が実行
される。メモリブロックは順次なプリデコーディング信
号Ｐｍ，Ｑｍ，Ｒｍにより指定される。そこで、非選択
メモリブロック、即ちリセット状態を貯蔵しているラッ
チ２４に関連したメモリブロックがプリデコーディング
信号Ｐｍ，Ｑｍ，Ｒｍにより指定される場合、論理“ロ
ウ”状態のライン６１によりＮチャネルトランジスタ６
２が非導通状態にあり、ブロック選択読出信号ＶＲＹｒ
ｄは論理“ロウ”状態で発生する。一方、選択メモリブ
ロック、即ちブロック選択フラグを貯蔵しているラッチ
２４に関連したメモリブロックがプリデコーディング信
号Ｐｍ，Ｑｍ，Ｒｍにより指定される場合、論理“ハ
イ”状態のライン６１とブロック選択制御信号φBSC に
よりＮチャネルトランジスタ６２，６３が導通し、論理
“ハイ”状態のブロック選択読出信号ＶＲＹｒｄが発生
する。つまり、Ｎチャネルトランジスタ６２，６３、Ｐ
チャネルトランジスタ６５、及びインバータ６６から構
成されている回路１３は、貯蔵手段２９がブロック選択
フラグを貯蔵しているか否か、要するに、当該ブロック
選択回路６０が選択メモリブロックに対応するか否かを
判断する判断手段になる。
【００３８】図１に示した行アドレスカウンタ１００
は、マルチブロック選択モードの初期に、論理“ハイ”
状態の制御信号φa10 に応答してアドレス信号Ａ12〜Ａ
21及びその相補信号バーＡ12〜バーＡ21をすべて論理
“ハイ”状態になるようにする。その後、行アドレスカ
ウンタは１００は、メモリブロックを選択する外部行ア
ドレス信号Ａ12〜Ａ21に応答してブロック選択アドレス
信号Ａ12，バーＡ12〜Ａ21，バーＡ21を発生する。また
消去検証で、この行アドレスカウンタ１００は、メモリ
ブロックＢＫ１〜ＢＫ１０２４を順次に選択するブロッ
ク選択アドレス信号Ａ12，バーＡ12〜Ａ21，バーＡ21を
発生する。
【００３９】図７Ａは、行アドレスカウンタ１００の回
路例を示しており、図７Ｂは、図７Ａのカウンタステー
ジ中の１カウンタの回路例を示している。
【００４０】カウンタステージに設けられたカウンタ１
３２〜１３４の各出力端子Ｘi+1 及びその相補端子バー
Ｘi+1 は、後段のカウンタのクロック入力端子Ｘi 及び
その相補入力端子バーＸi に接続されている。カウンタ
１３２〜１３４の各アドレス入力端子Ｄはブロックアド
レス信号ＰＡ12〜ＰＡ20をそれぞれ入力し、各アドレス
負荷端子Ｌは制御回路８０からのアドレス負荷信号ＡＤ
loadを入力する。また各リセット端子バーＲは、制御回
路８０からのアドレスリセット信号バーＲＳＴ xaddを入
力する。
【００４１】ＮＯＲゲート１３５〜１３７の第１入力端
子は、インバータを通じて対応するカウンタ１３２〜１
３４の出力端子Ｘi+1 とそれぞれ接続される。これらＮ
ＯＲゲート１３５〜１３７の第２入力端子及びＮＯＲゲ
ート１３８〜１４１の第１入力端子は、制御回路８０か
らのカウンタホールディング信号φa10 を入力する。Ｎ
ＯＲゲート１３８〜１４１の第２入力端子は、ＮＯＲゲ
ート１３５〜１３７の出力端子にそれぞれ接続される。
ＮＯＲゲート１３８〜１４１の出力端子及びＮＯＲゲー
ト１３５〜１３７の出力端子は、それぞれインバータを
通じてブロック選択アドレス信号Ａ12〜Ａ21及びその相
補信号バーＡ12〜バーＡ21を出力する。第１段のカウン
タ１３２のクロック入力端子Ｘi 及びその相補入力端子
バーＸiは、それぞれ消去検証制御回路９０からのブロ
ックアドレスクロックφBAC 及びインバータ１３１を通
じたその反転クロックバーφBAC を入力する。
【００４２】図７Ｂに示すように、各カウンタは、Ｎチ
ャネルトランジスタ１４２〜１４５とＮＡＮＤゲート１
４６〜１５１とから構成される。クロック入力端子Ｘi
が論理“ロウ”状態（相補入力端子バーＸi は論理“ハ
イ”状態）、リセット端子バーＲが論理“ロウ”状態、
アドレス負荷端子Ｌが論理“ハイ”状態にあるとき、出
力端子Ｘi+1 はアドレス入力端子Ｄの論理状態を出力
し、出力端子バーＸi+1は常に論理“ハイ”状態にあ
る。そこで、この場合の図７Ａに示すカウンタステージ
１３２〜１３４はマルチブロック選択モードで、アドレ
ス入力端子Ｄにブロックアドレス信号ＰＡ12〜ＰＡ21を
入力し、これに対応するブロック選択アドレス信号Ａ12
〜Ａ21とその相補信号バーＡ12〜バーＡ21とを発生す
る。
【００４３】アドレス負荷端子Ｌ及びクロック入力端子
Ｘi が論理“ロウ”状態、リセット端子バーＲが論理
“ハイ”状態から論理“ロウ”状態になると、出力端子
Ｘi+1は論理“ロウ”状態（出力端子バーＸi+1 は論理
“ハイ”状態）にリセットされる。リセット端子バーＲ
が論理“ロウ”状態から論理“ハイ”状態になった後、
クロック入力端子Ｘi にクロックを入力すると、このク
ロックが論理“ハイ”状態から論理“ロウ”状態になる
度に出力端子Ｘi+1 の論理状態が変更される。そこで、
図７Ａに示した行アドレスカウンタ１００は消去検証
で、論理“ロウ”状態のアドレス負荷信号ＡＤload及び
アドレスリセット信号バーＲＳＴxaddを有し、ブロック
アドレスクロックφBAC が論理“ハイ”状態から論理
“ロウ”状態になる度に順次カウントアップ動作を行
う。図７Ａにおいて、カウンタホールディング信号φ
a10 はマルチブロック選択モードの初期及びマルチブロ
ック消去中に論理“ハイ”状態にあり、これにより、ブ
ロック選択アドレス信号Ａ12〜Ａ21及びその相補信号バ
ーＡ12〜バーＡ21をすべて論理“ハイ”状態に維持す
る。
【００４４】図１に示す行プリデコーダ７０は、上記行
アドレスカウンタ１００からのブロック選択アドレス信
号Ａ12〜Ａ21とその相補信号バーＡ12〜バーＡ21とを入
力し、プリデコーディング信号Ｐｍ，Ｑｍ，Ｒｍを発生
する。プリデコーディング信号Ｐｍは、ブロック選択ア
ドレス信号Ａ12，バーＡ12，Ａ13，バーＡ13，Ａ14，バ
ーＡ14を利用してデコーディングした信号であり、プリ
デコーディング信号Ｑｍは、ブロック選択アドレス信号
Ａ15，バーＡ15，Ａ16，バーＡ16，Ａ17，バーＡ17を利
用してデコーディングした信号であり、プリデコーディ
ング信号Ｒｍは、ブロック選択アドレス信号Ａ18，バー
Ａ18，…，Ａ21，バーＡ21を利用してデコーディングし
た信号である。この行プリデコーダ７０は、ＮＡＮＤゲ
ート及びインバータから構成された一般的なプリデコー
ディング回路である。
【００４５】図１に示す制御回路８０は、本発明に係る
各動作に従って行アドレスカウンタ１００に制御信号φ
a10 ，バーＲＳＴxadd，ＡＤloadを提供し、ブロック選
択回路６０に制御信号バーＲＳＴ，バーＭＢＥ，ＢＳＬ
を提供し、そして消去検証制御回路９０に制御信号バー
φeravf を提供する。
【００４６】図８は、この制御回路８０の回路例を示し
ている。同図の制御回路８０は、マルチブロック選択モ
ードでコマンドレジスタ１３０からのマルチブロック選
択命令フラグＳｂｓを入力する。このとき、コマンドレ
ジスタ１３０からのマルチブロック消去命令フラグＳｅ
ｒａは論理“ロウ”状態にある。従って、ＮＡＮＤゲー
ト１６４の出力ライン１８４上の信号バーＥＲＡは論理
“ハイ”状態にある。マルチブロック選択モードでマル
チブロック選択命令フラグＳｂｓは論理“ロウ”状態か
ら論理“ハイ”状態になり、これにより、短パルス発生
回路１５３は論理“ロウ”状態の短パルスをＮＡＮＤゲ
ート１６５に提供する。そして、論理“ロウ”状態の短
パルスがインバータ１７５からリセット信号バーＲＳＴ
として提供される。また、ＮＡＮＤゲート１６６は論理
“ロウ”状態の短パルスをＮＡＮＤゲート１６７に出力
し、これにより、カウンタホールディング信号φa10 が
論理“ハイ”状態の短パルスで発生する。従って、マル
チブロック選択命令信号Ｓｂｓが論理“ロウ”状態から
論理“ハイ”状態になるマルチブロック選択モードの初
期に、リセット信号バーＲＳＴは論理“ロウ”状態の短
パルスになり、カウンタホールディング信号φa10 は論
理“ハイ”状態の短パルスになる。
【００４７】その後、外部書込エネーブル信号バーＷＥ
のトグルに従ってブロック選択アドレス信号が入力さ
れ、このアドレス信号が入力されたのを知らせるアドレ
スサイクル信号Ａｃｙｃが入力される。このアドレスサ
イクル信号Ａｃｙｃは論理“ハイ”状態のクロックパル
スであり、このアドレスサイクル信号Ａｃｙｃが論理
“ハイ”状態から論理“ロウ”状態になった後には直ぐ
に、インバータ１７７、短パルス発生回路１５６、及び
インバータ１７８を通じてライン１８５上に論理“ハ
イ”状態の短パルスが発生する。そこで、ＮＡＮＤゲー
ト１６８はインバータ１７９を通じて論理“ロウ”状態
の短パルスを入力し、アドレスリセット信号バーＲＳＴ
xaddは、インバータ１８１を通じて論理“ロウ”状態の
短パルスで出力される。アドレス負荷信号ＡＤloadは、
ライン１８５上の論理“ハイ”状態の短パルスに応答し
てパルス伸張回路１５９及びインバータ１８２を通じて
伸張した論理“ハイ”状態のクロックパルスになる。ラ
イン１８５上の論理“ハイ”状態の短パルスが論理“ハ
イ”状態から論理“ロウ”状態になるとき、ＮＡＮＤゲ
ート１６９は、短パルスを発生する短パルス発生回路１
５８の出力とマルチブロック選択命令フラグＳｂｓを入
力し、ブロック選択信号ＢＳＬは、インバータ１８３を
通じて論理“ハイ”状態のクロックパルスになる。
【００４８】このような方式で、ブロック選択アドレス
信号が外部から指定される度にアドレスサイクル信号Ａ
ｃｙｃにより、アドレスリセット信号バーＲＳＴxadd、
アドレス負荷信号ＡＤload、及びブロック選択信号ＢＳ
Ｌは、それぞれ論理“ロウ”状態の短パルス、論理“ハ
イ”状態の伸張したパルス、及び論理“ハイ”状態の短
パルスになる。
【００４９】マルチブロック選択モードは、マルチブロ
ック消去命令の入力により終了する。マルチブロック消
去命令の入力により、マルチブロック選択命令フラグＳ
ｂｓは論理“ロウ”状態になり、また、マルチブロック
消去命令フラグＳｅｒａは論理“ハイ”状態になる。論
理“ハイ”状態のマルチブロック消去命令フラグＳｅｒ
ａに応答してループカウンタリセット信号バーＲＳＴ
pcntは、短パルス発生回路１５２を通じて論理“ロウ”
状態の短パルスで発生し、マルチブロック選択信号バー
ＭＢＥは論理“ロウ”状態になる。同時に、ＮＡＮＤゲ
ート１６４は、このマルチブロック消去命令フラグＳｅ
ｒａと論理“ハイ”状態にラッチされたフリップフロッ
プ１６３の出力信号に応答して論理“ロウ”状態をライ
ン１８４上に提供する。これにより、カウンタホールデ
ィング信号φa10 はＮＡＮＤゲート１６７を通じて論理
“ハイ”状態になる。
【００５０】約５ｍｓｅｃの間でマルチブロック消去が
行われた後、図示せぬタイマー回路から消去終了信号φ
erasが発生する。論理“ロウ”状態の短パルスの初期消
去終了信号φerasにより、消去検証がマルチブロック消
去終了後連続的に行われる。この消去終了信号φerasが
インバータ１７２を通じて入力されるフリップフロップ
１６３は、論理“ハイ”状態から論理“ロウ”状態にラ
ッチされ、ＮＡＮＤゲート１６４はライン１８４上に論
理“ロウ”状態から論理“ハイ”状態になる信号バーＥ
ＲＡを発生する。そして、カウンタホールディング信号
φa10 は論理“ロウ”状態になり、消去検証開始信号バ
ーφeravf は短パルス発生回路１５４を通じて論理“ロ
ウ”状態の短パルスで発生する。これにより、アドレス
リセット信号バーＲＳＴxaddの論理“ハイ”状態が論理
“ロウ”状態の短パルスになる。消去検証の終了時、消
去検証信号ＥＲＡｖｆは論理“ハイ”状態から論理“ロ
ウ”状態になり、このとき、短パルス発生回路１５７は
論理“ハイ”状態の短パルスを発生する。
【００５１】この場合、メモリブロックの順次検証動作
で、いずれか１つのメモリブロックが消去されていなけ
れば、パス／フェイル信号ＰＦｒｅｇは論理“ロウ”状
態になる。そこで、ＮＡＮＤゲート１６１の出力ライン
１８６上の消去検証終了信号φeranは論理“ロウ”状態
の短パルスになる。消去検証サイクルの数が所定値に到
達しなかった場合、ループカウンタ１２０の出力信号Ｐ
Ｃｏｕｔは論理“ロウ”状態を維持するので、ＮＯＲゲ
ート１６２の出力は論理“ハイ”状態の短パルスを発生
し、フリップフロップ１６３は論理“ロウ”状態から論
理“ハイ”状態にラッチされる。そして、ライン１８４
上の信号バーＥＲＡは論理“ロウ”状態になり、これに
より、カウンタホールディング信号φa10 は論理“ハ
イ”状態になる。その結果、消去検証の終了と同時にマ
ルチブロック消去が再実行されることになる。
【００５２】図１に示す消去検証制御回路９０は、消去
検証でブロック選択回路６０にブロック選択制御信号φ
BSC を提供し、検証されるメモリブロックがマルチブロ
ック選択モードで選択されたメモリブロックか否かを示
すブロック選択読出信号ＶＲＹｒｄを入力する。この消
去検証制御回路９０は、消去検証開始信号バーφerav f
を制御回路８０から入力し、行アドレスカウンタ１００
にブロックアドレスクロックφBAC を提供し、制御回路
８０に消去検証信号ＥＲＡｖｆを提供する。
【００５３】図９は、この消去検証制御回路９０の回路
例を示している。マルチブロック選択モード及びマルチ
ブロック消去中、フリップフロップ２０７は論理“ハ
イ”状態をラッチしている。従って、消去検証信号ＥＲ
Ａｖｆは、インバータ２０８を通じて論理“ロウ”状態
をマルチブロック選択モード及びマルチブロック消去中
維持する。ＮＯＲゲート１９３は、インバータ１９４を
通じて論理“ハイ”状態を入力するので、論理“ロウ”
状態がＮＯＲゲート１９３から出力される。そして、ク
ロック発生回路１９５は論理“ロウ”状態を出力し、ブ
ロック選択制御信号φBSC は、マルチブロック選択モー
ド及びマルチブロック消去中論理“ロウ”状態にある。
また、ブロックアドレスクロックφBAC は論理“ロウ”
状態の消去検証信号ＥＲＡｖｆにより、インバータ２０
１，２０２、ＮＡＮＤゲート２０４、ＮＯＲゲート２０
５を通じて論理“ロウ”状態にあり、フリップフロップ
２００は論理“ロウ”状態にラッチされている。フリッ
プフロップ１９１は、マルチブロック選択モード及びマ
ルチブロック消去中論理“ハイ”状態にラッチされてい
る。そこで、マルチブロック選択モード及びマルチブロ
ック消去中、消去検証制御回路９０は、消去検証信号Ｅ
ＲＡｖｆ、ブロック選択制御信号φBSC 、及びブロック
アドレスクロックφBAC を論理“ロウ”状態にディスエ
ーブルする。
【００５４】マルチブロック消去後、消去検証の初期
に、制御回路８０から論理“ロウ”状態の短パルスバー
φeravf が消去検証制御回路９０に入力され、これによ
り、フリップフロップ２０７が論理“ハイ”状態から論
理“ロウ”状態にラッチされる。すると、消去検証信号
ＥＲＡｖｆは論理“ロウ”状態から論理“ハイ”状態に
なり、ＮＯＲゲート１９３は論理“ハイ”状態を出力す
る。クロック発生回路１９５は、このＮＯＲゲート１９
３の出力に応答してクロックを発生し始める。このクロ
ック発生回路１９５からのクロックが論理“ロウ”状態
から論理“ハイ”状態に遷移するとき、ブロック選択制
御信号φBSC は論理“ハイ”状態の短パルスで発生す
る。クロック発生回路１９５からのクロックが論理“ハ
イ”状態から論理“ロウ”状態に遷移するとき、ＮＯＲ
ゲート１９８は論理“ハイ”状態の短パルスを発生し、
これにより、フリップフロップ２００は論理“ハイ”状
態にラッチされる。そこで、ＮＡＮＤゲート２０４は論
理“ロウ”状態になり、ＮＯＲゲート２０５は、クロッ
ク発生回路１９５から発生したクロックをブロックアド
レスクロックφBAC として出力する。
【００５５】ブロックアドレスクロックφBAC が論理
“ハイ”状態から論理“ロウ”状態に遷移する度に、図
７Ａに示した行アドレスカウンタ１００は、メモリブロ
ックを順次に指定するアドレス信号を発生する。もし、
行アドレスカウンタ１００により指定されたメモリブロ
ックに対応するブロック選択回路６０の貯蔵手段２９が
マルチブロック選択モード中に選択されていなければ、
当該メモリブロックに対する消去検証動作は行われな
い。一方、行アドレスカウンタ１００により指定された
メモリブロックに対応するブロック選択回路６０の貯蔵
手段２９がブロック選択フラグを貯蔵していれば、図６
に示したライン６１は論理“ハイ”状態になり、論理
“ハイ”状態の短パルスのブロック選択制御信号φBSC
を利用してブロック選択読出信号ＶＲＹｒｄが発生され
る。論理“ハイ”状態のパルスのブロック選択読出信号
ＶＲＹｒｄに応答して図９に示すフリップフロップは論
理“ロウ”状態にラッチされ、これにより、インバータ
１９２の出力ライン２１６上の信号ＲＯＰは論理“ハ
イ”状態になる。そこで、クロック発生回路１９５はク
ロックの発生を中断して論理“ハイ”状態を出力し、こ
れにより、ブロックアドレスクロックφBAC は論理“ハ
イ”状態を維持する。
【００５６】この場合、指定されたメモリブロックに対
する消去検証読出動作が行われ、この消去検証読出動作
後に検証読出終了信号φsfinが発生される。論理“ハ
イ”状態のパルスのこの検証読出終了信号φsfinによ
り、フリップフロップ１９１は論理“ロウ”状態から論
理“ハイ”状態にラッチされ、これにより、インバータ
１９２の出力ライン２１６上の信号ＲＯＰは論理“ロ
ウ”状態になり、クロック発生回路１９５は、クロック
を再び発生しつつブロックアドレスクロックφBAC を発
生する。ＮＡＮＤゲート２１０，２１２，２１３，２１
４、インバータ２０９，２１１、及び論理“ハイ”状態
から論理“ロウ”状態になるときに論理“ハイ”状態の
短パルスを発生する回路２１５から構成された手段は、
消去検証サイクルの完了時にフリップフロップ２０７を
論理“ロウ”状態から論理“ハイ”状態にラッチし、消
去検証信号ＥＲＡｖｆがインバータ２０８を通じて論理
“ハイ”状態から論理“ロウ”状態になるようにする。
そこで、ＮＡＮＤゲート２０４の出力は、インバータ２
０１，２０２を通じて論理“ハイ”状態になり、同時に
フリップフロップ２００は論理“ロウ”状態にラッチさ
れる。これにより、ブロックアドレスクロックφBAC は
論理“ロウ”状態になる。また、クロック発生回路１９
５は、インバータ１９４及びＮＯＲゲート１９３を通じ
た論理“ロウ”状態に応答してクロック発生を中断す
る。
【００５７】図１に示すパス／フェイル検出回路１１０
は、ブロック選択アドレス信号による選択メモリブロッ
クの消去後、消去検証中に、当該メモリブロックから読
出されたデータをセンスアンプにて感知し、選択メモリ
ブロック内のすべてのメモリトランジスタが所定のしき
い値電圧値まで消去されたかどうかを示す信号を提供す
る。
【００５８】図１０Ａ及び図１０Ｂは、このパス／フェ
イル検出回路１１０の回路例を示す。図１０Ａは、図２
に示した第ｋ番目の列ブロックＣＢｋに関連した消去検
証検出回路２２０を示している。ライン２２８と基準電
位（接地）間にＮチャネルトランジスタ２２１〜２２３
のチャネルが並列接続され、これらトランジスタ２２１
〜２２３の各ゲートは、ライン７１にそれぞれ接続され
ている。また、電源電圧Ｖｃｃとライン２２８との間に
は、Ｐチャネルトランジスタ２２４及びＤ形トランジス
タ２２５の各チャネルが並列接続されており、消去検証
中、Ｐチャネルトランジスタ２２４のゲートに論理“ハ
イ”状態になる検証制御信号ＳＵＰが印加される。Ｄ形
トランジスタ２２５のゲートはライン２２８に接続され
ている。ＮＯＲゲート２２６の２入力端子は、ライン２
２８及び検証制御信号ＳＵＰと相補関係の信号バーＳＦ
Ｐにそれぞれつながれ、第ｋ番目の列ブロックＣＢｋの
消去検証検出信号ＦＰｋがインバータ２２７を通じて出
力される。
【００５９】消去検証読出動作で、第ｋ番目の列ブロッ
クＣＢｋに関連したメモリブロック内のメモリトランジ
スタ消去がすべて成功していれば、各ライン７１はすべ
て論理“ロウ”状態、ライン２２８は論理“ハイ”状
態、消去検証検出信号ＦＰｋは論理“ハイ”状態にな
る。もし、列ブロックＣＢｋに関連したメモリブロック
内メモリトランジスタの１つでも消去成功していなけれ
ば、ライン７１中の少なくとも１つが論理“ハイ”状態
になり、消去検証検出信号ＦＰｋは論理“ロウ”状態に
なる。
【００６０】図１０Ｂは、消去検証検出回路２２０から
の消去検証検出信号ＦＰｋ（ｋ＝１，２，…，８）に応
答し、選択メモリブロック内のメモリトランジスタ消去
が成功したかどうかを判断する手段を示している。
【００６１】加算回路２３９は、消去検証検出信号ＦＰ
１〜ＦＰ８を入力するＮＡＮＤゲート２２９，２３０
と、これらの出力を入力するＮＯＲゲート２３１及びイ
ンバータ２３２と、から構成される。この加算回路２３
９は、選択メモリブロック内のメモリセル消去がすべて
成功していれば論理“ロウ”状態を出力する。すると、
インバータ２３３を通じてパス／フェイルラッチ信号φ
fplch を入力するＮＯＲゲート２３４は論理“ハイ”状
態のパス信号φpassを出力する。一方、選択メモリブロ
ック内メモリトランジスタのいずれか１つでも消去成功
していなければ、この加算回路２３９は論理“ハイ”状
態を出力し、これに応じて、パス／フェイルラッチ信号
φfplch を利用したＮＡＮＤゲート２３５を通じて論理
“ロウ”状態のフェイル信号バーφfailを発生する。フ
リップフロップ２３８は、消去検証動作の初期に、論理
“ロウ”状態の短パルスバーφeravf に応答して論理
“ハイ”状態にラッチされている。従って、フリップフ
ロップ２３８は、論理“ロウ”状態のフェイル信号バー
φfailをインバータ２３６を通じて入力することによ
り、論理“ロウ”状態にラッチされる。これに従って、
論理“ロウ”状態のパスフェイル信号ＰＦｒｅｇが発生
すると、消去検証の完了後にマルチブロック消去が行わ
れる。
【００６２】図１に示すループカウンタ回路１２０は、
マルチブロック消去及び消去検証の反復回数を定める回
路である。図１１〜図１３は、ループカウンタ回路１２
０の回路例を示している。
【００６３】図１１に示す２進カウンタステージは、最
初のブロック消去動作の初期にループカウンタリセット
信号バーＲＳＴpcntによりリセットされる。この２進カ
ウンタステージは、各消去検証動作の初期に発生する消
去検証開始信号バーφeravfを利用してダウンカウント
を行う。
【００６４】図１２は、図１１の２進カウンタステージ
の各カウンタ２４１〜２４４の１つを示した回路図であ
る。各カウンタ２４１〜２４４の出力信号バーφpc1 〜
バーφpc7 は、図１３に示すＮＡＮＤゲート２４５〜２
５１の第１入力端子にそれぞれ入力される。これらＮＡ
ＮＤゲートの第２入力端子Ｎ０〜Ｎ６は、マルチブロッ
ク消去及び消去検証の最大反復回数を定める端子とな
る。例えば、最大反復回数を１６回とすると、第２入力
端子Ｎ０〜Ｎ３に電源電圧Ｖｃｃが入力され、残りの第
２入力端子Ｎ４〜Ｎ６は接地される。そして、予め設定
された最大反復回数に到達すると、ループカウンタ回路
１２０はＮＯＲゲート２５５から論理“ハイ”状態を出
力する。
【００６５】図１に戻って、外部ピン数を減少させるた
めに外部アドレス信号はデータ入出力端子Ｉ／Ｏ０〜Ｉ
／Ｏ７に入力される。制御バッファ１６０は、外部制御
信号、例えばチップエネーブル信号バーＣＥ、出力エネ
ーブル信号バーＯＥ、書込エネーブル信号バーＷＥ、ア
ドレスラッチエネーブル信号ＡＬＥ、命令ラッチエネー
ブル信号ＣＬＥを入力し、コマンドレジスタ１３０、行
アドレスバッファ１４０、列アドレスバッファ及びデコ
ーダ１５０を制御する。これら制御信号に従って行アド
レスバッファ１４０、列アドレスバッファ及びデコーダ
１５０は、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に入力
されるアドレスを制御バッファ１６０からの制御信号に
応答してラッチする。また、コマンドレジスタ１３０
は、制御バッファ１６０からの制御信号に応答して多数
の命令信号を出力する。このような構成は公知のもの
で、本発明の特徴的部分に大きく関与するものではない
ので、詳細は省略する。
【００６６】図１４は、本発明に係るマルチブロック選
択モード、マルチブロック消去、そして消去検証のフロ
ーチャートで、図１５〜図１９は、本発明に係る各信号
のタイミングを示した波形図である。以下、各動作ごと
に説明する。
【００６７】マルチブロック選択モード
【００６８】図１５に示す時刻ｔ１で、図１４の過程２
６０のブロック選択命令入力が開始される。このブロッ
ク選択命令は、チップエネーブル信号バーＣＥが論理
“ロウ”状態になった後、命令ラッチエネーブル信号Ｃ
ＬＥが論理“ハイ”状態になり、書込エネーブル信号バ
ーＷＥが論理“ロウ”状態になるときに、データ入出力
端子を通じてメモリブロック選択命令、例えば６０Ｈ
（ｈｅｘａコード）を入力することにより行われる。そ
して、書込エネーブル信号バーＷＥが論理“ロウ”状態
から論理“ハイ”状態になるとき、コマンドレジスタ１
３０がこのブロック選択命令コードを入力し、次いでブ
ロック選択命令フラグＳｂｓが論理“ロウ”状態から論
理“ハイ”状態に遷移する。すると、制御回路８０は、
このブロック選択命令フラグＳｂｓに応答して論理“ロ
ウ”状態の短パルスバーＲＳＴを発生し、論理“ハイ”
状態のカウンタホールディング信号φa10 を発生する。
【００６９】図７Ａに示した行アドレスカウンタ１００
は、発生したカウンタホールディング信号φa10 に応答
してブロック選択アドレス信号Ａ12，バーＡ12〜Ａ21，
バーＡ21をすべて論理“ハイ”状態に保持し、行プリデ
コーダ７０を通じてプリデコーディング信号Ｐｍ，Ｑ
ｍ，Ｒｍがすべて論理“ハイ”状態に保持される。その
結果、図６に示したＮＯＲゲート２５が論理“ハイ”状
態を出力し、Ｎチャネルトランジスタ２７が導通する。
これにより、ラッチ２４が第１論理状態すなわち“ロ
ウ”になる。つまり、メモリブロックに関連した貯蔵手
段２９は、第１論理状態のリセットフラグを貯蔵する。
【００７０】その後、アドレスラッチエネーブル信号Ａ
ＬＥが論理“ハイ”状態になり、書込エネーブル信号バ
ーＷＥが論理“ロウ”状態から論理“ハイ”状態になる
ときごとに１つのメモリブロックを選択するためにデー
タ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力される外部行
アドレス信号を、行アドレスバッファ１４０が貯蔵す
る。外部行アドレス信号がすべて行アドレスバッファ１
４０に入力されると、アドレスサイクル信号Ａcyc が発
生する。この論理“ハイ”状態から論理“ロウ”状態に
なるアドレスサイクル信号Ａcyc に応答してアドレス負
荷信号ＡＤload、アドレスリセット信号バーＲＳ
Ｔxadd、及びブロック選択信号ＢＳＬが、図１５に示す
ように制御回路８０で発生する。アドレスリセット信号
バーＲＳＴxadd及びアドレス負荷信号ＡＤloadは、図７
Ａに示した行アドレスカウンタ１００に入力される。そ
して、行アドレスバッファ１４０に貯蔵されたメモリブ
ロックを選択するためのブロックアドレス信号ＰＡ12〜
ＰＡ21に対応するブロック選択アドレス信号Ａ12，バー
Ａ12〜Ａ21，バーＡ21に応答し、プリデコーディング信
号Ｐｍ，Ｑｍ，Ｒｍが発生される。
【００７１】この外部アドレス信号により指定されるメ
モリブロックに関連した図６のメインデコーダ６８は、
論理“ハイ”状態のプリデコーディング信号Ｐｍ，Ｑ
ｍ，Ｒｍに応答して論理“ロウ”状態を出力し、これに
よりＮチャネルトランジスタ２２が導通する。同時にＮ
チャネルトランジスタ２３は、論理“ハイ”状態のブロ
ック選択信号ＢＳＬに応答して導通する。従って、外部
アドレス信号により指定されるメモリブロックに関連し
たラッチ２４は、リセットフラグ（論理“ロウ”状態）
から論理“ハイ”状態のブロック選択フラグ、即ち第２
論理状態を貯蔵する。これが図１４に示すブロックアド
レス入力及びブロック選択フラグセットの過程２６１で
行われる。
【００７２】これに類似した方法として、メモリブロッ
ク選択命令及びメモリブロックを指定する外部アドレス
信号をデータ入出力端子Ｉ／００〜Ｉ／０７から入力し
つつ、順次に対応するラッチ２４を第１論理状態から第
２論理状態にセットすることもできる。
【００７３】消去対象のメモリブロックを選択するため
のこのマルチブロック選択モードが完了すると、マルチ
ブロック消去が連続的に行われる。
【００７４】マルチブロック消去
【００７５】図１５に示した時刻ｔ２で、命令ラッチエ
ネーブル信号ＣＬＥが論理“ハイ”状態、書込エネーブ
ル信号バーＷＥが論理“ロウ”状態にあるとき、データ
入出力端子Ｉ／００〜Ｉ／０７にマルチブロック消去命
令、例えばＤ０（ｈｅｘａコード）を入力することによ
りマルチブロック消去動作が開始される。これが図１４
の過程２６２のマルチブロック消去命令入力に該当す
る。この時点で、コマンドレジスタ１３０からのマルチ
ブロック選択命令フラグＳｂｓ及びマルチブロック消去
命令フラグＳｅｒａは、それぞれ論理“ロウ”状態及び
論理“ハイ”状態になる。論理“ハイ”状態のマルチブ
ロック消去命令フラグＳｅｒａに応答して図８に示した
短パルス発生回路１５２は、論理“ロウ”状態の短パル
スになるループカウンタリセット信号バーＲＳＴpcntを
発生し、これにより、図１１に示したループカウンタ１
２０は、ループ回数ＬＰを０にリセットする（図１４の
過程２６３）。同時に、マルチブロック選択信号バーＭ
ＢＥは論理“ハイ”状態から論理“ロウ”状態になり、
図８に示したライン１８４上の信号バーＥＲＡは論理
“ハイ”状態から論理“ロウ”状態になる。そこで、カ
ウンタホールディング信号φa10 は論理“ハイ”状態に
なる。
【００７６】マルチブロック消去中に論理“ハイ”状態
を維持するカウンタホールディング信号φa10 に応答
し、図７Ａに示した行アドレスカウンタ１００は、ブロ
ック選択アドレス信号Ａ12，バーＡ12〜Ａ21，バーＡ21
を論理“ハイ”状態になるようにする。これにより行プ
リデコーダ７０は、マルチブロック消去中、論理“ハ
イ”状態のプリデコーディング信号Ｐｍ，Ｑｍ，Ｒｍを
発生する。図６に示したメインデコーダ６８は、この論
理“ハイ”状態のプリデコーディング信号Ｐｍ，Ｑｍ，
Ｒｍに応答して論理“ロウ”状態を発生する。マルチブ
ロック選択モードで選択されたメモリブロックに対応す
るラッチ２４は論理“ハイ”状態のブロック選択フラグ
（第２論理状態）を貯蔵しているから、当該ＮＯＲゲー
ト２６は論理“ロウ”状態を出力し、従って当該ＮＯＲ
ゲート２８は論理“ハイ”状態を出力する。そこで、選
択メモリブロックに関連したブロック選択制御ラインＢ
ＳＣｉは論理“ハイ”状態になり、このブロック選択制
御ラインＢＳＣｉに接続された図２のブロック選択伝送
ゲートＢＳＴｉは導通する。その結果、前述の韓国特許
出願第９３−３９０号に記載されたように、マルチブロ
ック消去中に制御ゲートラインＣＧＬ１〜ＣＧＬ８に０
Ｖの基準電圧が印加されるから、選択メモリブロックに
関連した上部、下部ワードラインＵＷＬ１〜ＵＷＬ８，
ＬＷＬ１〜ＬＷＬ８はすべてその基準電圧を保持する。
【００７７】一方、非選択メモリブロックに関連した図
６のラッチ２４は論理“ロウ”状態のリセットフラグ
（第１論理状態）を貯蔵しており、これにより当該ＮＯ
Ｒゲート２６は論理“ハイ”状態を発生する。従って当
該ＮＯＲゲート２８は、論理“ハイ”状態のＮＯＲゲー
ト２６の出力に応答して論理“ロウ”状態を発生する。
その結果、非選択メモリブロックに関連したブロック選
択制御ラインＢＳＣｉは論理“ロウ”状態になる。その
ため、この非選択メモリブロックに関連したブロック選
択伝送ゲートＢＳＴｉは非導通状態になり、これに関連
した上部、下部ワードラインＵＷＬ１〜ＵＷＬ８，ＬＷ
Ｌ１〜ＬＷＬ８はフローティング状態になる。
【００７８】このような状態で、図４に示したようなメ
モリセルアレイを形成したウェル領域７６，７４に接続
する電極１１４を通じて消去電圧、例えば１８Ｖを印加
する。すると、選択メモリブロック内のメモリトランジ
スタの制御ゲートは０Ｖにあるので、これらのフローテ
ィングゲートから電子がウェル領域に放出され、これに
より、約−３Ｖのしきい値電圧を有する消去状態、例え
ばデータ“１”になる。これに対し、非選択メモリブロ
ックに関連したワードラインはフローティング状態にあ
るから、消去電圧の印加により、これらワードラインは
容量カップリングで消去防止電圧にされ、消去が防止さ
れる。
【００７９】このように、マルチブロック消去は選択
（消去対象）メモリブロックに対し一括して行われる。
これが図１４のマルチブロック消去過程２６４である。
このマルチブロック消去は約５ｍｓｅｃの間に行われ、
終了後には、図示せぬタイマーから消去終了信号φcras
が図１６に示したように発生し、消去検証が連続的に行
われる。
【００８０】消去検証
【００８１】図１６に示した時刻ｔ３で、消去終了信号
バーφeras、例えば論理“ロウ”状態の短パルスが図８
に示した制御回路８０に入力される。消去検証動作でマ
ルチブロック消去命令フラグＳｅｒａ及びマルチブロッ
ク選択命令フラグｓｂｓは、マルチブロック消去と同様
にそれぞれ論理“ハイ”状態及び論理“ロウ”状態を維
持する。この場合、論理“ロウ”状態の短パルス信号バ
ーφeravf によりフリップフロップ１６３が論理“ロ
ウ”状態にラッチされ、これに従い、ＮＡＮＤゲート１
６４の出力ライン１８４上の信号バーＥＲＡは論理“ロ
ウ”状態から論理“ハイ”状態になり、カウンタホール
ディング信号バーφa10 は論理“ハイ”状態から論理
“ロウ”状態になる。同時に、論理“ハイ”状態の信号
バーＥＲＡに応答して短パルス発生回路１５４が論理
“ロウ”状態の短パルスの消去検証開始信号バーφ
eravf を発生し、これにより、アドレスリセット信号バ
ーＲＳＴxaddは論理“ロウ”状態の短パルスを発生す
る。
【００８２】消去検証中、論理“ロウ”状態のアドレス
負荷信号ＡＤload及び論理“ロウ”状態の短パルスのア
ドレスリセット信号バーＲＳＴxaddにより図７Ａに示し
た行アドレスカウンタ１００がリセットされ、これによ
り、ブロック選択アドレス信号Ａ12〜Ａ21が論理“ロ
ウ”状態になる（相補信号バーＡ12〜バーＡ21はすべて
論理“ハイ”状態）。その結果、第１番目のメモリブロ
ックＢＫ１を指定するプリデコーディング信号Ｐｍ，Ｑ
ｍ，Ｒｍが行プリデコーダ７０を通じて、対応するブロ
ック選択回路６０内の図６に示したメインデコーダ６０
に入力する。また、論理“ロウ”状態の短パルスの消去
検証開始信号バーφeravf に応答して図１１に示した２
進カウンタの出力バーφpc1 ，バーφpc2 ，…，バーφ
pc7 がそれぞれ０，１，…，１として出力され、ループ
回数ＬＰを“１”に設定する（図１４の過程２６５）。
【００８３】図１０Ｂに示したパス／フェイル検出回路
１１０は、論理“ロウ”状態の短パルス信号バーφ
eravf に応答してフリップフロップ２３８を論理“ハ
イ”状態にラッチし、これにより、パス／フェイル信号
ＰＦｒｅｇが論理“ハイ”状態にラッチされる。
【００８４】図９に示した消去検証回路９０は、論理
“ロウ”状態の短パルス信号バーφer avf を入力する
と、フリップフロップ２０７が論理“ロウ”状態にラッ
チされ、これにより消去検証信号ＥＲＡｖｆが論理“ハ
イ”状態になる。論理“ハイ”状態の消去検証信号ＥＲ
Ａｖｆをインバータ１９４を通じて入力するＮＯＲゲー
ト１９３は論理“ハイ”状態を出力し、これによりクロ
ック発生回路１９５がクロックパルスを発生する。そこ
で、論理“ハイ”状態の短パルスのブロック選択制御信
号φBSC 及び論理“ハイ”状態の伸張したパルス信号の
ブロックアドレスクロックφBAC が図１６に示したよう
に発生する。
【００８５】第１番目のメモリブロックＢＫ１に関連し
た図６のラッチ２４が、リセットフラグ、即ち論理“ロ
ウ”状態を貯蔵していると、消去検証中に論理“ロウ”
状態を維持するマルチブロック選択信号バーＭＢＥによ
りＮＯＲゲート２６は論理“ハイ”状態を出力し、これ
により、ＮＯＲゲート２８はライン６１上に論理“ロ
ウ”状態を出力する。従って、該第１番目のメモリブロ
ックＢＫ１に関連したブロック選択ラインＢＳＣ１は論
理“ロウ”状態になり、その結果、当該メモリブロック
は選択されない。即ち、図１４の選択メモリブロックで
あるかどうかを調べる過程２６７と、その後の最終ブロ
ックかどうか調べる過程２６８が行われる。また、ライ
ン６１上の論理“ロウ”状態によりＮチャネルトランジ
スタ６２が非導通状態になり、ブロック選択読出信号Ｖ
ＲＹｒｄが論理“ロウ”状態を維持する。ブロックアド
レスクロックφBAC が論理“ハイ”状態から論理“ロ
ウ”状態へ遷移するのに応答し、図７Ａに示した行アド
レスカウンタ１００はカウントアップされる。即ち、図
１４の過程２７２が行われる。そして、プリデコーディ
ング信号Ｐｍ，Ｑｍ，Ｒｍは第２番目のメモリブロック
ＢＫ２を指定する信号として提供される。
【００８６】次いで、次のブロック選択制御信号φBSC
及びブロックアドレスクロックφBA C が発生する。第２
番目のメモリブロックＢＫ２に関連した図６のラッチ２
４が、ブロック選択フラグ、即ち論理“ハイ”状態を貯
蔵していれば、図１４の過程２６７で選択メモリブロッ
クと判断されるので、過程２６９の選択メモリブロック
に対する消去検証動作が行われる。このとき、ＮＯＲゲ
ート２８はライン６１上に論理“ハイ”状態を提供し、
これにより、トランジスタ６２，６３はすべて導通す
る。そこで、ブロック選択読出信号ＶＲＹｒｄは論理
“ハイ”状態のパルス信号を発生し、そして図９に示し
たフリップフロップ１９１は論理“ロウ”状態にラッチ
される。従って、インバータ１９２の出力ＲＯＰは論理
“ハイ”状態になり、その後ＮＯＲゲート１９３は論理
“ロウ”状態を出力する。これにより、クロック発生回
路１９５が論理“ハイ”状態になる。そこで、ブロック
アドレスクロックφBAC は論理“ハイ”状態を保持し、
これにより、第２番目のメモリブロックＢＫ２を選択す
るプリデコーディング信号Ｐｍ，Ｑｍ，Ｒｍが論理“ハ
イ”状態に維持される。そして、ライン６１上の論理
“ハイ”状態によりブロック選択制御ラインＢＳＣ２は
論理“ハイ”状態になり、ブロック選択伝送ゲートＢＳ
Ｔ２は導通する。
【００８７】消去検証で図２に示した制御ゲートライン
ＣＧＬ１〜ＣＧＬ８に検証電圧、例えば０Ｖが印加さ
れ、上部接地選択ラインＵＧＳＬ及び下部接地選択ライ
ンＬＧＳＬに５Ｖが印加される。また、前述の韓国特許
出願第９３−３９０号に開示されているように、アドレ
ス信号Ａ１１が論理“ハイ”状態であるとき上部選択ゲ
ートラインＵＳＧＬｉが５Ｖになり、アドレス信号Ａ１
１が論理“ロウ”状態であるとき下部選択ゲートライン
ＬＳＧＬｉが５Ｖになる。更に、図５に示したセンスア
ンプ及びページバッファ３０では、消去検証中、制御信
号φ1 ，φ3 ，ＳＢＬ，φ5 が論理“ハイ”状態にな
り、制御信号ＤＣＢ，φ2 ，φ4 が論理“ロウ”状態に
ある。そこで、ライン６８は論理“ロウ”状態にあり、
Ｐチャネルトランジスタ５４は導通する。従って、ビッ
トラインＢＬｋ−１〜ＢＬｋ−２５６に約４μＡの検証
電流が供給される。
【００８８】もし、メモリブロックＢＫ２の上部行が選
択され、この上部行内のメモリトランジスタ消去がすべ
て成功していれば、ビットラインＢＬｋ−１〜ＢＬｋ−
２５６は、メモリトランジスタのＯＮ状態によりすべて
接地される。これにより、トランジスタ３９，４４，４
９のＯＮ状態でライン７１は接地、即ち０Ｖになる。そ
こで、図１０Ａに示したトランジスタ２２１〜２２３は
非導通状態になり、消去検証検出信号ＦＰ１〜ＦＰ８は
図１６に示した検証制御信号ＳＵＰ，バーＳＦＰにより
論理“ハイ”状態になる。これに従い、パス／フェイル
ラッチ信号φfp lch により論理“ハイ”状態のパス信号
φpassが図１０Ｂに示したＮＯＲゲート２３４から出力
される。即ち、図１４の過程２７０が行われてメモリブ
ロックがパス（正常）かフェイル（異常）かが検査さ
れ、結果がパスであれば過程２７１のブロック選択フラ
グリセットが行われる。図８に示したインバータ１７４
が前記パス信号φpassにより論理“ロウ”状態を出力
し、これにより、ＮＡＮＤゲート１６５及びインバータ
１７５は論理“ロウ”状態のリセット信号バーＲＳＴを
発生する。これに応じて第２番目のメモリブロックＢＫ
２に関連した図６のＮＯＲゲート２５が論理“ハイ”状
態を出力することにより、Ｎチャネルトランジスタ２７
が導通する。従って、ブロック選択フラグ（論理“ハ
イ”状態）を貯蔵しているラッチ２４は、リセットフラ
グの論理“ロウ”状態にリセットされる。
【００８９】その後、検証読出終了信号φsfinにより図
９に示したフリップフロップ１９１は論理“ハイ”状態
にラッチされ、インバータ１９２の出力ＲＯＰは論理
“ロウ”状態になる。すると、ＮＯＲゲート１９３は論
理“ハイ”状態を出力し、これによりクロック発生回路
１９５は導通する。そこで、ブロックアドレスクロック
φBAC は論理“ハイ”状態から論理“ロウ”状態にな
り、これにより行アドレスカウンタ１００はカウントア
ップし、図１４の過程２７２が行われて次の第３番目の
メモリブロックＢＫ３を指定するプリデコーディング信
号Ｐｍ，Ｑｍ，Ｒｍが発生する。この後、同様にして指
定されるメモリブロックに関連したラッチ２４にリセッ
トフラグ（論理“ロウ”状態）が貯蔵されていれば、消
去検証動作は行われず、図１４の過程２６７の後に過程
２６８が行われる。
【００９０】メモリブロックに対する消去検証は順次上
記方式により行われる。もし、図１６に示したように、
例えば選択メモリブロックＢＫ１０２２内の上部メモリ
トランジスタ中のいずれか１つでも消去成功していなけ
れば、対応ビットラインは論理“ハイ”状態に充電さ
れ、これにより、図１０Ａに示した対応する消去検証検
出信号ＦＰｋは論理“ロウ”状態になる。そこで、パス
／フェイルラッチ信号φ fplch に応答してフェイル信号
バーφfailは論理“ロウ”状態になり、これにより、パ
ス／フェイル信号ＰＦｒｅｇは論理“ハイ”状態から論
理“ロウ”状態にラッチされる。従って、図１４の過程
２７０から過程２６８へ進行することになる。
【００９１】論理“ロウ”状態の短パルス信号のフェイ
ル信号バーφfailが発生した後、検証読出終了信号φ
sfinが発生する。この検証読出終了信号φsfinにより、
図９に示したインバータ１９２の出力信号ＲＯＰは論理
“ロウ”状態になり、これに従って、ブロックアドレス
クロックφBAC も論理“ロウ”状態になる。そこで、図
１４の過程２７２が行われて行アドレスカウンタ１００
は１だけカウントアップ動作を行い、次のメモリブロッ
クＢＫ１０２３が指定される。メモリブロックＢＫ１０
２３に関連したブロック選択回路６０のラッチ２４がブ
ロック選択フラグを貯蔵していなければ、図１４の過程
２６７から過程２６８へ進行する。当該メモリブロック
ＢＫ１０２３は最終メモリブロックではないから、ブロ
ックアドレスクロックφBAC が論理“ロウ”状態になる
ことに応答して行アドレスカウンタ１００は、過程２７
２のカウントアップ動作を行う。そして、最終メモリブ
ロックＢＫ１０２４が指定される。
【００９２】すると、最終メモリブロックを選択するプ
リデコーディング信号Ｐ7 ，Ｑ7 ，，Ｒ15が論理“ハ
イ”状態にあるから、図９に示したインバータ２１１は
論理“ハイ”状態を出力する。ブロック選択制御信号φ
BSC が論理“ハイ”状態から論理“ロウ”状態に遷移す
るとき、ＮＡＮＤゲート２１２は論理“ロウ”状態から
論理“ハイ”状態になり、これにより、ＮＡＮＤゲート
２１４は論理“ハイ”状態から論理“ロウ”状態にな
る。そこで、短パルス発生回路２１５は論理“ハイ”状
態の短パルス信号を発生し、これにより、消去検証信号
ＥＲＡｖｆが論理“ハイ”状態から論理“ロウ”状態に
なる。従って、論理“ロウ”状態の消去検証信号ＥＲＡ
ｖｆに応答してブロックアドレスクロックφBAC は論理
“ロウ”状態になり、図８に示した回路１８７は、論理
“ロウ”状態の短パルス信号の消去検証終了信号φeran
を図１６に示す時刻ｔ４から発生する。そして、行アド
レスカウンタの行アドレス信号ＸＡＤＤが最終メモリブ
ロックを指定しており、フェイルのメモリブロックが存
在し（過程２７３のフェイルブロック有無判断）、設定
された最大ループ回数ＬＰmax に到達（過程２７４の最
大ループ到達判断）しなければ、図１４の過程２６８か
ら過程２７３及び過程２７４を通じて過程２６４へ進行
し、２回目のマルチブロック消去が再開される。
【００９３】消去検証終了信号φeranが論理“ハイ”状
態から論理“ロウ”状態になるのに応答して、図８に示
したＮＯＲゲート１６２は論理“ハイ”状態を出力し、
フリップフロップ１６３は論理“ハイ”状態にラッチさ
れる。そこで、ＮＡＮＤゲート１６４の出力ライン１８
４上の信号バーＥＲＡは論理“ロウ”状態になり、これ
に応答してカウンタホールディング信号φa10 は論理
“ハイ”状態になる。そして、１回目のマルチブロック
消去と同様にして２回目のマルチブロック消去が、図１
６及び図１７に示す時間ｔ４〜ｔ５で行われる。２回目
のマルチブロック消去は、まだブロック選択フラグを貯
蔵しているメモリブロックＢＫ１０２２に関連したメモ
リセルに対して行われ、これ以外のリセットフラグを貯
蔵したメモリブロックＢＫ１〜ＢＫ１０２１，ＢＫ１０
２３，ＢＫ１０２４に関連したメモリセルに対しては行
われない。
【００９４】図１７に示す時刻ｔ５で、消去終了信号バ
ーφerasが論理“ロウ”状態に遷移することにより、２
回目の消去検証が行われる。論理“ロウ”状態の消去終
了信号バーφerasに応答して図８に示したＮＡＮＤゲー
ト１６４の出力ライン１８４上の信号バーＥＲＡが論理
“ハイ”状態になり、これにより、ＮＡＮＤゲート１６
７の出力のカウンタホールディング信号φa10 は論理
“ロウ”状態になる。また、消去検証開始信号バーφ
eravf は、短パルス発生回路１５４を通じて論理“ロ
ウ”状態の短パルス信号になり、これにより、アドレス
リセット信号バーＲＳＴxaddも論理“ロウ”状態の短パ
ルス信号になる。消去検証開始信号バーφerav f に応答
して図１１に示したループカウンタ１２０は２回目のル
ープ回数をカウントし、論理“ロウ”状態のループカウ
ンタ出力信号ＰＣｏｕｔを発生する。
【００９５】論理“ロウ”状態の消去検証開始信号バー
φeravf に応答して、消去検証制御回路９０は論理“ハ
イ”状態の消去検証信号ＥＲＡｖｆを発生する。パス／
フェイル検出回路１１０は、消去検証開始信号バーφ
eravf に応答して論理“ハイ”状態のパス／フェイル信
号ＰＦｒｅｇを発生する。そして、論理“ロウ”状態の
アドレスリセット信号バーＲＳＴxaddに応答して行アド
レスカウンタ１００はリセットされ、第１番目のメモリ
ブロックＢＫ１を指定するブロック選択アドレス信号を
発生する。また、論理“ハイ”状態の消去検証信号ＥＲ
Ａｖｆに応答して消去検証制御回路９０は、ブロック選
択制御信号φBSC 、ブロックアドレスクロックφBAC を
発生させる。ブロックアドレスクロックφBAC が論理
“ロウ”状態になる度に、行アドレスカウンタ１００
は、次のメモリブロックを指定するブロック選択アドレ
ス信号を発生する。この場合、メモリブロックＢＫ１〜
ＢＫ１０２１に関連したラッチ２４はリセットフラグを
貯蔵しているから消去検証動作は行われず、ブロック選
択フラグを貯蔵しているラッチ２４に関連したメモリブ
ロックのメモリトランジスタに対して消去検証動作が行
われる。
【００９６】２回目のマルチブロック消去でメモリブロ
ックＢＫ１０２２内のメモリトランジスタ消去がすべて
成功していれば、図１０に示したパス／フェイル検出回
路１１０は、パス／フェイルラッチ信号φfplch に応答
してパス信号φpassを発生し、これにより、図８に示し
た制御回路８０はリセット信号バーＲＳＴを発生する。
このリセット信号バーＲＳＴに応答してメモリブロック
ＢＫ１０２２に関連したラッチ２４はリセットフラグを
貯蔵する。その後、検証読出終了信号φsfinが論理“ロ
ウ”状態から論理“ハイ”状態へ遷移するのに応答し、
図９に示したインバータ１９２の出力信号ＲＯＰは論理
“ロウ”状態になり、ＮＯＲゲート１９３は論理“ハ
イ”状態を出力する。これにより、クロック発生回路１
９５は導通する。
【００９７】その後、メモリブロックＢＫ１０２３及び
最終メモリブロックＢＫ１０２４に関連したラッチ２４
はリセットフラグを貯蔵しているので、最後のブロック
選択制御信号φBSC が論理“ロウ”状態になるとき、図
９に示したＮＡＮＤゲート２１２，２１４、短パルス発
生回路２１５、フリップフロップ２０７、インバータ２
０８の動作により消去検証信号ＥＲＡｖｆは論理“ロ
ウ”状態になり、これにより、ブロックアドレスクロッ
クφBAC も論理“ロウ”状態になる。従って、図１４の
過程２７３でフェイル発生のメモリブロックがないた
め、過程２７５へ行き終了する。即ち、選択メモリブロ
ック内のメモリトランジスタ消去がすべて成功していれ
ば、消去検証でパスフェイル信号ＰＦｒｅｇは論理“ハ
イ”状態を維持する。
【００９８】図１８は、マルチブロック選択モード及び
１回目のマルチブロック消去後の１回目の消去検証のタ
イミング図である。最終メモリブロックのメモリトラン
ジスタ消去が成功しておらず、２回目のマルチブロック
消去で消去される場合を示してある。
【００９９】最終メモリブロックＢＫ１０２４内のメモ
リトランジスタ消去検証の場合において、論理“ロウ”
状態の短パルスのフェイル信号バーφfailに応答してパ
ス／フェイル検出回路１１０は論理“ロウ”状態のパス
／フェイル信号ＰＦｒｅｇを発生する。その後、論理
“ハイ”状態の検証読出終了信号バーφsfinに応答して
図９に示したフリップフロップ１９１は論理“ハイ”状
態にラッチされ、インバータ１９２を通じて信号ＲＯＰ
は論理“ロウ”状態になる。最終メモリブロックを指定
するプリデコーディング信号Ｐ7 ，Ｑ7 ，Ｒ15が論理
“ハイ”状態になり、検証読出終了信号φsfinが論理
“ハイ”状態から論理“ロウ”状態になるので、ＮＡＮ
Ｄゲート２１３の出力は論理“ロウ”状態から論理“ハ
イ”状態になり、これにより、ＮＡＮＤゲート２１４の
出力は論理“ハイ”状態から論理“ロウ”状態になる。
【０１００】そして、短パルス発生回路２１５は論理
“ハイ”状態の短パルスを発生し、フリップフロップ２
０７は論理“ハイ”状態にラッチされる。これにより、
消去検証信号ＥＲＡｖｆは論理“ロウ”状態になり、ブ
ロックアドレスクロックφBACは論理“ロウ”状態にな
る。また、論理“ロウ”状態の消去検証信号ＥＲＡｖｆ
に応答して図８に示した回路部分１８７は、ライン１８
６上に論理“ロウ”状態の短パルス信号の消去検証終了
信号φeranを発生する。そこで、カウンタホールディン
グ信号φa10 は論理“ハイ”状態になりつつ、次のマル
チブロック消去が時刻ｔ４の後に行われる。
【０１０１】図１９は、ループカウンタが最大ループ回
数ＬＰｍａｘに到達したときの消去検証タイミング図で
ある。論理“ロウ”状態の短パルス信号バーφeravf に
応答してループカウンタ１２０は論理“ハイ”状態のル
ープカウンタ出力信号ＰＣｏｕｔを発生する。上述の例
の場合、メモリブロックＢＫ１０２２に対するブロック
消去検証が行われ、論理“ロウ”状態の短パルス信号の
フェイル信号バーφfa ilが発生すると、これにより、パ
ス／フェイル信号ＰＦｒｅｇが論理“ロウ”状態にな
る。最終のメモリブロックＢＫ１０２４までに対する消
去検証動作は行われず、論理“ロウ”状態のブロック選
択制御信号バーφBSC により消去検証信号ＥＲＡｖｆが
論理“ロウ”状態になり、これにより、ブロックアドレ
スクロックφBAC が論理“ロウ”状態になる。従って、
図１４の過程２７４で、ループ回数ＬＰが最大ループ回
数ＬＰｍａｘに到達するので過程２７６へ行き終了す
る。つまり、最大ループ回数は反復消去回数（例えば２
回）を決め、最大ループ回数まで反復消去しても成功し
ないものは異常発生と判断できる。
【０１０２】以上の説明では、ＮＡＮＤセルを有するＥ
ＥＰＲＯＭについて説明したが、本発明は他のセル構造
を有する電気的消去可能な不揮発性半導体メモリ装置に
も適用され得る。また、共有ワードラインを有するメモ
リブロックについて説明したが、これに限定されるもの
ではない。各メモリブロックが共有ワードラインを使用
しない場合、図１に示したメモリセルアレイは、２，０
４８個のメモリブロックで構成される。各メモリブロッ
ク内のワードライン及び第２選択トランジスタのゲート
と接続された第２選択ラインは、ブロック選択伝送ゲー
トを通じて制御ゲートライン及び接地選択ラインにそれ
ぞれ接続される。また、図６に示したブロック選択回路
６０は、ライン６１と接続された上部選択ゲートライン
ＵＳＧＬｉ及び下部選択ゲートラインＬＳＧＬｉの代り
に、ライン６１に接続したＤ形トランジスタ（このＤ形
トランジスタのゲートには信号バーＷＥm を印加）を通
じた選択ゲートラインＳＧＬｉに変形される。この選択
ゲートラインＳＧＬｉは、各メモリブロックの第１選択
トランジスタのゲートと接続された第１選択ラインへ接
続される。
【０１０３】更に、消去動作における消去電圧が半導体
基板ないしはウェル領域に印加される例について説明し
たが、消去電圧が選択メモリブロックのワードラインに
印加され、選択メモリブロック内のメモリトランジスタ
のソース又はドレインに基準電圧が印加されるものでも
可能である。
【０１０４】
【発明の効果】以上述べたように本発明によれば、マル
チブロック選択モードで、選択メモリブロックに関連し
たブロック選択回路内の貯蔵手段にブロック選択フラグ
を貯蔵し、且つ残りの非選択メモリブロックに関連した
ブロック選択回路内の貯蔵手段にリセットフラグを貯蔵
するようにし、このマルチブロック選択モード後にマル
チブロック消去を行い、ブロック選択フラグを貯蔵して
いる貯蔵手段に関連した各メモリブロック内のメモリト
ランジスタを一括的に消去できるようにしたので、格段
に短時間で消去を行うことが可能になる。更に、消去後
に消去検証を行うことができるため、消去異常を検査し
て再消去可能である。従って、メモリの性能向上、信頼
性向上を実現できる。
【０１０５】また、消去検証において、ブロック選択フ
ラグを貯蔵している貯蔵手段に対応したメモリブロック
に対してのみ消去検証動作を行えるので、消去検証時間
はそれほど長くならずにすむ。更に、消去検証で、選択
（消去対象）メモリブロック内のメモリトランジスタ消
去が成功しているものについては、対応する貯蔵手段の
ブロック選択フラグがリセットフラグに変更されるよう
になっているので、消去異常があったために続けて再度
マルチブロック消去及び消去検証を行う場合でも、消去
成功しなかったメモリブロックに対してのみだけです
む。従って、再消去、検証を行っても、その時間は短く
できる。
【図面の簡単な説明】
【図１】本発明に係るＥＥＰＲＯＭの概略ブロック図。
【図２】図１中に示すメモリセルアレイ１０の第ｉ番目
のメモリブロックの第ｋ番目の列ブロックについての回
路図。
【図３】ＮＡＮＤセルの構造例を説明するレイアウト
図。
【図４】図３中の断面線IV−IVに沿ってみた断面図。
【図５】図１中に示す第ｋ番目の列ブロックに対応する
センスアンプ及びページバッファ回路３０、列選択回路
４０、データ入出力バッファ回路５０の回路図。
【図６】図１中に示す第ｉ番目のメモリブロックに対応
するブロック選択回路６０の回路図。
【図７】図１中に示す行アドレスカウンタ１００の回路
図。
【図８】図１中に示す制御回路８０の回路図。
【図９】図１中に示す消去検証制御回路９０の回路図。
【図１０】図１中に示すパス／フェイル検出回路１１０
の回路図。
【図１１】図１中に示すループカウンタ１２０の回路
図。
【図１２】図１１に示すカウンタの具体例を示す回路
図。
【図１３】図１１に示す各カウンタ出力を受ける論理回
路の回路図。
【図１４】本発明に係るマルチブロック選択モード、マ
ルチブロック消去、消去検証を説明するフローチャー
ト。
【図１５】本発明に係る各信号のタイミングの一例を示
した信号波形図。
【図１６】図１５に続く信号波形図。
【図１７】図１６に続く信号波形図。
【図１８】本発明に係る各信号のタイミングの他の例を
示した信号波形図。
【図１９】本発明に係る各信号のタイミングの更に他の
例を示した信号波形図。
【符号の説明】
１０ メモリセルアレイ ２０ 行デコーダ ３０ センスアンプ及びページバッファ回路 ４０ 列選択回路 ５０ データ入出力バッファ回路 ６０ ブロック選択回路 ７０ 行プリデコーダ ８０ 制御回路 ９０ 消去検証制御回路 １００ 行アドレスカウンタ １１０ パス／フェイル検出回路 １２０ ループカウンタ １３０ コマンドレジスタ １４０ 行アドレスバッファ １５０ 列アドレスバッファ及びデコーダ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の所定領域に形成した多数の
    セルで構成された複数のメモリブロックを有し、各セル
    は、少なくとも１つのフローティングゲート形メモリト
    ランジスタを有して構成され、そして、各メモリブロッ
    クに接続して設けられ、消去対象のメモリブロック内の
    各メモリトランジスタの制御ゲートを選択して当該メモ
    リトランジスタを消去するためのブロック選択回路を有
    する不揮発性半導体メモリ装置において、 ブロック選択回路は、消去対象の選択メモリブロックで
    あれば該メモリブロック内の各メモリトランジスタの制
    御ゲート選択を示すブロック選択フラグを貯蔵し、消去
    対象外の非選択メモリブロックであれば該メモリブロッ
    ク内の各メモリトランジスタの制御ゲートフローティン
    グを示すリセットフラグを貯蔵する貯蔵手段を備えてな
    り、消去時に、前記貯蔵手段に貯蔵したフラグを利用す
    ることで選択メモリブロックに対し一括的消去を行うよ
    うになっていることを特徴とする不揮発性半導体メモリ
    装置。
  2. 【請求項２】 各セルは、多数のメモリトランジスタを
    直列接続したＮＡＮＤセルである請求項１記載の不揮発
    性半導体メモリ装置。
  3. 【請求項３】 消去時に、各セルを形成した半導体基板
    の所定領域に消去電圧が印加され、ブロック選択フラグ
    を貯蔵している貯蔵手段をもつブロック選択回路に関連
    した選択メモリブロック内の各メモリトランジスタ制御
    ゲートに基準電圧が印加される請求項１記載の不揮発性
    半導体メモリ装置。
  4. 【請求項４】 消去時に、選択メモリブロック内の各メ
    モリトランジスタ制御ゲートに消去電圧が印加され、メ
    モリトランジスタを形成した半導体基板の所定領域に基
    準電圧が印加される請求項１記載の半導体メモリ装置。
  5. 【請求項５】 行と列のマトリックス形態に配列した多
    数のＮＡＮＤセルからなるメモリセルアレイを有し、こ
    のメモリセルアレイは、少なくとも１行に配列のＮＡＮ
    Ｄセルからなる複数のメモリブロックに分けられ、ま
    た、各ＮＡＮＤセルは、列方向に直列接続した所定数の
    メモリトランジスタをもち、各メモリトランジスタは、
    半導体基板の所定領域に形成され、チャネル領域で分離
    されたソース及びドレイン領域と、チャネル領域上に形
    成されたフローティングゲートと、フローティングゲー
    ト上に形成された制御ゲートと、を有してなり、そし
    て、行方向へ配線され、各メモリトランジスタの制御ゲ
    ートに接続されたワードラインを備えた不揮発性半導体
    メモリ装置において、 各メモリブロックに接続するブロック選択回路を備え、
    このブロック選択回路は、半導体基板に消去電圧を印加
    する消去時に、消去対象の選択メモリブロック内の各ワ
    ードラインに基準電圧を提供し、消去対象外の非選択メ
    モリブロック内の各ワードラインをフローティングさせ
    るために、選択メモリブロックに対するブロック選択フ
    ラグ及び非選択メモリブロックに対するリセットフラグ
    を貯蔵する貯蔵手段を有してなり、マルチブロック消去
    を実行するようになっていることを特徴とする不揮発性
    半導体メモリ装置。
  6. 【請求項６】 少なくとも１つのフローティングゲート
    形メモリトランジスタをそれぞれもち行と列のマトリッ
    クス形態に配列された多数のセルを有するメモリセルア
    レイを備え、メモリセルアレイは、行方向で複数のメモ
    リブロックに分割されており、そして、列方向に配列さ
    れた各セルの一端に接続する複数のビットラインを備え
    た不揮発性半導体メモリ装置において、 各メモリブロックに対応させて設けられ、各メモリブロ
    ック内のメモリトランジスタ制御ゲートへの信号伝送を
    制御するブロック選択回路と、各ビットラインに接続さ
    れ、消去対象の選択メモリブロック内のメモリトランジ
    スタ消去成功を検証する消去検証回路と、を備えて消去
    検証を行うようになっており、ブロック選択回路は、リ
    セット信号に応答してリセットフラグを貯蔵し、ブロッ
    ク選択アドレス信号に応答してブロック選択フラグを貯
    蔵する貯蔵手段と、この貯蔵手段がブロック選択フラグ
    を貯蔵していると消去検証の際に消去検証読出信号を発
    生する判断手段と、を有してなり、消去検証時に、前記
    消去検証読出信号が発生するブロック選択回路に対応し
    たメモリブロックに対してのみ消去検証が行われるよう
    になっていることを特徴とする不揮発性半導体メモリ装
    置。
  7. 【請求項７】 消去検証時にブロック選択アドレス信号
    を順次に発生するアドレスカウンタを有する請求項６記
    載の不揮発性半導体メモリ装置。
  8. 【請求項８】 消去検証したメモリブロック内のメモリ
    トランジスタ消去が成功していると、これに対応するブ
    ロック選択回路の貯蔵手段に貯蔵されたブロック選択フ
    ラグをリセットフラグに変更する手段を有する請求項７
    記載の不揮発性半導体メモリ装置。
  9. 【請求項９】 消去検証の結果、消去対象のメモリブロ
    ック内のメモリトランジスタがすべて消去成功と判断さ
    れるまで反復する制御手段を有する請求項８記載の不揮
    発性半導体メモリ装置。
  10. 【請求項１０】 反復消去回数を決める最大ループ回数
    を設定するループカウンタを有する請求項９記載の不揮
    発性半導体メモリ装置。
  11. 【請求項１１】 半導体基板の所定領域に形成した多数
    のセルで構成された複数のメモリブロックを有し、各セ
    ルは、少なくとも１つのフローティングゲート形メモリ
    トランジスタで構成され、そして、各メモリブロック内
    のメモリトランジスタ制御ゲートに接続されたワードラ
    インと、各メモリブロックに接続して設けられ、対応す
    るメモリブロックのワードラインを選択するための貯蔵
    手段を有するブロック選択回路と、を備えた不揮発性半
    導体メモリ装置のマルチブロック消去方法であって、 前記貯蔵手段にリセットフラグを貯蔵する過程と、消去
    対象の選択メモリブロックに対応する前記貯蔵手段にブ
    ロック選択フラグを貯蔵する過程と、前記半導体基板の
    所定領域に消去電圧を印加すると共に、前記貯蔵手段に
    貯蔵したブロック選択フラグに応答して選択メモリブロ
    ック内のワードラインに基準電圧を提供し、前記貯蔵手
    段に貯蔵したリセットフラグに応答して消去対象外の非
    選択メモリブロック内のワードラインをフローティング
    させる消去過程と、少なくとも実行することを特徴とす
    るマルチブロック消去方法。
  12. 【請求項１２】 半導体基板の所定領域に形成した多数
    のセルで構成された複数のメモリブロックを有し、各セ
    ルは、少なくとも１つのフローティングゲート形メモリ
    トランジスタで構成され、そして、各メモリブロック内
    のメモリトランジスタ制御ゲートに接続されたワードラ
    インと、各メモリブロックに接続して設けられ、対応す
    るメモリブロックのワードラインを選択するための貯蔵
    手段を有するブロック選択回路と、を備えた不揮発性半
    導体メモリ装置のマルチブロック消去及び消去検証方法
    であって、 前記貯蔵手段にリセットフラグを貯蔵する過程と、消去
    対象の選択メモリブロックに対応する前記貯蔵手段にブ
    ロック選択フラグを貯蔵する過程と、前記半導体基板の
    所定領域に消去電圧を印加すると共に、前記貯蔵手段に
    貯蔵したブロック選択フラグに応答して選択メモリブロ
    ック内のワードラインに基準電圧を提供し、前記貯蔵手
    段に貯蔵したリセットフラグに応答して消去対象外の非
    選択メモリブロック内のワードラインをフローティング
    させる消去過程と、この消去過程の後に前記貯蔵手段に
    貯蔵したブロック選択フラグを利用して選択メモリブロ
    ック内メモリトランジスタの消去成功を検証し、消去成
    功していれば、対応する前記貯蔵手段に貯蔵したブロッ
    ク選択フラグをリセットフラグに変更する消去検証過程
    と、を実行することを特徴とするマルチブロック消去及
    び消去検証方法。
  13. 【請求項１３】 消去成功していない選択メモリブロッ
    クがあれば、消去検証過程後に消去過程と消去検証過程
    を反復実行する請求項１２記載のマルチブロック消去及
    び消去検証方法。
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