JPH0878357A - Ｃｏシリサイド層を用いた半導体装置及びその製造方法 - Google Patents
Ｃｏシリサイド層を用いた半導体装置及びその製造方法Info
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- JPH0878357A JPH0878357A JP20703494A JP20703494A JPH0878357A JP H0878357 A JPH0878357 A JP H0878357A JP 20703494 A JP20703494 A JP 20703494A JP 20703494 A JP20703494 A JP 20703494A JP H0878357 A JPH0878357 A JP H0878357A
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Abstract
(57)【要約】
【目的】 シリコン基板内への侵入の深さを浅くするこ
とが可能なＣｏＳｉ2 層形成技術を提供する。 【構成】 表面の所定領域に不純物をドープして低抵抗
領域が形成されたシリコン基板を準備する工程と、少な
くとも前記低抵抗領域の表面に所定の厚さのＣｏ層を堆
積する工程と、第１の温度で熱処理を行い、前記Ｃｏ層
のうち前記低抵抗領域に接する領域の少なくとも下側部
分をシリサイド化してＣｏＳｉもしくはＣｏ2 Ｓｉ層を
形成する工程と、前記Ｃｏ層のうち前記第１熱処理工程
でシリサイド化されなかったＣｏ層を除去する工程と、
少なくとも前記ＣｏＳｉもしくはＣｏ2 Ｓｉ層の表面に
Ｓｉ層を堆積する工程と、前記第１の温度よりも高い第
２の温度で熱処理を行い、前記ＣｏＳｉもしくはＣｏ2
Ｓｉ層をさらにシリサイド化してＣｏＳｉ2 層を形成す
る工程と、前記Ｓｉ層を除去する工程とを含む。
とが可能なＣｏＳｉ2 層形成技術を提供する。 【構成】 表面の所定領域に不純物をドープして低抵抗
領域が形成されたシリコン基板を準備する工程と、少な
くとも前記低抵抗領域の表面に所定の厚さのＣｏ層を堆
積する工程と、第１の温度で熱処理を行い、前記Ｃｏ層
のうち前記低抵抗領域に接する領域の少なくとも下側部
分をシリサイド化してＣｏＳｉもしくはＣｏ2 Ｓｉ層を
形成する工程と、前記Ｃｏ層のうち前記第１熱処理工程
でシリサイド化されなかったＣｏ層を除去する工程と、
少なくとも前記ＣｏＳｉもしくはＣｏ2 Ｓｉ層の表面に
Ｓｉ層を堆積する工程と、前記第１の温度よりも高い第
２の温度で熱処理を行い、前記ＣｏＳｉもしくはＣｏ2
Ｓｉ層をさらにシリサイド化してＣｏＳｉ2 層を形成す
る工程と、前記Ｓｉ層を除去する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、コバルトシリサイド層
を用いた半導体装置の製造方法に関し、特にシリコン基
板を使用したＭＯＳトランジスタの高速化技術に関す
る。
を用いた半導体装置の製造方法に関し、特にシリコン基
板を使用したＭＯＳトランジスタの高速化技術に関す
る。
【０００２】
【従来の技術】低電圧でＬＳＩを高速化するために、電
極及び配線を低抵抗化するサリサイド（セルフアライン
シリサイド）技術が注目されている。本発明者らは、Ｔ
ｉＮキャップ層を用いたコバルトサリサイド技術を導入
することにより、従来では低抵抗化が困難であったゲー
ト長０．１μｍの場合のゲート電極のシート抵抗を５Ω
／□まで低減することを可能にした。
極及び配線を低抵抗化するサリサイド（セルフアライン
シリサイド）技術が注目されている。本発明者らは、Ｔ
ｉＮキャップ層を用いたコバルトサリサイド技術を導入
することにより、従来では低抵抗化が困難であったゲー
ト長０．１μｍの場合のゲート電極のシート抵抗を５Ω
／□まで低減することを可能にした。
【０００３】
【発明が解決しようとする課題】シリコン基板表面にメ
タル層を堆積し、メタルとシリコンを反応させてメタル
シリサイド層を形成する場合、メタルがシリコン基板内
に、シリコンがメタル層内に拡散し、体積を増加しなが
らシリサイド層が形成される。
タル層を堆積し、メタルとシリコンを反応させてメタル
シリサイド層を形成する場合、メタルがシリコン基板内
に、シリコンがメタル層内に拡散し、体積を増加しなが
らシリサイド層が形成される。
【０００４】図３は、シリコン基板表面にコバルト（Ｃ
ｏ）層を堆積し、Ｃｏのシリサイドを形成する場合の各
工程の基板の断面図を示す。図３（Ａ）に示すように、
シリコン基板１の表面の所定領域にＣｏ層２が形成され
ている。ここで、Ｃｏ層２の厚さを１．００とする。
ｏ）層を堆積し、Ｃｏのシリサイドを形成する場合の各
工程の基板の断面図を示す。図３（Ａ）に示すように、
シリコン基板１の表面の所定領域にＣｏ層２が形成され
ている。ここで、Ｃｏ層２の厚さを１．００とする。
【０００５】図３（Ｂ）は、図３（Ａ）の状態の基板を
所定の温度で熱処理し、Ｃｏ2 Ｓｉ層２ａを形成した状
態を示す。Ｃｏ2 Ｓｉ層２ａの全膜厚は１．４７となる
ことが知られている。また、Ｃｏ2 Ｓｉ層２ａはシリコ
ン基板１の表面から０．９１の深さまで侵入する。
所定の温度で熱処理し、Ｃｏ2 Ｓｉ層２ａを形成した状
態を示す。Ｃｏ2 Ｓｉ層２ａの全膜厚は１．４７となる
ことが知られている。また、Ｃｏ2 Ｓｉ層２ａはシリコ
ン基板１の表面から０．９１の深さまで侵入する。
【０００６】図３（Ｃ）は、図３（Ｂ）の状態からさら
に高温で熱処理し、ＣｏＳｉ層２ｂを形成した状態を示
す。ＣｏＳｉ層２ｂの全膜厚は２．０２となり、シリコ
ン基板１の表面からの侵入の深さは１．８２となる。
に高温で熱処理し、ＣｏＳｉ層２ｂを形成した状態を示
す。ＣｏＳｉ層２ｂの全膜厚は２．０２となり、シリコ
ン基板１の表面からの侵入の深さは１．８２となる。
【０００７】図３（Ｄ）は、図３（Ｃ）の状態からさら
に高温で熱処理し、ＣｏＳｉ2 層２ｃを形成した状態を
示す。ＣｏＳｉ2 層２ｃの全膜厚は３．５２となり、シ
リコン基板１の表面からの侵入の深さは３．６４とな
る。
に高温で熱処理し、ＣｏＳｉ2 層２ｃを形成した状態を
示す。ＣｏＳｉ2 層２ｃの全膜厚は３．５２となり、シ
リコン基板１の表面からの侵入の深さは３．６４とな
る。
【０００８】図３に示すように、シリサイド化が進むに
つれてシリサイド層の体積が大きくなり、膜厚が厚くな
る。膜厚が増加するに従い、シリコン基板表面からの侵
入の深さも深くなる。
つれてシリサイド層の体積が大きくなり、膜厚が厚くな
る。膜厚が増加するに従い、シリコン基板表面からの侵
入の深さも深くなる。
【０００９】ＬＳＩの微細化が進むとＭＯＳトランジス
タのソース及びドレイン領域は浅くなる。このため、ソ
ース及びドレイン領域の表面に形成されたシリサイド層
がソース及びドレイン領域内に深く侵入すると、接合部
近傍にまで達する。シリサイド層が接合部近傍にまで達
するとリーク電流が増加する。
タのソース及びドレイン領域は浅くなる。このため、ソ
ース及びドレイン領域の表面に形成されたシリサイド層
がソース及びドレイン領域内に深く侵入すると、接合部
近傍にまで達する。シリサイド層が接合部近傍にまで達
するとリーク電流が増加する。
【００１０】本発明の目的は、シリコン基板内への侵入
の深さを浅くすることが可能なＣｏＳｉ2 層形成技術を
提供することである。
の深さを浅くすることが可能なＣｏＳｉ2 層形成技術を
提供することである。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面の所定領域に不純物をドープして低抵抗
領域が形成されたシリコン基板を準備する準備工程と、
少なくとも前記低抵抗領域の表面に所定の厚さのＣｏ層
を堆積するＣｏ層堆積工程と、第１の温度で熱処理を行
い、前記Ｃｏ層のうち前記低抵抗領域に接する領域の少
なくとも下側部分をシリサイド化してＣｏＳｉ層及びＣ
ｏ2 Ｓｉ層の少なくとも一方の層を形成する第１熱処理
工程と、前記Ｃｏ層のうち前記第１熱処理工程でシリサ
イド化されなかったＣｏ層を除去するＣｏ層除去工程
と、少なくとも前記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少な
くとも一方の層の表面にＳｉ層を堆積する工程と、前記
第１の温度よりも高い第２の温度で熱処理を行い、前記
ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の層をさ
らにシリサイド化してＣｏＳｉ2 層を形成する第２熱処
理工程と、前記Ｓｉ層を除去する工程とを含む。
造方法は、表面の所定領域に不純物をドープして低抵抗
領域が形成されたシリコン基板を準備する準備工程と、
少なくとも前記低抵抗領域の表面に所定の厚さのＣｏ層
を堆積するＣｏ層堆積工程と、第１の温度で熱処理を行
い、前記Ｃｏ層のうち前記低抵抗領域に接する領域の少
なくとも下側部分をシリサイド化してＣｏＳｉ層及びＣ
ｏ2 Ｓｉ層の少なくとも一方の層を形成する第１熱処理
工程と、前記Ｃｏ層のうち前記第１熱処理工程でシリサ
イド化されなかったＣｏ層を除去するＣｏ層除去工程
と、少なくとも前記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少な
くとも一方の層の表面にＳｉ層を堆積する工程と、前記
第１の温度よりも高い第２の温度で熱処理を行い、前記
ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の層をさ
らにシリサイド化してＣｏＳｉ2 層を形成する第２熱処
理工程と、前記Ｓｉ層を除去する工程とを含む。
【００１２】前記Ｃｏ層堆積工程後、前記第１熱処理工
程前に、さらに、前記Ｃｏ層の表面にＴｉＮ層を堆積
し、前記第１熱処理工程後、前記Ｃｏ層除去工程前に、
前記ＴｉＮ層を除去してもよい。
程前に、さらに、前記Ｃｏ層の表面にＴｉＮ層を堆積
し、前記第１熱処理工程後、前記Ｃｏ層除去工程前に、
前記ＴｉＮ層を除去してもよい。
【００１３】前記準備工程で準備するシリコン基板上
に、ゲート絶縁膜を介してゲート電極及び該ゲート電極
の側壁にサイドウォールを形成しておき、前記低抵抗領
域として前記ゲート電極を挟んで両側にソース及びドレ
イン領域を形成しておき、前記Ｃｏ層堆積工程では、前
記低抵抗領域の表面に前記Ｃｏ層を堆積すると同時に、
前記ゲート電極及び前記サイドウォールの表面にも前記
Ｃｏ層を堆積し、前記第１熱処理工程で前記Ｃｏ層のう
ち前記ゲート電極上の領域の少なくとも下側部分にも前
記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の層を
形成してもよい。
に、ゲート絶縁膜を介してゲート電極及び該ゲート電極
の側壁にサイドウォールを形成しておき、前記低抵抗領
域として前記ゲート電極を挟んで両側にソース及びドレ
イン領域を形成しておき、前記Ｃｏ層堆積工程では、前
記低抵抗領域の表面に前記Ｃｏ層を堆積すると同時に、
前記ゲート電極及び前記サイドウォールの表面にも前記
Ｃｏ層を堆積し、前記第１熱処理工程で前記Ｃｏ層のう
ち前記ゲート電極上の領域の少なくとも下側部分にも前
記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の層を
形成してもよい。
【００１４】本発明のＭＯＳトランジスタは、シリコン
基板にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで両側に形成されたソース及びド
レイン領域と、前記ゲート電極の側壁及び前記ソース及
びドレイン領域の表面のうち前記ゲート電極近傍領域を
覆うように形成されたサイドウォールと、前記ソース及
びドレイン領域の表面のうち前記サイドウォールによっ
て覆われていない領域に形成されたＣｏＳｉ2 層とを有
し、前記ソース及びドレイン領域の前記サイドウォール
によって覆われた表面から、前記ＣｏＳｉ2 層の底面ま
での深さは、前記ＣｏＳｉ2 層の全厚さの０．５５〜
０．７３倍である。
基板にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで両側に形成されたソース及びド
レイン領域と、前記ゲート電極の側壁及び前記ソース及
びドレイン領域の表面のうち前記ゲート電極近傍領域を
覆うように形成されたサイドウォールと、前記ソース及
びドレイン領域の表面のうち前記サイドウォールによっ
て覆われていない領域に形成されたＣｏＳｉ2 層とを有
し、前記ソース及びドレイン領域の前記サイドウォール
によって覆われた表面から、前記ＣｏＳｉ2 層の底面ま
での深さは、前記ＣｏＳｉ2 層の全厚さの０．５５〜
０．７３倍である。
【００１５】
【作用】ＣｏＳｉ層あるいはＣｏ2 Ｓｉ層を形成した
後、ＣｏＳｉ層あるいはＣｏ2 Ｓｉ層の上にＳｉ層を形
成して、さらに熱処理を行うと、ＣｏＳｉ層あるいはＣ
ｏ 2 Ｓｉ層の上面及び下面の双方でシリサイド化が行わ
れる。このため、シリサイド化によって形成されるＣｏ
Ｓｉ2 層のシリコン基板内への侵入を抑制することがで
きる。
後、ＣｏＳｉ層あるいはＣｏ2 Ｓｉ層の上にＳｉ層を形
成して、さらに熱処理を行うと、ＣｏＳｉ層あるいはＣ
ｏ 2 Ｓｉ層の上面及び下面の双方でシリサイド化が行わ
れる。このため、シリサイド化によって形成されるＣｏ
Ｓｉ2 層のシリコン基板内への侵入を抑制することがで
きる。
【００１６】Ｃｏ層を形成して熱処理を行う前に、Ｔｉ
Ｎ層を形成することにより、Ｃｏ層の酸化を防止するこ
とができる。ＣｏＳｉ層あるいはＣｏ2 Ｓｉ層の上面及
び下面の双方でシリサイド化を行う方法をサリサイド技
術に適用することにより、ソース及びドレイン領域表面
に形成するシリサイド層が基板内部に侵入する深さを浅
くすることができる。これにより、ソース及びドレイン
領域の接合を通して流れるリーク電流を抑制することが
可能になる。
Ｎ層を形成することにより、Ｃｏ層の酸化を防止するこ
とができる。ＣｏＳｉ層あるいはＣｏ2 Ｓｉ層の上面及
び下面の双方でシリサイド化を行う方法をサリサイド技
術に適用することにより、ソース及びドレイン領域表面
に形成するシリサイド層が基板内部に侵入する深さを浅
くすることができる。これにより、ソース及びドレイン
領域の接合を通して流れるリーク電流を抑制することが
可能になる。
【００１７】
【実施例】図２を参照して、本発明の実施例によるＣｏ
Ｓｉ2 層形成方法の基本工程について説明する。
Ｓｉ2 層形成方法の基本工程について説明する。
【００１８】図２（Ａ）に示すように、シリコン基板１
の表面の所定領域にＣｏ層２を堆積する。ここで、Ｃｏ
層２の厚さを１．００とする。図２（Ｂ）は、図２
（Ａ）の状態の基板を所定の温度で熱処理し、ＣｏＳｉ
層２ｂを形成した状態を示す。ＣｏＳｉ層２ｂの全膜厚
は２．０２となる。また、ＣｏＳｉ層２ｂはシリコン基
板１の表面から１．８２の深さまで侵入する。
の表面の所定領域にＣｏ層２を堆積する。ここで、Ｃｏ
層２の厚さを１．００とする。図２（Ｂ）は、図２
（Ａ）の状態の基板を所定の温度で熱処理し、ＣｏＳｉ
層２ｂを形成した状態を示す。ＣｏＳｉ層２ｂの全膜厚
は２．０２となる。また、ＣｏＳｉ層２ｂはシリコン基
板１の表面から１．８２の深さまで侵入する。
【００１９】図２（Ｃ）に示すように、ＣｏＳｉ層２ｂ
の表面にシリコン層３を堆積する。図２（Ｄ）は、図２
（Ｃ）の状態の基板を所定の温度で熱処理し、ＣｏＳｉ
2層２ｃを形成した状態を示す。ＣｏＳｉ層２ｂの下面
でシリコン基板１と反応し、上面でシリコン層３と反応
してシリサイド化が進む。上面及び下面での反応はほぼ
均等に進むため、ＣｏＳｉ2 層のシリコン基板１内への
侵入を抑制することができる。ＣｏＳｉ2 層２ｃの全厚
さは３．５２であり、シリコン基板１の表面から内部へ
侵入した深さは２．５７となる。このように、図３
（Ｄ）に示す従来例に比べて、シリコン基板内への侵入
を抑制することができる。
の表面にシリコン層３を堆積する。図２（Ｄ）は、図２
（Ｃ）の状態の基板を所定の温度で熱処理し、ＣｏＳｉ
2層２ｃを形成した状態を示す。ＣｏＳｉ層２ｂの下面
でシリコン基板１と反応し、上面でシリコン層３と反応
してシリサイド化が進む。上面及び下面での反応はほぼ
均等に進むため、ＣｏＳｉ2 層のシリコン基板１内への
侵入を抑制することができる。ＣｏＳｉ2 層２ｃの全厚
さは３．５２であり、シリコン基板１の表面から内部へ
侵入した深さは２．５７となる。このように、図３
（Ｄ）に示す従来例に比べて、シリコン基板内への侵入
を抑制することができる。
【００２０】上記実施例では、図２（Ｂ）に示す１回目
の熱処理工程でＣｏ層をシリサイド化してＣｏＳｉ層と
する場合について説明したが、より低温で熱処理を行い
Ｃｏ 2 Ｓｉ層としてもよい。Ｃｏ2 Ｓｉ層を形成する場
合には、Ｃｏ2 Ｓｉ層の全厚さは１．４７、シリコン基
板内に侵入する深さは０．９１となる。
の熱処理工程でＣｏ層をシリサイド化してＣｏＳｉ層と
する場合について説明したが、より低温で熱処理を行い
Ｃｏ 2 Ｓｉ層としてもよい。Ｃｏ2 Ｓｉ層を形成する場
合には、Ｃｏ2 Ｓｉ層の全厚さは１．４７、シリコン基
板内に侵入する深さは０．９１となる。
【００２１】Ｃｏ2 Ｓｉ層を形成した後、図２（Ｃ）、
（Ｄ）と同様の工程を実施しＣｏＳｉ2 層２ｃを形成す
る。この方法で形成したＣｏＳｉ2 層２ｃの全厚さは
３．５２であり、１回目の熱処理工程でＣｏＳｉ層を形
成する場合と同様であるが、シリコン基板１内に侵入す
る深さは１．９３となる。このように、１回目の熱処理
工程でＣｏ2 Ｓｉ層を形成することにより、ＣｏＳｉ層
を形成する場合に比べてシリコン基板内への侵入の深さ
をさらに浅くすることができる。
（Ｄ）と同様の工程を実施しＣｏＳｉ2 層２ｃを形成す
る。この方法で形成したＣｏＳｉ2 層２ｃの全厚さは
３．５２であり、１回目の熱処理工程でＣｏＳｉ層を形
成する場合と同様であるが、シリコン基板１内に侵入す
る深さは１．９３となる。このように、１回目の熱処理
工程でＣｏ2 Ｓｉ層を形成することにより、ＣｏＳｉ層
を形成する場合に比べてシリコン基板内への侵入の深さ
をさらに浅くすることができる。
【００２２】なお、１回目の熱処理工程でＣｏＳｉ層を
形成する場合には、シリコン基板内への侵入を抑制する
効果は小さいが、ＣｏとＳｉとの反応で発生する面のゆ
らぎの抑制に関しては、熱処理条件に対してマージンが
広く、制御がより容易であること、及びＣｏＳｉはＣｏ
2 Ｓｉに比べて溶液に対する耐性が強く、未反応Ｃｏ層
を硫酸＋過酸化水素でも塩酸＋過酸化水素でも除去でき
ること等の利点がある。また、ＣｏＳｉとＣｏ2 Ｓｉが
混在した層を形成してもよい。この場合には、熱処理の
温度、時間の制御がより容易になる。
形成する場合には、シリコン基板内への侵入を抑制する
効果は小さいが、ＣｏとＳｉとの反応で発生する面のゆ
らぎの抑制に関しては、熱処理条件に対してマージンが
広く、制御がより容易であること、及びＣｏＳｉはＣｏ
2 Ｓｉに比べて溶液に対する耐性が強く、未反応Ｃｏ層
を硫酸＋過酸化水素でも塩酸＋過酸化水素でも除去でき
ること等の利点がある。また、ＣｏＳｉとＣｏ2 Ｓｉが
混在した層を形成してもよい。この場合には、熱処理の
温度、時間の制御がより容易になる。
【００２３】次に、図１を参照して図２で示したＣｏＳ
ｉ2 層の形成方法を用いてＭＯＳトランジスタのゲート
電極、ソース及びドレイン領域をサリサイド化する方法
について説明する。
ｉ2 層の形成方法を用いてＭＯＳトランジスタのゲート
電極、ソース及びドレイン領域をサリサイド化する方法
について説明する。
【００２４】図１（Ａ）に示すように、公知の技術によ
りシリコン基板１０の表面にｐ形ウェル１１が形成され
ている。ｐ形ウェル１１内にフィールド酸化膜１６によ
り活性領域が画定されている。活性領域に、ポリシリコ
ンからなる絶縁ゲート電極１２、ＬＤＤ構造のソース及
びドレイン領域１３、１４が形成されている。ゲート電
極１２の側面には、サイドウォール１５が形成されてい
る。ゲート電極１２の上面、及びソース及びドレイン領
域１３、１４の表面のうちサイドウォール１５で覆われ
た領域以外の領域は露出している。
りシリコン基板１０の表面にｐ形ウェル１１が形成され
ている。ｐ形ウェル１１内にフィールド酸化膜１６によ
り活性領域が画定されている。活性領域に、ポリシリコ
ンからなる絶縁ゲート電極１２、ＬＤＤ構造のソース及
びドレイン領域１３、１４が形成されている。ゲート電
極１２の側面には、サイドウォール１５が形成されてい
る。ゲート電極１２の上面、及びソース及びドレイン領
域１３、１４の表面のうちサイドウォール１５で覆われ
た領域以外の領域は露出している。
【００２５】図１（Ｂ）に示すように、基板全面にスパ
ッタにより、厚さ１０ｎｍのＣｏ層１７、厚さ２０ｎｍ
のＴｉＮ層１８をこの順番に堆積する。ＴｉＮ層１８
は、後の熱処理工程でＣｏ層１７が酸化されるのを防止
し、シリサイド層表面のモホロジを改善する。
ッタにより、厚さ１０ｎｍのＣｏ層１７、厚さ２０ｎｍ
のＴｉＮ層１８をこの順番に堆積する。ＴｉＮ層１８
は、後の熱処理工程でＣｏ層１７が酸化されるのを防止
し、シリサイド層表面のモホロジを改善する。
【００２６】図１（Ｃ）は、ＣｏＳｉ層１９、２０、２
１を形成した後の基板の断面を示す。４５０℃で３０分
間あるいは５５０℃で３０秒間熱処理を行うことによ
り、ソース及びドレイン領域１３、１４の表面とＣｏ層
１７が反応し、ＣｏＳｉ層１９、２０が形成される。ま
た、ポリシリコンゲート電極１２の上面とＣｏ層１７が
反応し、ＣｏＳｉ層２１が形成される。
１を形成した後の基板の断面を示す。４５０℃で３０分
間あるいは５５０℃で３０秒間熱処理を行うことによ
り、ソース及びドレイン領域１３、１４の表面とＣｏ層
１７が反応し、ＣｏＳｉ層１９、２０が形成される。ま
た、ポリシリコンゲート電極１２の上面とＣｏ層１７が
反応し、ＣｏＳｉ層２１が形成される。
【００２７】このとき、図２（Ｂ）で説明したように、
ＣｏＳｉ層１９、２０の全厚さは共に２０．２ｎｍ、ソ
ース及びドレイン領域１３、１４への侵入の深さは１
８．２ｎｍとなる。フィールド酸化膜１６及びサイドウ
ォール１５の表面に形成されたＣｏ層１７は、熱処理に
よって反応しない。熱処理工程後、アンモニア＋過酸化
水素及び塩酸＋過酸化水素により、それぞれＴｉＮ層１
８及び未反応のＣｏ層１７を除去する。
ＣｏＳｉ層１９、２０の全厚さは共に２０．２ｎｍ、ソ
ース及びドレイン領域１３、１４への侵入の深さは１
８．２ｎｍとなる。フィールド酸化膜１６及びサイドウ
ォール１５の表面に形成されたＣｏ層１７は、熱処理に
よって反応しない。熱処理工程後、アンモニア＋過酸化
水素及び塩酸＋過酸化水素により、それぞれＴｉＮ層１
８及び未反応のＣｏ層１７を除去する。
【００２８】図１（Ｄ）に示すように、基板全面にスパ
ッタにより、厚さ１５ｎｍのシリコン層２２を堆積す
る。図１（Ｅ）は、ＣｏＳｉ層１９、２０、２１をＣｏ
Ｓｉ2 化した後の基板の断面を示す。７５０℃で３０秒
間熱処理を行うことにより、ＣｏＳｉ層１９、２０がそ
れぞれソース及びドレイン領域１３、１４のＳｉと反応
する。同時に、ＣｏＳｉ層１９、２０の上面ではシリコ
ン層２２と反応する。このように、ＣｏＳｉ層１９、２
０の上下面でほぼ均等に反応が生じ、ＣｏＳｉ2 層１９
ａ、２０ａが形成される。
ッタにより、厚さ１５ｎｍのシリコン層２２を堆積す
る。図１（Ｅ）は、ＣｏＳｉ層１９、２０、２１をＣｏ
Ｓｉ2 化した後の基板の断面を示す。７５０℃で３０秒
間熱処理を行うことにより、ＣｏＳｉ層１９、２０がそ
れぞれソース及びドレイン領域１３、１４のＳｉと反応
する。同時に、ＣｏＳｉ層１９、２０の上面ではシリコ
ン層２２と反応する。このように、ＣｏＳｉ層１９、２
０の上下面でほぼ均等に反応が生じ、ＣｏＳｉ2 層１９
ａ、２０ａが形成される。
【００２９】同様に、ＣｏＳｉ層２１が、ゲート電極１
２及びシリコン層２２と反応し、ＣｏＳｉ2 層２１ａが
形成される。このとき、ＣｏＳｉ2 層１９ａ、２０ａの
全体の厚さは図２（Ｄ）に示すように３５．２ｎｍとな
る。また、ソース及びドレイン領域１３、１４への侵入
の深さは２５．７ｎｍとなる。ＣｏＳｉ層１９、２０の
上にシリコン層２２を堆積しないで熱処理を行うと、Ｃ
ｏＳｉ層１９、２０はソース及びドレイン領域１３、１
４のＳｉとのみ反応するため、図３（Ｄ）に示すように
ＣｏＳｉ2 層１９ａ、２０ａの侵入の深さは３６．４ｎ
ｍとなる。
２及びシリコン層２２と反応し、ＣｏＳｉ2 層２１ａが
形成される。このとき、ＣｏＳｉ2 層１９ａ、２０ａの
全体の厚さは図２（Ｄ）に示すように３５．２ｎｍとな
る。また、ソース及びドレイン領域１３、１４への侵入
の深さは２５．７ｎｍとなる。ＣｏＳｉ層１９、２０の
上にシリコン層２２を堆積しないで熱処理を行うと、Ｃ
ｏＳｉ層１９、２０はソース及びドレイン領域１３、１
４のＳｉとのみ反応するため、図３（Ｄ）に示すように
ＣｏＳｉ2 層１９ａ、２０ａの侵入の深さは３６．４ｎ
ｍとなる。
【００３０】このように、ＣｏＳｉ層１９、２０の上面
にシリコン層２２を堆積してＣｏＳｉ2 化することによ
り、ソース及びドレイン領域への侵入を抑制することが
できる。
にシリコン層２２を堆積してＣｏＳｉ2 化することによ
り、ソース及びドレイン領域への侵入を抑制することが
できる。
【００３１】図１（Ｆ）に示すように、未反応で残った
シリコン層２２を除去し、ＣｏＳｉ 2 層１９ａ、２０
ａ、２１ａの表面を露出する。シリコン層２２は、エチ
レンジアミン系の溶液を用いて除去する。
シリコン層２２を除去し、ＣｏＳｉ 2 層１９ａ、２０
ａ、２１ａの表面を露出する。シリコン層２２は、エチ
レンジアミン系の溶液を用いて除去する。
【００３２】図１に示した実施例においては、図１
（Ｃ）に示す１回目の熱処理工程でＣｏＳｉ層を形成す
る場合について説明したが、ＣｏＳｉ層の代わりにＣｏ
2 Ｓｉ層を形成してもよい。例えば、４７５℃で３０秒
間熱処理を行うことにより、Ｃｏ 2 Ｓｉ層を形成するこ
とができる。
（Ｃ）に示す１回目の熱処理工程でＣｏＳｉ層を形成す
る場合について説明したが、ＣｏＳｉ層の代わりにＣｏ
2 Ｓｉ層を形成してもよい。例えば、４７５℃で３０秒
間熱処理を行うことにより、Ｃｏ 2 Ｓｉ層を形成するこ
とができる。
【００３３】１回目の熱処理工程でＣｏ2 Ｓｉ層を形成
する場合には、図１（Ｆ）に示すＣｏＳｉ2 層１９ａ、
２０ａがソース及びドレイン領域に侵入する深さは１
９．３ｎｍとなる。このように、１回目の熱処理工程で
Ｃｏ2 Ｓｉ層を形成することにより、ＣｏＳｉ層を形成
する場合に比べてソース及びドレイン領域への侵入をさ
らに抑制することができる。このように形成したＣｏＳ
ｉ2 層のシリコン基板内への侵入の深さは、ＣｏＳｉ2
層全体の厚さの０．５５または０．７３となる。
する場合には、図１（Ｆ）に示すＣｏＳｉ2 層１９ａ、
２０ａがソース及びドレイン領域に侵入する深さは１
９．３ｎｍとなる。このように、１回目の熱処理工程で
Ｃｏ2 Ｓｉ層を形成することにより、ＣｏＳｉ層を形成
する場合に比べてソース及びドレイン領域への侵入をさ
らに抑制することができる。このように形成したＣｏＳ
ｉ2 層のシリコン基板内への侵入の深さは、ＣｏＳｉ2
層全体の厚さの０．５５または０．７３となる。
【００３４】上記実施例では、１回目の熱処理工程でＣ
ｏＳｉ層あるいはＣｏ2 Ｓｉ層を形成する場合について
説明したが、ＣｏＳｉとＣｏ2 Ｓｉの混合したシリサイ
ド層を形成してもよい。この場合には、ＣｏＳｉ2 層の
シリコン基板内への侵入の深さは、ＣｏＳｉ2 層全体の
厚さの０．５５〜０．７３となる。
ｏＳｉ層あるいはＣｏ2 Ｓｉ層を形成する場合について
説明したが、ＣｏＳｉとＣｏ2 Ｓｉの混合したシリサイ
ド層を形成してもよい。この場合には、ＣｏＳｉ2 層の
シリコン基板内への侵入の深さは、ＣｏＳｉ2 層全体の
厚さの０．５５〜０．７３となる。
【００３５】なお、図１（Ｃ）では、１回目の熱処理工
程でＣｏ層１７の全厚さをシリサイド化する場合につい
て説明したが、Ｃｏ層１７の下側部分のみをシリサイド
化してもよい。
程でＣｏ層１７の全厚さをシリサイド化する場合につい
て説明したが、Ｃｏ層１７の下側部分のみをシリサイド
化してもよい。
【００３６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
ＣｏＳｉ2 層のシリコン基板内への侵入を抑制すること
ができる。これにより、ソース及びドレイン領域接合部
のリーク電流の増加を防止することができる。
ＣｏＳｉ2 層のシリコン基板内への侵入を抑制すること
ができる。これにより、ソース及びドレイン領域接合部
のリーク電流の増加を防止することができる。
【図１】実施例によるサリサイド化工程を説明するため
の基板の断面図である。
の基板の断面図である。
【図２】実施例によるシリサイド化の基本工程を説明す
るための基板の概略断面図である。
るための基板の概略断面図である。
【図３】従来例によるシリサイド化の基本工程を説明す
るための基板の概略断面図である。
るための基板の概略断面図である。
【符号の説明】 １ シリコン基板 ２ Ｃｏ層 ２ａ Ｃｏ2 Ｓｉ層 ２ｂ ＣｏＳｉ層 ２ｃ ＣｏＳｉ2 層 ３ シリコン層 １０ シリコン基板 １１ ｐ形ウェル １２ ゲート電極 １３、１４ ソース及びドレイン領域 １５ サイドウォール １６ フィールド酸化膜 １７ Ｃｏ層 １８ ＴｉＮ層 １９、２０、２１ ＣｏＳｉ層 １９ａ、２０ａ、２１ａ ＣｏＳｉ2 層 ２２ シリコン層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (4)
- 【請求項１】 表面の所定領域に不純物をドープして低
抵抗領域が形成されたシリコン基板を準備する準備工程
と、 少なくとも前記低抵抗領域の表面に所定の厚さのＣｏ層
を堆積するＣｏ層堆積工程と、 第１の温度で熱処理を行い、前記Ｃｏ層のうち前記低抵
抗領域に接する領域の少なくとも下側部分をシリサイド
化してＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の
層を形成する第１熱処理工程と、 前記Ｃｏ層のうち前記第１熱処理工程でシリサイド化さ
れなかったＣｏ層を除去するＣｏ層除去工程と、 少なくとも前記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくと
も一方の層の表面にＳｉ層を堆積する工程と、 前記第１の温度よりも高い第２の温度で熱処理を行い、
前記ＣｏＳｉ層及びＣｏ2 Ｓｉ層の少なくとも一方の層
をさらにシリサイド化してＣｏＳｉ2 層を形成する第２
熱処理工程と、 前記Ｓｉ層を除去する工程とを含む半導体装置の製造方
法。 - 【請求項２】 前記Ｃｏ層堆積工程後、前記第１熱処理
工程前に、さらに、前記Ｃｏ層の表面にＴｉＮ層を堆積
する工程を含み、 前記第１熱処理工程後、前記Ｃｏ層除去工程前に、前記
ＴｉＮ層を除去する工程を含む請求項１記載の半導体装
置の製造方法。 - 【請求項３】 前記準備工程で準備するシリコン基板上
には、ゲート絶縁膜を介して形成されたゲート電極及び
該ゲート電極の側壁に形成されたサイドウォールが形成
されており、前記低抵抗領域は、前記ゲート電極を挟ん
で両側に形成されたソース及びドレイン領域であり、 前記Ｃｏ層堆積工程では、前記低抵抗領域の表面に前記
Ｃｏ層を堆積すると同時に、前記ゲート電極及び前記サ
イドウォールの表面にも前記Ｃｏ層を堆積し、 前記第１熱処理工程で形成される前記ＣｏＳｉ層及びＣ
ｏ2 Ｓｉ層の少なくとも一方の層は、前記Ｃｏ層のうち
前記ゲート電極上の領域の少なくとも下側部分にも形成
される請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板にゲート絶縁膜を介して形
成されたゲート電極と、 前記ゲート電極を挟んで両側に形成されたソース及びド
レイン領域と、 前記ゲート電極の側壁を覆い、前記ソース及びドレイン
領域の表面のうち前記ゲート電極近傍に接する一部領域
を覆うように形成されたサイドウォールと、 前記ソース及びドレイン領域の表面のうち前記サイドウ
ォールによって覆われていない領域に形成されたＣｏＳ
ｉ2 層とを有し、 前記ＣｏＳｉ2 層が形成されていない基板表面から、前
記ＣｏＳｉ2 層の底面までの深さは、前記ＣｏＳｉ2 層
の全厚さの０．５５〜０．７３倍であるＭＯＳトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703494A JPH0878357A (ja) | 1994-08-31 | 1994-08-31 | Ｃｏシリサイド層を用いた半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20703494A JPH0878357A (ja) | 1994-08-31 | 1994-08-31 | Ｃｏシリサイド層を用いた半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878357A true JPH0878357A (ja) | 1996-03-22 |
Family
ID=16533114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20703494A Withdrawn JPH0878357A (ja) | 1994-08-31 | 1994-08-31 | Ｃｏシリサイド層を用いた半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878357A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940118B2 (en) | 2001-02-19 | 2005-09-06 | Renesas Technology Corporation | Semiconductor device with high permittivity gate dielectric film |
| US7217971B2 (en) | 2001-05-22 | 2007-05-15 | Hitachi, Ltd. | Miniaturized semiconductor device with improved dielectric properties |
| WO2015118417A1 (en) * | 2014-02-04 | 2015-08-13 | International Business Machines Corporation | Metal semiconductor alloy contact resistance improvement |
-
1994
- 1994-08-31 JP JP20703494A patent/JPH0878357A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940118B2 (en) | 2001-02-19 | 2005-09-06 | Renesas Technology Corporation | Semiconductor device with high permittivity gate dielectric film |
| US7217971B2 (en) | 2001-05-22 | 2007-05-15 | Hitachi, Ltd. | Miniaturized semiconductor device with improved dielectric properties |
| US7358578B2 (en) | 2001-05-22 | 2008-04-15 | Renesas Technology Corporation | Field effect transistor on a substrate with (111) orientation having zirconium oxide gate insulation and cobalt or nickel silicide wiring |
| US7608899B2 (en) | 2001-05-22 | 2009-10-27 | Renesas Technology Corporation | Semiconductor device |
| WO2015118417A1 (en) * | 2014-02-04 | 2015-08-13 | International Business Machines Corporation | Metal semiconductor alloy contact resistance improvement |
| US9449827B2 (en) | 2014-02-04 | 2016-09-20 | International Business Machines Corporation | Metal semiconductor alloy contact resistance improvement |
| US9472406B2 (en) | 2014-02-04 | 2016-10-18 | International Business Machines Corporation | Metal semiconductor alloy contact resistance improvement |
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|---|---|---|---|
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