JPH0878697A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH0878697A JPH0878697A JP23609194A JP23609194A JPH0878697A JP H0878697 A JPH0878697 A JP H0878697A JP 23609194 A JP23609194 A JP 23609194A JP 23609194 A JP23609194 A JP 23609194A JP H0878697 A JPH0878697 A JP H0878697A
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Abstract
(57)【要約】
【目的】 コスト高騰を招くイオン注入プロセスを導入
せず、再現性良好なエッチングを行いかつ層間絶縁膜を
平坦化することで、好適特性を確保でき、短絡や断線不
良を防止する薄膜トランジスタおよびその製造方法を提
供する。 【構成】 活性化されているソース領域１２およびドレ
イン領域１３、これら両領域間に凹状の段差部１４を有
する第１半導体部１１、第１半導体部１１上に成膜され
て段差部１４を覆う領域がチャネル領域１６となってい
る第２半導体部１５、第２半導体部１５上に成膜された
ゲート絶縁膜１７、ゲート絶縁膜１７に面一でソース領
域１２およびドレイン領域１３の端部に自己整合して設
けられたゲート電極１８を備え、第１半導体部１１の段
差部１４の側面１４ａを傾斜させて形成し、この段差部
１４を利用してエッチングを再現性良く行ない、かつゲ
ート電極１８を好適に自己整合させて、面一にしたゲー
ト絶縁膜１７およびゲート電極１８の表面に層間絶縁膜
２３が平坦に設けられる。
せず、再現性良好なエッチングを行いかつ層間絶縁膜を
平坦化することで、好適特性を確保でき、短絡や断線不
良を防止する薄膜トランジスタおよびその製造方法を提
供する。 【構成】 活性化されているソース領域１２およびドレ
イン領域１３、これら両領域間に凹状の段差部１４を有
する第１半導体部１１、第１半導体部１１上に成膜され
て段差部１４を覆う領域がチャネル領域１６となってい
る第２半導体部１５、第２半導体部１５上に成膜された
ゲート絶縁膜１７、ゲート絶縁膜１７に面一でソース領
域１２およびドレイン領域１３の端部に自己整合して設
けられたゲート電極１８を備え、第１半導体部１１の段
差部１４の側面１４ａを傾斜させて形成し、この段差部
１４を利用してエッチングを再現性良く行ない、かつゲ
ート電極１８を好適に自己整合させて、面一にしたゲー
ト絶縁膜１７およびゲート電極１８の表面に層間絶縁膜
２３が平坦に設けられる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタお
よびその製造方法に関する。
よびその製造方法に関する。
【０００２】
【従来の技術】近年、液晶表示装置のスイッチング素子
などに用いられる薄膜トランジスタ（Thin Film Transi
stor；以下、単にＴＦＴと呼ぶ）を製造するプロセスと
して、寄生容量の低減やＴＦＴ面積縮小化に有利なセル
フアライメント方式が注目されている。セルフアライメ
ント方式では、ゲート電極の自己整合効果によりソース
領域やドレイン領域との重なりを最小限に抑え、性能向
上と面積縮小を実現することができる。図５〜図８は、
従来より知られるセルフアライメント構造によるＴＦＴ
製造プロセスの一例を示している。図５に示されるよう
に、まずガラスなどの基板１上に真性シリコンによる半
導体薄膜２がデバイスエリアとして形成される。次い
で、図６のように、半導体薄膜２の全面にゲート絶縁膜
３を成膜後、このゲート絶縁膜３の上に例えばＡｌなど
の金属を堆積し、この金属膜４ａをフォトリソグラフィ
技術によりパターン形成してゲート電極４を得る。次
に、図７に示される工程では、ゲート電極４をマスクに
してゲート絶縁膜３のエッチングを行ない、半導体薄膜
２にエッチング損傷を与えない程度の薄さにゲート絶縁
膜３をエッチングする。続いて、同じく図７において、
半導体薄膜２に対し図中矢印で表すイオンの注入を行な
った後に活性化し、ソース領域５とドレイン領域６をこ
れらの端部５ａ、６ａをゲート電極４の両端部に自己整
合させて形成する。そして、図８の工程では、ゲート電
極４を含む全面を覆って層間絶縁膜７が形成され、ここ
に穿孔して設けたコンタクトホールにソース電極８およ
びドレイン電極９を形成して、それぞれ対応するソース
領域５およびドレイン領域６に接続させ、セルフライメ
ント構造によるＴＦＴを製造する。
などに用いられる薄膜トランジスタ（Thin Film Transi
stor；以下、単にＴＦＴと呼ぶ）を製造するプロセスと
して、寄生容量の低減やＴＦＴ面積縮小化に有利なセル
フアライメント方式が注目されている。セルフアライメ
ント方式では、ゲート電極の自己整合効果によりソース
領域やドレイン領域との重なりを最小限に抑え、性能向
上と面積縮小を実現することができる。図５〜図８は、
従来より知られるセルフアライメント構造によるＴＦＴ
製造プロセスの一例を示している。図５に示されるよう
に、まずガラスなどの基板１上に真性シリコンによる半
導体薄膜２がデバイスエリアとして形成される。次い
で、図６のように、半導体薄膜２の全面にゲート絶縁膜
３を成膜後、このゲート絶縁膜３の上に例えばＡｌなど
の金属を堆積し、この金属膜４ａをフォトリソグラフィ
技術によりパターン形成してゲート電極４を得る。次
に、図７に示される工程では、ゲート電極４をマスクに
してゲート絶縁膜３のエッチングを行ない、半導体薄膜
２にエッチング損傷を与えない程度の薄さにゲート絶縁
膜３をエッチングする。続いて、同じく図７において、
半導体薄膜２に対し図中矢印で表すイオンの注入を行な
った後に活性化し、ソース領域５とドレイン領域６をこ
れらの端部５ａ、６ａをゲート電極４の両端部に自己整
合させて形成する。そして、図８の工程では、ゲート電
極４を含む全面を覆って層間絶縁膜７が形成され、ここ
に穿孔して設けたコンタクトホールにソース電極８およ
びドレイン電極９を形成して、それぞれ対応するソース
領域５およびドレイン領域６に接続させ、セルフライメ
ント構造によるＴＦＴを製造する。
【０００３】
【発明が解決しようとする課題】上記セルフアライメン
ト方式によるＴＦＴ製造プロセスにあっては、次のいく
つかの問題が提起される。一つは、製造過程においてイ
オン注入プロセスを要するため、イオン注入装置が高価
で大型であると共に、注入後の熱処理によるアニーリン
グも必要不可欠であることから工程が複雑化して長期と
なることである。この場合、半導体薄膜２へのイオン注
入がゲート絶縁膜３を介在させて行なわれることから
（図７）、高電圧を確保する必要があり、上記のように
装置が高価であることと工程の複雑化とともにＴＦＴの
製造コストを高騰させている。これに加え、イオン注入
時に発生した欠陥はアニール後も依然残ってしまうなど
し、ＴＦＴ性能を劣化させるものであった。また一つ
は、図７の工程において、ゲート絶縁膜３をエッチング
する際、ゲート電極４直下のゲート絶縁膜３にアンダー
カット形状などによるオーバサイドエッチングが多々発
生し、再現性良好なエッチングを行ない難いことであ
る。その結果、製造後のＴＦＴにゲート電極４のリーク
電流が増大する原因となり、特性と品質に低下やバラツ
キを生じさせる。そして、最後の問題として、図８のよ
うに、層間絶縁膜７にゲート電極４の突出による下地面
段差によって凹凸の起伏が生じ、回路ブロック間配線に
短絡や断線不良が発生し易いという不具合があることで
ある。したがって、この発明の目的は、以上３つの問題
に鑑み、コスト高騰を招くイオン注入プロセスを導入せ
ず、再現性良好なエッチングを行いかつ層間絶縁膜を平
坦化することで、好適特性を確保でき、短絡や断線不良
を防止することによってセルフアライメント方式の利点
を活かせる薄膜トランジスタおよびその製造方法を提供
することにある。
ト方式によるＴＦＴ製造プロセスにあっては、次のいく
つかの問題が提起される。一つは、製造過程においてイ
オン注入プロセスを要するため、イオン注入装置が高価
で大型であると共に、注入後の熱処理によるアニーリン
グも必要不可欠であることから工程が複雑化して長期と
なることである。この場合、半導体薄膜２へのイオン注
入がゲート絶縁膜３を介在させて行なわれることから
（図７）、高電圧を確保する必要があり、上記のように
装置が高価であることと工程の複雑化とともにＴＦＴの
製造コストを高騰させている。これに加え、イオン注入
時に発生した欠陥はアニール後も依然残ってしまうなど
し、ＴＦＴ性能を劣化させるものであった。また一つ
は、図７の工程において、ゲート絶縁膜３をエッチング
する際、ゲート電極４直下のゲート絶縁膜３にアンダー
カット形状などによるオーバサイドエッチングが多々発
生し、再現性良好なエッチングを行ない難いことであ
る。その結果、製造後のＴＦＴにゲート電極４のリーク
電流が増大する原因となり、特性と品質に低下やバラツ
キを生じさせる。そして、最後の問題として、図８のよ
うに、層間絶縁膜７にゲート電極４の突出による下地面
段差によって凹凸の起伏が生じ、回路ブロック間配線に
短絡や断線不良が発生し易いという不具合があることで
ある。したがって、この発明の目的は、以上３つの問題
に鑑み、コスト高騰を招くイオン注入プロセスを導入せ
ず、再現性良好なエッチングを行いかつ層間絶縁膜を平
坦化することで、好適特性を確保でき、短絡や断線不良
を防止することによってセルフアライメント方式の利点
を活かせる薄膜トランジスタおよびその製造方法を提供
することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、この発明によるＴＦＴは、互いに離間したソース領
域およびドレイン領域を有し、これら両領域間に凹状の
段差部が設けられた第１半導体部と、この第１半導体部
上に設けられて前記段差部を覆う領域がチャネル領域と
なっている第２半導体部と、この第２半導体部上に設け
られたゲート絶縁膜と、このゲート絶縁膜に面一で前記
ソース領域およびドレイン領域の間に対応して設けられ
たゲート電極と、を備えている。また、この発明のＴＦ
Ｔでは、前記第１半導体部の段差部では、上方へ漸次拡
大するようにして前記ソース領域およびドレイン領域の
各端部が傾斜しており、この傾斜した各端部上方に前記
ゲート電極の両端部が位置してもよい。また、この発明
によるＴＦＴの製造方法では、予め電気的に活性化され
て互いに離間させたソース領域およびドレイン領域を形
成し、両領域間の凹状の段差部にチャネル領域を形成し
てその上にゲート絶縁膜を成膜し、前記段差部に対応し
た位置の前記ゲート絶縁膜上にこのゲート絶縁膜に面一
にゲート電極を形成するものである。さらに、この製造
方法にあっては、前記ソース領域およびドレイン領域間
の前記段差部によって生じた段差部を有する前記ゲート
絶縁膜上に金属膜を堆積し、この金属膜上にこれとほぼ
等しいエッチング速度のレジスト膜を塗膜し、前記金属
膜およびレジスト膜をエッチングして、前記ゲート絶縁
膜の段差部に前記金属膜を平坦に残存させることによっ
てゲート電極を形成するようにしている。
め、この発明によるＴＦＴは、互いに離間したソース領
域およびドレイン領域を有し、これら両領域間に凹状の
段差部が設けられた第１半導体部と、この第１半導体部
上に設けられて前記段差部を覆う領域がチャネル領域と
なっている第２半導体部と、この第２半導体部上に設け
られたゲート絶縁膜と、このゲート絶縁膜に面一で前記
ソース領域およびドレイン領域の間に対応して設けられ
たゲート電極と、を備えている。また、この発明のＴＦ
Ｔでは、前記第１半導体部の段差部では、上方へ漸次拡
大するようにして前記ソース領域およびドレイン領域の
各端部が傾斜しており、この傾斜した各端部上方に前記
ゲート電極の両端部が位置してもよい。また、この発明
によるＴＦＴの製造方法では、予め電気的に活性化され
て互いに離間させたソース領域およびドレイン領域を形
成し、両領域間の凹状の段差部にチャネル領域を形成し
てその上にゲート絶縁膜を成膜し、前記段差部に対応し
た位置の前記ゲート絶縁膜上にこのゲート絶縁膜に面一
にゲート電極を形成するものである。さらに、この製造
方法にあっては、前記ソース領域およびドレイン領域間
の前記段差部によって生じた段差部を有する前記ゲート
絶縁膜上に金属膜を堆積し、この金属膜上にこれとほぼ
等しいエッチング速度のレジスト膜を塗膜し、前記金属
膜およびレジスト膜をエッチングして、前記ゲート絶縁
膜の段差部に前記金属膜を平坦に残存させることによっ
てゲート電極を形成するようにしている。
【０００５】
【作用】この発明のＴＦＴでは、第１半導体部のソース
領域およびドレイン領域は互いに離間しており、この第
１半導体部上には第２半導体部を設けてある。こうした
第１および第２半導体部に対応させたゲート電極はゲー
ト絶縁膜に面一であり、ソース領域およびドレイン領域
の間に対応して設けられている。したがって、その後に
成膜される層間絶縁膜は平坦化され、断線や短絡防止に
有効である。また、ソース領域およびドレイン領域間の
段差部の形状を、その段差側面を傾斜させて上方へ漸次
拡大した逆台形の形状とすることで、ソース領域および
ドレイン領域間の距離に適応したチャネル領域が得ら
れ、かつその後に形成されるゲート電極がソース領域お
よびドレイン領域の端部に対応して設けることができ
る。即ち、オーバサイドエッチングなどの発生による短
絡やリーク電流の増大を抑える。また、この発明による
ＴＦＴの製造方法にあっては、予め電気的に活性化され
て互いに離間しているソース領域およびドレイン領域を
成膜するので、イオン注入プロセスの必要はない。ソー
ス領域およびドレイン領域間の凹状の段差部にはチャネ
ル領域が形成される。段差部の側面を傾斜させて逆台形
の形状とすることで、ソース領域およびドレイン領域間
の距離に対応した好適長さに再現性良好にチャネル領域
およびゲート電極を形成できる。また、段差部によって
ゲート電極がゲート絶縁膜に面一となるので、例えばゲ
ート電極上の層間絶縁膜は完全にゲート電極を覆うこと
ができる。
領域およびドレイン領域は互いに離間しており、この第
１半導体部上には第２半導体部を設けてある。こうした
第１および第２半導体部に対応させたゲート電極はゲー
ト絶縁膜に面一であり、ソース領域およびドレイン領域
の間に対応して設けられている。したがって、その後に
成膜される層間絶縁膜は平坦化され、断線や短絡防止に
有効である。また、ソース領域およびドレイン領域間の
段差部の形状を、その段差側面を傾斜させて上方へ漸次
拡大した逆台形の形状とすることで、ソース領域および
ドレイン領域間の距離に適応したチャネル領域が得ら
れ、かつその後に形成されるゲート電極がソース領域お
よびドレイン領域の端部に対応して設けることができ
る。即ち、オーバサイドエッチングなどの発生による短
絡やリーク電流の増大を抑える。また、この発明による
ＴＦＴの製造方法にあっては、予め電気的に活性化され
て互いに離間しているソース領域およびドレイン領域を
成膜するので、イオン注入プロセスの必要はない。ソー
ス領域およびドレイン領域間の凹状の段差部にはチャネ
ル領域が形成される。段差部の側面を傾斜させて逆台形
の形状とすることで、ソース領域およびドレイン領域間
の距離に対応した好適長さに再現性良好にチャネル領域
およびゲート電極を形成できる。また、段差部によって
ゲート電極がゲート絶縁膜に面一となるので、例えばゲ
ート電極上の層間絶縁膜は完全にゲート電極を覆うこと
ができる。
【０００６】
【実施例】以下、この発明によるＴＦＴおよびその製造
方法の一実施例を図面に基づいて説明する。図１〜図４
は、実施例のセルフアライメント方式によるＴＦＴ製造
プロセスの一例を示している。このプロセスで得られる
ＴＦＴの構造の要部は、第１および第２半導体部１１、
１５、ゲート絶縁膜１７、そしてゲート電極１８からな
っている。第１半導体部１１は堆積されてデバイスエリ
アを形成している。この第１半導体部１１ではリンイオ
ン等の不純物を含み、電気的に活性化されたｎ型シリコ
ンからなるソース領域１２およびドレイン領域１３が簡
便に形成され、このソース領域１２およびドレイン領域
１３は対局する端である段差側面１４ａを傾斜状にして
互いに離間しており、この間には凹状の段差部１４が設
けられている。また、第２半導体部１５が第１半導体部
１１上に成膜され、段差部１４にチャネル領域１６が形
成されている。こうした第２半導体部１５上にゲート絶
縁膜１７が形成され、ゲート絶縁膜１７上の段差部１４
に対応する個所にゲート電極１８が形成されている。
方法の一実施例を図面に基づいて説明する。図１〜図４
は、実施例のセルフアライメント方式によるＴＦＴ製造
プロセスの一例を示している。このプロセスで得られる
ＴＦＴの構造の要部は、第１および第２半導体部１１、
１５、ゲート絶縁膜１７、そしてゲート電極１８からな
っている。第１半導体部１１は堆積されてデバイスエリ
アを形成している。この第１半導体部１１ではリンイオ
ン等の不純物を含み、電気的に活性化されたｎ型シリコ
ンからなるソース領域１２およびドレイン領域１３が簡
便に形成され、このソース領域１２およびドレイン領域
１３は対局する端である段差側面１４ａを傾斜状にして
互いに離間しており、この間には凹状の段差部１４が設
けられている。また、第２半導体部１５が第１半導体部
１１上に成膜され、段差部１４にチャネル領域１６が形
成されている。こうした第２半導体部１５上にゲート絶
縁膜１７が形成され、ゲート絶縁膜１７上の段差部１４
に対応する個所にゲート電極１８が形成されている。
【０００７】製造プロセスにおいて、図１に示される工
程では、ガラスなどによる基板１０上に、例えば高濃度
不純物を含有したｎ型シリコンからなる第１半導体部１
１が予め、例えばＣＶＤ法や析出技術でもって堆積され
た後、エッチングによりデバイスエリアが形成される。
このとき、第１半導体部１１は導電性などの電気的に活
性化されており、このソース領域１２およびドレイン領
域１３は対向する端である段差側面１４ａを等方性エッ
チングにより傾斜状にして互いに離間しており、この間
には凹状の段差部１４が設けられている。
程では、ガラスなどによる基板１０上に、例えば高濃度
不純物を含有したｎ型シリコンからなる第１半導体部１
１が予め、例えばＣＶＤ法や析出技術でもって堆積され
た後、エッチングによりデバイスエリアが形成される。
このとき、第１半導体部１１は導電性などの電気的に活
性化されており、このソース領域１２およびドレイン領
域１３は対向する端である段差側面１４ａを等方性エッ
チングにより傾斜状にして互いに離間しており、この間
には凹状の段差部１４が設けられている。
【０００８】次に、図２の工程では、図１のように形成
された第１半導体部１１上に、例えば真性シリコンによ
る第２半導体部１５が成膜される。この第２半導体部１
５では、第１半導体部１１に設けられている段差部１４
に成膜される部分をチャネル領域１６としている。
された第１半導体部１１上に、例えば真性シリコンによ
る第２半導体部１５が成膜される。この第２半導体部１
５では、第１半導体部１１に設けられている段差部１４
に成膜される部分をチャネル領域１６としている。
【０００９】次に、同じく図２において、上記第２半導
体部１５上には、例えば窒化シリコン等によるゲート絶
縁膜１７が成膜され、このゲート絶縁膜１７上にはＡｌ
あるいはＣｒ等の金属膜２１がスパッタ等により堆積後
にパターン形成される。これらゲート絶縁膜１７および
金属膜２１にも第１半導体部１１の段差部１４とほぼ同
一断面形状の段差部が作られる。
体部１５上には、例えば窒化シリコン等によるゲート絶
縁膜１７が成膜され、このゲート絶縁膜１７上にはＡｌ
あるいはＣｒ等の金属膜２１がスパッタ等により堆積後
にパターン形成される。これらゲート絶縁膜１７および
金属膜２１にも第１半導体部１１の段差部１４とほぼ同
一断面形状の段差部が作られる。
【００１０】金属膜２１の堆積後、この表面に生じた凹
凸を平坦化するために、SOG（SpinOn Glass）膜２２を
スピンコート方式等により塗膜する。SOG膜２２として
は、例えばSi(OH)4をエタノール等で希釈した低濃度の
シラノール系化合物をスピンコート方式で金属膜２１上
に被着する。それから、シラノール系化合物を熱処理し
て乾燥させると、化学反応によってSiO2と2H2Oが生成さ
れ、酸化シリコン膜(SiO2)によるSOG膜２２を形成する
ことができる。このとき、SOG膜２２はそのエッチング
速度が金属膜２１のエッチング速度に近いものが望まし
い。
凸を平坦化するために、SOG（SpinOn Glass）膜２２を
スピンコート方式等により塗膜する。SOG膜２２として
は、例えばSi(OH)4をエタノール等で希釈した低濃度の
シラノール系化合物をスピンコート方式で金属膜２１上
に被着する。それから、シラノール系化合物を熱処理し
て乾燥させると、化学反応によってSiO2と2H2Oが生成さ
れ、酸化シリコン膜(SiO2)によるSOG膜２２を形成する
ことができる。このとき、SOG膜２２はそのエッチング
速度が金属膜２１のエッチング速度に近いものが望まし
い。
【００１１】次に、図３に示される工程では、上層のSO
G膜２２と下層の金属膜２１をエッチバックし、SOG膜２
２を除去すると共に、金属膜２１はゲート絶縁膜１７の
表面に面一で平坦になるまで、ゲート絶縁膜１７の段差
部にのみ残存させて除去する。このゲート絶縁膜１７の
段差部に残存させた金属膜２１をゲート電極１８として
形成する。このとき、ゲート電極１８は傾斜面１８ａ，
１８ａが上記第１半導体部１１におけるソース領域１２
およびドレイン領域１３の傾斜端部にほぼ対応した構造
となっている。
G膜２２と下層の金属膜２１をエッチバックし、SOG膜２
２を除去すると共に、金属膜２１はゲート絶縁膜１７の
表面に面一で平坦になるまで、ゲート絶縁膜１７の段差
部にのみ残存させて除去する。このゲート絶縁膜１７の
段差部に残存させた金属膜２１をゲート電極１８として
形成する。このとき、ゲート電極１８は傾斜面１８ａ，
１８ａが上記第１半導体部１１におけるソース領域１２
およびドレイン領域１３の傾斜端部にほぼ対応した構造
となっている。
【００１２】図４に示される工程では、ゲート絶縁膜１
７およびゲート電極１８の表面は平坦化されており、こ
れらの上に層間絶縁膜２３が成膜されても、この層間絶
縁膜２３の表面も平坦になっているために十分にゲート
電極１８等を被覆できるので、多数のＴＦＴをマトリク
スに配置したデバイスの回路間配線の断線などを防ぐこ
とができる。そして、ここに穿孔して設けたコンタクト
ホールにソース電極２４およびドレイン電極２５が形成
され、それぞれに対応する上記ソース領域１２およびド
レイン領域１３に接続させてＴＦＴの製造を終了する。
７およびゲート電極１８の表面は平坦化されており、こ
れらの上に層間絶縁膜２３が成膜されても、この層間絶
縁膜２３の表面も平坦になっているために十分にゲート
電極１８等を被覆できるので、多数のＴＦＴをマトリク
スに配置したデバイスの回路間配線の断線などを防ぐこ
とができる。そして、ここに穿孔して設けたコンタクト
ホールにソース電極２４およびドレイン電極２５が形成
され、それぞれに対応する上記ソース領域１２およびド
レイン領域１３に接続させてＴＦＴの製造を終了する。
【００１３】
【発明の効果】以上説明したように、この発明によるＴ
ＦＴによれば、再現性良好なエッチングによってゲート
電極に対してオーバサイドエッチングなどの発生による
短絡やリーク電流の増大が抑えられ、ソース領域および
ドレイン領域の端部に対し自己整合し、ゲート絶縁膜に
面一に形成されるので、層間絶縁膜の平坦化により断線
防止などに有効で、バラツキのない好適特性が得られ
る。また、この発明によるＴＦＴの製造方法にあって
は、イオン注入技術に代わる技術でもって、予め半導体
部に電気的に活性化されたソース領域およびドレイン領
域を簡便に成膜できるので、製品コストに反映する工程
増加や設備投資を最小限に抑えることができ、またソー
ス領域およびドレイン領域間の段差部を逆台形状に形成
することで、ソース領域およびドレイン領域間の距離に
整合した好適長さにチャネル領域を形成できる他、エッ
チングの再現性を高め、ゲート電極が的確に自己整合し
てセルフアライメント構造の利点を活かすことができ
る。
ＦＴによれば、再現性良好なエッチングによってゲート
電極に対してオーバサイドエッチングなどの発生による
短絡やリーク電流の増大が抑えられ、ソース領域および
ドレイン領域の端部に対し自己整合し、ゲート絶縁膜に
面一に形成されるので、層間絶縁膜の平坦化により断線
防止などに有効で、バラツキのない好適特性が得られ
る。また、この発明によるＴＦＴの製造方法にあって
は、イオン注入技術に代わる技術でもって、予め半導体
部に電気的に活性化されたソース領域およびドレイン領
域を簡便に成膜できるので、製品コストに反映する工程
増加や設備投資を最小限に抑えることができ、またソー
ス領域およびドレイン領域間の段差部を逆台形状に形成
することで、ソース領域およびドレイン領域間の距離に
整合した好適長さにチャネル領域を形成できる他、エッ
チングの再現性を高め、ゲート電極が的確に自己整合し
てセルフアライメント構造の利点を活かすことができ
る。
【図１】この発明によるＴＦＴの製造方法の実施例の工
程を示す断面図。
程を示す断面図。
【図２】同じく実施例のＴＦＴ製造工程を示す断面図。
【図３】同じく実施例のＴＦＴ製造工程を示す断面図。
【図４】同じく実施例のＴＦＴ製造工程を示す断面図。
【図５】従来例のＴＦＴの製造方法の工程を示す断面
図。
図。
【図６】同じく従来例のＴＦＴ製造工程を示す断面図。
【図７】同じく従来例のＴＦＴ製造工程を示す断面図。
【図８】同じく従来例のＴＦＴ製造工程を示す断面図。
１０ 基板 １１ 第１半導体部 １２ ソース領域 １３ ドレイン領域 １４ 凹状段差部 １４ａ 傾斜した段差側面 １５ 第２半導体部 １６ チャネル領域 １７ ゲート絶縁膜 １８ ソース電極 ２１ 金属膜 ２２ SOG膜 ２３ 層間絶縁膜 ２４ ソース電極 ２５ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ ６２７ Ａ
Claims (5)
- 【請求項１】 互いに離間したソース領域およびドレイ
ン領域を有し、これら両領域間に凹状の段差部が設けら
れた第１半導体部と、 この第１半導体部上に設けられて前記段差部を覆う領域
がチャネル領域となっている第２半導体部と、 この第２半導体部上に設けられたゲート絶縁膜と、 このゲート絶縁膜に面一で前記ソース領域およびドレイ
ン領域の間に対応して設けられたゲート電極と、を備え
たことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記第１半導体部の段差部では、上方へ
漸次拡大するようにして前記ソース領域およびドレイン
領域の各端部が傾斜しており、この傾斜した各端部上方
に前記ゲート電極の両端部が位置していることを特徴と
する請求項１記載の薄膜トランジスタ。 - 【請求項３】 面一になっている前記ゲート絶縁膜およ
び前記ゲート電極の表面に層間絶縁膜を平坦に設けたこ
とを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項４】 予め電気的に活性化されて互いに離間さ
せたソース領域およびドレイン領域を形成し、両領域間
の凹状の段差部にチャネル領域を形成してその上にゲー
ト絶縁膜を成膜し、前記段差部に対応した位置の前記ゲ
ート絶縁膜上にこのゲート絶縁膜に面一にゲート電極を
形成することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項５】 前記ソース領域およびドレイン領域間の
前記段差部によって生じた段差部を有する前記ゲート絶
縁膜上に金属膜を堆積し、 この金属膜上にこれとほぼ等しいエッチング速度のレジ
スト膜を塗膜し、 前記金属膜およびレジスト膜をエッチングして、前記ゲ
ート絶縁膜の段差部に前記金属膜を平坦に残存させるこ
とによってゲート電極を形成することを特徴とする請求
項４記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23609194A JPH0878697A (ja) | 1994-09-06 | 1994-09-06 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23609194A JPH0878697A (ja) | 1994-09-06 | 1994-09-06 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878697A true JPH0878697A (ja) | 1996-03-22 |
Family
ID=16995596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23609194A Pending JPH0878697A (ja) | 1994-09-06 | 1994-09-06 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN108198864A (zh) * | 2018-01-05 | 2018-06-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板和显示装置 |
-
1994
- 1994-09-06 JP JP23609194A patent/JPH0878697A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012049514A (ja) * | 2010-07-30 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9559211B2 (en) | 2010-07-30 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN108198864A (zh) * | 2018-01-05 | 2018-06-22 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板和显示装置 |
| US11367791B2 (en) | 2018-01-05 | 2022-06-21 | Boe Technology Group Co., Ltd. | Thin film transistor and fabricating method thereof, array substrate and display device |
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