JPH0879058A - 位相可変回路およびこれを用いた２信号間位相可変回路 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器、可変シフトレジスタに供給さ
れるクロック信号の周期を短くすることなく位相差設定
の分解能を高める位相可変回路を提供する。 【構成】 基準クロック９を分周してクロック信号５を
出力する分周器１０と、電気信号１をクロック信号５に
同期してデジタルデータ６ａに変換するＡ／Ｄ変換器２
と、デジタルデータ６ａの位相を変えるシフト量７を入
力してこのシフト量７に応じて位相をずらしたデジタル
データ６ｂをクロック信号５に同期して出力する可変シ
フトレジスタ３と、基準クロック９を計数してこの値が
カウント値１２として入力した値になると出力タイミン
グ制御信号１３を出力するとともにクロック信号５によ
り計数した値をリセットするカウンタ１１と、デジタル
データ６ｂを出力タイミング制御信号１３のタイミング
でアナログ信号８に変換・出力する波形発生器４とを有
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は位相可変回路について
のものであり、とくにたとえば２信号間の位相を制御す
る２信号間位相可変回路に有利に適用される位相可変回
路についてのものである。

【０００２】

【従来の技術】次に、可変シフトレジスタを使用して入
力した電気信号の位相を変える２信号間位相可変回路の
従来技術を示すブロック図を図２に示す。また、図３は
図２の位相可変回路における出力波形例を示したもので
ある。次に、従来の位相可変回路を図２・図３を参照し
て説明する。

【０００３】図２において、アナログ信号である電気信
号ａはＡ／Ｄ変換器２Ａにより、クロック信号２５に同
期したデジタルデータ２６ａに変換され、可変シフトレ
ジスタ３に出力される。可変シフトレジスタ３は、シフ
ト量７として入力した値によって、入力したデジタルデ
ータ２６ａの位相を可変するレジスタであり、入力した
デジタルデータ２６ａを入力したクロック信号２５に同
期して波形発生器２４Ａに出力する。

【０００４】波形発生器２４Ａは可変シフトレジスタ３
より入力したデジタルデータをアナログ信号に変換する
Ａ／Ｄ変換器である。波形発生器２４より出力されるア
ナログ信号２８ａは、可変シフトレジスタ３により位相
制御された分、電気信号ａより位相が遅れて出力され
る。

【０００５】一方、電気信号ｂは、Ａ／Ｄ変換器２Ｂに
よりデジタルデータ２６ｂに変換され、クロック信号２
５に同期して波形発生器２４Ｂに直接入力される。波形
発生器２４Ｂは波形発生器２４Ａと同等の機能を備えた
回路であり、デジタルデータ２６ｂに対応するアナログ
信号２８ｂが出力される。

【０００６】図２のように構成された位相可変回路にお
いて、電気信号ａと可変シフトレジスタ３によって遅延
されたアナログ信号２８ａの関係を図３（Ａ）〜（Ｃ）
に示す。

【０００７】図３（Ａ）の波形Ｓ１は図２における電気
信号ａまたは電気信号ｂであり、この場合は同位相の信
号を示している。なお、図３において、ｔ0 、ｔ1 等ｔ
n はクロック信号５の周期△ｔ毎の時刻を表し、Ｄ0 、
Ｄ1 等Ｄn は時刻ｔn に対応するＡ／Ｄ変換器２Ａ、Ａ
／Ｄ変換器２Ｂが出力するデジタルデータ２６ａ・２６
ｂをそれぞれ示している。

【０００８】図３（Ｂ）は、シフト量７としてクロック
信号２５の４周期分の値を可変シフトレジスタ３に設定
した場合に、波形発生器２４Ａより出力されるアナログ
信号２８ａの波形Ｓ２を示したものである。すなわち、
ここではクロック信号２５の４周期分の値をシフト量７
として設定した場合の波形発生器４への時刻ｔn におけ
る入力データＤm （２６ａ）とその出力信号２８ａの波
形Ｓ２が示されている。時刻ｔn における入力データＤ
m は、シフト量設定値Ｓf ＝４により時刻ｔ(n＋Ｓf)に
対応するデジタルデータＤn になることを示している。

【０００９】図３（Ｃ）は、電気信号ｂが図２の構成で
は波形Ｓ３のアナログ信号２８ｂを出力することを示す
波形図である。Ａ／Ｄ変換器２Ｂおよび波形発生器２４
Ｂの遅延時間がないものとすれば、図３（Ａ）で示した
電気信号ａまたは電気信号ｂの波形Ｓ１と位相は一致し
ている。このように、電気信号ｂは可変シフトレジスタ
３を介して波形発生器２４Ｂに入力されていないため、
４周期分の値を可変シフトレジスタ３に設定した場合で
もたとえば図３（Ｂ）のように位相が遅れることはな
い。図３（Ｂ）のアナログ信号２８ａの波形Ｓ２と図３
（Ｃ）のアナログ信号２８ｂの波形Ｓ３とを比較してわ
かるように、従来技術では可変シフトレジスタ３のシフ
ト量７を変えることによって信号間に位相差をもたせて
いた。

【００１０】

【発明が解決しようとする課題】たとえば直交変調器に
おける直交信号ＩーＱの位相誤差は変調精度に直接影響
するため、位相誤差を高分解能で補正する必要がある。
しかし図２に示した従来技術における位相可変回路で
は、その位相差設定分解能がＡ／Ｄ変換器２Ａと可変シ
フトレジスタ３に入力されるクロック信号の周期によっ
て制限される。このため、より高いレベルの分解能の設
定を行うためには、クロック信号２５の周期を短くする
必要があった。一方、クロック信号の周期を短くする
と、これに伴ってＡ／Ｄ変換器、可変シフトレジスタを
高速なものにする必要があり、波形発生器における処理
も高速性を要求され、装置全体が非常に高価になるとい
う欠点があった。

【００１１】この発明は、Ａ／Ｄ変換器、可変シフトレ
ジスタに供給されるクロック信号の周期を短くすること
なく位相差設定の分解能を高めることが可能な位相可変
回路およびこれを用いた２信号間位相可変回路を提供す
ることを目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
に、この発明は、基準クロック９を入力してこのクロッ
ク９を分周してクロック信号５を出力する分周器１０
と、電気信号１を入力してこの信号１をクロック信号５
に同期してデジタルデータ６ａに変換するＡ／Ｄ変換器
２と、デジタルデータ６ａおよびクロック信号５を入力
するとともにこのデジタルデータ６ａの位相を変えるシ
フト量７を入力してこのシフト量７に応じて位相をずら
したデジタルデータ６ｂをクロック信号５に同期して出
力する可変シフトレジスタ３と、入力した基準クロック
９を計数してこの計数した値がカウント値１２として入
力した値になると出力タイミング制御信号１３を出力す
るとともにクロック信号５を入力すると計数した値をリ
セットするカウンタ１１と、デジタルデータ６ｂを入力
してこのデータ６ｂを出力タイミング制御信号１３のタ
イミングでアナログ信号８に変換・出力する波形発生器
４とを有する。

【００１３】また、この発明によれば、基準クロック９
を入力してこのクロック９を分周してクロック信号５を
出力する分周器１０と、入力信号Ａおよびクロック信号
５を入力するとともにこの信号Ａの位相を変えるシフト
量７を入力してこのシフト量７に応じて位相をずらした
信号１５をクロック信号５に同期して出力する可変シフ
トレジスタ３と、入力した基準クロック９を計数してこ
の計数した値がカウント値１２として入力した値になる
と出力タイミング制御信号１３を出力するとともにクロ
ック信号５を入力すると計数した値をリセットするカウ
ンタ１１と、信号１５および出力タイミング制御信号１
３を入力して信号１５をアナログの出力信号Ａ’として
変換・出力する際に出力タイミング制御信号１３のタイ
ミングで出力する波形発生器４Ａと、入力信号Ｂを入力
してこの信号Ｂを所定のシフト量でシフトしてクロック
信号５に同期して出力するシフトレジスタ６３と、シフ
トレジスタ６３より入力した信号１６をクロック信号５
に同期してアナログの出力信号Ｂ’として変換・出力す
る波形発生器４Ｂとを有する。

【００１４】

【作用】この発明によれば、入力したアナログの電気信
号１は、基準クロック９を分周器１０で分周して得られ
るクロック信号５に同期して、Ａ／Ｄ変換器２によって
デジタル値に変換され、デジタルデータ６ａとして可変
シフトレジスタ３に送られる。デジタルデータ６ａは、
可変シフトレジスタ３に入力されると、設定されたシフ
ト量７に応じて位相制御が行われたデジタルデータ６ｂ
が、クロック信号５に同期して波形発生器４に送られ
る。デジタルデータ６ｂは、波形発生器４に入力される
と、カウンタ１１より出力された出力タイミング制御信
号に応じて出力タイミングをずらし、アナログ信号８と
して変換されて出力される。

【００１５】また、この発明によれば、デジタルの入力
信号Ａは、可変シフトレジスタ３に入力されると、設定
されたシフト量７に応じて位相制御が行われたデジタル
データ１５が、クロック信号５に同期して波形発生器４
Ａに送られる。デジタルデータ１５は、波形発生器４Ａ
に入力されると、カウンタ１１より出力された出力タイ
ミング制御信号に応じて出力タイミングをずらした後、
出力信号Ａ’としてアナログ信号に変換されて出力され
る。一方、デジタルの入力信号Ｂは固定のシフト量を備
えたシフトレジスタ６３に入力された後、クロック信号
５に同期してアナログ信号Ｂ’に変換される。

【００１６】

【実施例】次にこの発明による位相可変回路およびこれ
を用いた２信号間位相可変回路の実施例を詳細に説明す
る。なお、本発明による位相可変回路は、たとえば直調
変調器に入力するＩ・Ｑ２つの直交信号のように、二信
号間の位相を制御する必要がある場合に、信号間の位相
を広範囲、高分解能で制御することができる二信号間の
位相可変回路等に適用される。

【００１７】図１はこの発明による位相可変回路の実施
例を示す機能ブロック図である。図１の２はＡ／Ｄ変換
器、３は可変シフトレジスタ、４は波形発生器、１０は
分周器、１１はカウンタである。図１において、Ａ／Ｄ
変換器２および可変シフトレジスタ３は、図２で説明し
たＡ／Ｄ変換器２Ａ，２Ｂおよび可変シフトレジスタ３
と同様の機能を備えた回路である。

【００１８】特定の位相差を持たせる少なくとも２つの
電気信号のうち位相量を可変する電気信号１は、Ａ／Ｄ
変換器２に入力され、基準クロック９を分周器１０に入
力して得られる出力であるクロック信号５に同期してデ
ジタルデータ６ａに変換される。このデジタルデータ６
ａはクロック信号５をクロック入力として、シフト量７
を設定可能な可変シフトレジスタ３に入力された後、シ
フト量７で与えられる時間分だけ遅れて、出力タイミン
グ制御機能を持つ波形発生器４に入力される。この波形
発生器４の出力となるアナログ信号８は、基準クロック
９をクロック入力とし、クロック信号５をリセット入力
とする、カウント値１２の設定が可能なカウンタ１１の
出力である出力タイミング制御信号１３によって、出力
タイミングが制御される。

【００１９】位相可変回路を以上のように構成すること
によって電気信号１は、分周器１０の分周数をＮとした
とき、基準クロックのＮ倍周期に相当する分解能で可変
シフトレジスタ３のシフト量７による時間遅れ相当の位
相量と、基準クロック９の周期に相当する分解能で基準
クロック９のカウンタ１１によるカウント値による時間
遅れ相当の位相量との和の位相量に相当する分解能で制
御可能となる。

【００２０】次に図４の波形図および図５のタイムチャ
ートを使って図１の実施例の動作を説明する。なお、電
気信号１の周期Ｔ1＝１００μsec、基準クロック９の周
期Ｔ2＝１０μsec、分周器１０の分周数Ｎ＝５、可変シ
フトレジスタ３のシフト量７の設定値Ｓf ＝４、カウン
タ１１のカウント値１２の設定値Ｍ＝２としたときの位
相量を位相量Ｐとして説明する。

【００２１】図４（Ａ）の波形Ｓは図１における電気信
号１である。また、ｔ0 、ｔ1 等ｔn は時刻を示し、Ｄ
0 、Ｄ1 等Ｄn は基準クロック９を分周器１０によって
Ｎ分周（Ｎ＝５）したクロック信号５の周期に同期した
時刻ｔn に対応するＡ／Ｄ変換 器２が出力するデジタ
ルデータ６ａを示す。

【００２２】図４（Ｂ）は、図４（Ａ）で表されたデジ
タルデータＤn （６ａ）が可変シフトレジスタ３のシフ
ト量７の設定値Ｓf ＝４により４０μsec の時間分だけ
可変シフトレジスタ３により遅延出力されたことを示し
ている。可変シフトレジスタ３により遅延されたデジタ
ルデータ６ｂは、波形発生器４に送られてアナログ信号
に変換されることにより図４（Ｂ）に示す波形となる。

【００２３】図４（Ｃ）は、図４（Ｂ）の時刻ｔ4 〜ｔ
5 間を拡大したものであり、ｔ41、ｔ42等ｔNMは、時刻
ｔN 〜ｔN+1 の区間を基準クロック９の周期Ｔ2 でＮ等
分したＭ番目の時刻を示している。

【００２４】図４（Ｄ）は、図４（Ｃ）で表されたデジ
タルデータＤn がカウンタ１１のカウント値１２として
Ｍ＝２が設定されたときを示している。すなわち、基準
クロック９を２カウントした時刻ｔ42に、カウンタ１１
の出力タイミング制御信号１３を波形発生器４に送出す
ると、波形発生器４の出力であるアナログ信号８がＴ2
×Ｍ＝４μsec遅延して出力されることを示している。

【００２５】図５は、図１に示した位相可変回路の実施
例における各種クロックのタイミングを示すタイミング
チャートであり、アは基準クロック９の波形図、イは分
周器１０の分周数Ｎ＝５としたときのクロック信号５の
波形図、ウはカウンタ１１のカウント値、エはカウンタ
１１のカウント値設定Ｍ＝２としたときの出力タイミン
グ制御信号１３をそれぞれ示したタイミング図である。
図５で明らかなように、クロック信号５は基準クロック
９の５周期毎に論理＝１を出力し、この出力によってカ
ウンタ１１はリセットされる。その後カウンタ１１は基
準クロック９をカウントしていき、カウント値設定値と
カウント値とが等しくなった時、出力タイミング制御信
号１３として論理＝１を出力する。

【００２６】このような構成により入力の電気信号１と
出力であるアナログ信号８との位相量Ｐは、Ｐ＝（３６
０×（Ｓf×Ｔ2×Ｎ＋Ｔ2×Ｍ）／１００）（度） ＝３６０×（４×２×５＋２×２）／１００＝１５８．
４（度） の位相量として与えられ、分解能は基準クロック９の周
期Ｔ2 に対する電気信号１の周期Ｔ1 の比として与えら
れる。

【００２７】次に、２信号間位相可変回路の実施例を説
明する。図６は、図１に示した位相可変回路を、入力し
た２つの信号間に特定の位相差を持たせる２信号間位相
可変回路に適用したときの実施例を示した構成図であ
る。なお、図６において波形発生器４Ａ，４Ｂは図１の
波形発生器４に相当し、これら波形発生器４Ａ，４Ｂは
それぞれ、ラッチ回路４０Ａ，４０ＢとＤ／Ａ変換器４
２Ａ，４２Ｂにより構成されている。

【００２８】信号間に位相差を持たせる２つの入力信号
Ａと入力信号Ｂはクロック信号５に同期したデジタルデ
ータで表されているとする。基準クロック９の周期を
０．１μsec 、分周期１０の分周数を１／１０とすれ
ば、クロック信号５の周期は１μsec となり、以下の実
施例では入力信号Ａと入力信号Ｂの周期は１００μsec
であるとする。

【００２９】基準クロック９は分周器１０とカウンタ１
１のクロック入力に入力され、分周器１０の出力である
クロック信号５は可変シフトレジスタ３とシフトレジス
タ６３とカウンタ１１のリセット入力へ供給される。入
力信号Ａは可変シフトレジスタ３に入力される。可変シ
フトレジスタ３にシフト量設定値７としてシフト量＝５
が設定されているとすれば、可変シフトレジスタ３の出
力１５は、クロック信号５の周期（＝１μsec ）×シフ
ト量（＝５）＝５μsec の遅延をうけてラッチ回路４０
Ａに入力される。

【００３０】カウンタ１１がクロック信号５によりリセ
ットされた後、カウンタ１１は基準クロック９をカウン
トし、カウント値設定値１２（＝６とする）をカウント
した時点で出力タイミング制御信号１３を出力する。こ
の出力１３はラッチ回路４０Ａのラッチ信号として入力
される。このラッチ信号１３によりラッチ回路４０Ａの
入力データであるデジタルデータ１５はラッチされ、ラ
ッチされたデータ１５’がＤ／Ａ変換器４２Ａに出力さ
れる。

【００３１】このとき、ラッチ回路４０Ａより出力され
るデジタルデータ１５’は、この回路に入力されたデジ
タルデータ１５と比較すると、基準クロック９の周期
（＝０．１μsec ）×（カウンタ１１のカウント値設定
値（＝６）＝０．６μsec の遅延を生じる。この遅延を
うけたラッチ回路４０Ａの出力１５’はＤ／Ａ変換器４
２Ａに入力され、Ｄ／Ａ変換されて出力信号Ａ’を出力
する。

【００３２】以上の動作により入力信号Ａと出力信号
Ａ’との間には、各構成要素の遅延を無視すれば５．６
μsec の遅延が生じる。

【００３３】一方、入力信号Ｂは固定のシフト量を持つ
シフトレジスタ６３に入力され、固定のシフト量に対応
する遅延をうけてシフトレジスタ６３からデジタルデー
タ１６として出力されてラッチ回路４０Ｂへ入力され
る。このときのシフトレジスタ６３による遅延量は、固
定のシフト量＝８とすれば クロック信号５の周期（＝１μsec ）×固定のシフト量
（＝８）＝８μsec となる。

【００３４】ラッチ回路４０Ｂは、クロック信号５によ
りデジタルデータ１６をラッチし、ラッチしたこの信号
をＤ／Ａ変換器４２Ｂに出力する。Ｄ／Ａ変換器４２Ｂ
は、ラッチ回路４０Ｂより入力した信号をアナログ信号
にＤ／Ａ変換し、出力信号Ｂ’を出力する。以上の動作
により入力信号Ｂと出力信号Ｂ’間には各構成要素の遅
延を無視すれば８μsec の遅延が生じている。

【００３５】入力信号Ａと入力信号Ｂとの位相差を０
（度）とすれば、出力信号Ａ’と出力信号Ｂ’の各入力
信号に対する遅延時間は５．６μsec と８μsec であ
る。入力信号Ａと入力信号Ｂの周期が１００μsec であ
ることを考えれば、出力信号Ａ’は出力信号Ｂ’に対し
て ３６０（度）×（５．６μsec −８μsec)／１００μse
c ＝−８．６４（度） つまり８．６４度の進み位相となる。

【００３６】このように図６に示した実施例では、位相
量の制御をシフト量設定値７とカウント値設定値１２に
より制御が可能となり、分解能は基準クロック９で決定
することができる。また、シフトレジスタ６３を設けた
ことにより信号間の位相を遅れ位相だけでなく進み位相
をも設定できる。

【００３７】

【発明の効果】この発明の位相可変回路によれば、二信
号間の位相差分解能を従来の可変シフトレジスタを使っ
た場合と比べて基準クロックをＮ分周したものを可変シ
フトレジスタのクロックとし、波形発生器の出力タイミ
ングをこの基準クロックで制御するようにした。これに
より、可変シフトレジスタおよびＡ／Ｄ変換器等の高速
化を必要とせず、位相量設定の分解能を基準クロックに
より決まる分解能にあげることができ、基準クロックと
可変シフトレジスタのクロックの比であるＮ倍の分解能
を得られる効果がある。

【図面の簡単な説明】

【図１】この発明による位相可変回路の実施例を示す構
成図である。

【図２】従来技術による位相可変回路の構成図である。

【図３】図２に示した従来技術による入力信号の時間変
化を示す波形図である。

【図４】図１に示した位相可変回路の実施例による入力
信号の時間変化を示す波形図である。

【図５】図１に示した位相可変回路の実施例における各
種クロックのタイミングを示すタイムチャートである。

【図６】この発明による２信号間位相可変回路の実施例
を示す構成図である。

【符号の説明】

２ Ａ／Ｄ変換器 ３ 可変シフトレジスタ ４・４Ａ・４Ｂ 波形発生器 １０ 分周器 １１ カウンタ ４０Ａ・４０Ｂ ラッチ回路 ４２Ａ・４２Ｂ Ｄ／Ａ変換回路 ６３ シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準クロック(9) を入力し、このクロッ
   ク(9) を分周してクロック信号(5) を出力する分周器(1
   0)と、 電気信号(1) を入力し、この信号(1) をクロック信号
   (5) に同期してデジタルデータ(6a)に変換するＡ／Ｄ変
   換器(2) と、 デジタルデータ(6a)およびクロック信号(5) を入力する
   とともにこのデジタルデータ(6a)の位相を変えるシフト
   量(7) を入力し、このシフト量(7) に応じて位相をずら
   したデジタルデータ(6b)をクロック信号(5) に同期して
   出力する可変シフトレジスタ(3) と、 入力した基準クロック(9) を計数し、この計数した値が
   カウント値(12)として入力した値になると出力タイミン
   グ制御信号(13)を出力するとともに、クロック信号(5)
   を入力すると前記計数した値をリセットするカウンタ(1
   1)と、 デジタルデータ(6b)を入力し、このデータ(6b)をアナロ
   グ信号(8) に変換する波形発生器(4) とを有し、 波形発生器(4) はまた出力タイミング制御信号(13)を入
   力し、この制御信号(13)のタイミングで前記アナログ信
   号(8) を出力することを特徴とする位相可変回路。
2. 【請求項２】 基準クロック(9) を入力し、このクロッ
   ク(9) を分周してクロック信号(5) を出力する分周器(1
   0)と、 入力信号(A) およびクロック信号(5) を入力するととも
   にこの信号(A) の位相を変えるシフト量(7) を入力し、
   このシフト量(7) に応じて位相をずらした信号(15)をク
   ロック信号(5) に同期して出力する可変シフトレジスタ
   (3) と、 入力した基準クロック(9) を計数し、この計数した値が
   カウント値(12)として入力した値になると出力タイミン
   グ制御信号(13)を出力するとともに、クロック信号(5)
   を入力すると前記計数した値をリセットするカウンタ(1
   1)と、 信号(15)および出力タイミング制御信号(13)を入力し、
   信号(15)をアナログの出力信号(A')として変換・出力す
   る際、出力タイミング制御信号(13)のタイミングで出力
   する波形発生器(4A)と、 入力信号(B) を入力し、この信号(B) を所定のシフト量
   でシフトし、クロック信号(5) に同期して出力するシフ
   トレジスタ(63)と、 シフトレジスタ(63)より入力した信号(16)をクロック信
   号(5) に同期してアナログの出力信号(B')として変換・
   出力する波形発生器(4B)とを有することを特徴とする２
   信号間位相可変回路。
3. 【請求項３】 請求項２に記載の２信号間位相可変回路
   において、波形発生器(4A)は出力タイミング制御信号(1
   3)のタイミングで入力した信号(15)の出力タイミングを
   制御するラッチ回路(40A) と、ラッチ回路(40A) より入
   力した信号(15') をアナログ信号に変換するＤ／Ａ変換
   器(42A) とを有することを特徴とする２信号間位相可変
   回路。